JP2021071930A - 半導体集積回路、車載電子部品、車載電子機器 - Google Patents

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Abstract

【課題】半導体集積回路のチップ面積の増加を抑えつつ、過電圧に対する耐性を高める。【解決手段】半導体集積回路400において、電源端子VCCは、外部電源と接続され、電源電圧VCCを受ける。分圧回路410は、電源電圧VCCを分圧する。クランプ回路420は、分圧回路410の出力電圧VFILAを、所定の上限電圧VLIMを超えないようにクランプする。第1リニアレギュレータ430は、入力端子が電源端子VCCと接続され、分圧回路410の出力電圧VFILAを所定ゲイン倍した第1内部電源電圧VREGAを生成する。【選択図】図1

Description

本発明は、半導体集積回路に関する。
車載用オーディオシステムやカーナビゲーションシステムに使用される半導体集積回路は、バッテリからのバッテリ電圧を直接、電源端子に受けて動作するものがある。車載用のバッテリは、使用中に定格電圧(たとえば14.4V)から大きく変動することから、このような半導体集積回路には、バッテリ電圧の過酷な変動下でも正常に動作することが要求され、出荷前には、ロードダンプ試験やコールドクランク試験などによって性能がテストされる。たとえばロードランプ試験では、40V付近の過電圧が、半導体集積回路の電源端子に過渡的に印加される。
半導体集積回路を、40Vに耐えうるDMOS(Double-Diffused MOS)などの高耐圧素子で構成すれば、ロードダンプ試験をパスすることができるが、高耐圧素子は低耐圧素子に比べて素子サイズが大きいため、半導体集積回路のチップ面積、ひいてはコストが増大するという問題がある。
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、チップ面積の増加を抑えつつ、過電圧に対する耐性を高めた半導体集積回路の提供にある。
本発明のある態様は、半導体集積回路に関する。半導体集積回路は、外部電源と接続され、外部電源電圧を受ける電源端子と、外部電源電圧を分圧する分圧回路と、分圧回路の出力電圧を、所定の上限電圧を超えないようにクランプするクランプ回路と、入力端子が電源端子と接続され、分圧回路の出力電圧を所定ゲイン倍した第1内部電源電圧を生成する第1リニアレギュレータと、を備える。
第1リニアレギュレータのメイントランジスタには、直接、不安定な外部電源電圧が印加されるため、メイントランジスタについては、高耐圧で設計する必要がある。一方、第1内部電源電圧は、上限電圧の所定ゲイン倍である最大電圧を超えないようにクランプできるため、第1内部電源電圧が供給される負荷を、低耐圧の回路素子で構成できる。
分圧回路の出力端子には、外部のキャパシタが接続可能であってもよい。これにより外部電源電圧が急峻に変化した場合であっても、第1内部電源電圧の変化速度を抑制できる。また第1内部電源電圧の変化速度を、キャパシタの容量値に応じて調節できる。
半導体集積回路は、基準電圧を生成するバンドギャップリファレンス回路をさらに備えてもよい。上限電圧は基準電圧にもとづいて定まってもよい。これにより、上限電圧を、外部電源電圧や温度、プロセスばらつきに依存しない一定値とすることができる。
クランプ回路は、基準電圧を所定ゲイン倍した電圧を生成する第2リニアレギュレータと、エミッタあるいはソースが、分圧回路の出力端子と接続され、ベースあるいはゲートが第2リニアレギュレータの出力と接続されるクランプ用トランジスタと、を含んでもよい。
電源端子には、車載バッテリが接続されてもよい。車載バッテリの電圧は不安定であり、半導体集積回路には過酷な性能試験が課されるところ、この態様によれば、車載バッテリの電圧変動に耐えることができる。
本発明の別の態様もまた、半導体集積回路である。この半導体集積回路は、D級アンプ回路を備える。D級アンプ回路は、外部電源電圧が供給されるプッシュプルの出力段と、第1内部電源電圧が供給され、入力オーディオ信号および出力段の出力信号に応じたフィードバック信号を受ける積分器と、第1内部電源電圧が供給され、積分器の出力をPWM信号に変換するコンパレータと、外部電源電圧および第1内部電源電圧より低い第2内部電源電圧が供給され、コンパレータの出力にもとづいて出力段を駆動するドライバと、を含む。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。さらに、この項目(課題を解決するための手段)の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
本発明のある態様によれば、チップ面積の増加を抑えつつ、過電圧に対する耐性を高めることができる。
実施の形態に係る半導体集積回路の回路図である。 図1の半導体集積回路のロードダンプ試験中の波形図である。 クランプ回路の構成例を示す回路図である。 オーディオ回路を備えるオーディオシステムのブロック図である。 図5(a)、(b)は、積分器の構成例を示す回路図である。 図6(a)、(b)は、コンパレータの構成例を示す回路図である。 実施の形態に係るオーディオ回路を利用した車載オーディオシステムのブロック図である。 図8(a)、(b)は、実施の形態に係るオーディオ回路を利用した電子機器を示す図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
図1は、実施の形態に係る半導体集積回路400の回路図である。半導体集積回路400の電源端子(電源ピン)VCCには、バッテリ2が接続され、バッテリ電圧VBATにもとづく外部電源電圧(単に電源電圧という)VCCを電源として動作する。
半導体集積回路400は、内部回路402、分圧回路410、クランプ回路420、第1リニアレギュレータ430、バッファ440を備える。
分圧回路410は、電源端子VCCに生ずる電源電圧VCCを分圧する。分圧回路410は、電源端子VCCと接地の間に直列に接続される抵抗R11,R12を含む。分圧回路410の出力端子には、電源電圧VCCの分圧電圧VFILAが発生する。
FILA=R12/(R11+R12)×VCC
たとえばR11=R12であり、この場合、分圧電圧VFILAは電源電圧VCCと接地電圧(0V)の中点電圧VCC/2となる。
クランプ回路420は、分圧回路410の出力端子の分圧電圧VFILAを、所定の上限電圧VLIMを超えないようにクランプする。
第1リニアレギュレータ430はLDO(Low Drop Output)回路であり、入力端子INが電源端子VCCと接続され、分圧回路410が生成する分圧電圧VFILAを所定ゲイン倍gした第1内部電源電圧VREGAを生成する。
第1リニアレギュレータ430は、メイントランジスタ432、抵抗R21,R22およびオペアンプ434を含む。第1内部電源電圧VREGAの目標電圧VREGA(REF)は式(1)で表される。
REGA(REF)=(R21+R22)/R22×VFILA …(1)
つまり第1リニアレギュレータ430のゲインgは、(R21+R22)/R22となる。
第1リニアレギュレータ430のゲインgは、定格のバッテリ電圧VBAT(TYP)が供給される状況において、目標電圧VREGA(REF)が、電源電圧VCCを超えない範囲でなるべく高くなるように定めるとよい。具体的には分圧回路410の分圧比をd=R12/(R11+R12)とするとき、0.8<d×g<1の範囲で設計してもよい。たとえば、d=0.5、g=1.8とすると、VBAT(TYP)=14.4Vのとき、VREGA(REF)=13Vとなる。
この例ではメイントランジスタ432はNMOSトランジスタであるがその限りでない。たとえばメイントランジスタ432をPMOSトランジスタとして、オペアンプ434の反転入力端子と非反転入力端子を入れ替えてもよい。
第1内部電源電圧VREGAは、内部回路402の電源ライン404に供給される。またバッファ440は分圧電圧VFILAを受け、バイアス電圧VBIASとして内部回路402に供給する。
半導体集積回路400は、キャパシタ接続端子FILAをさらに備える。分圧回路410の出力端子は、キャパシタ接続端子FILAを介して、外部のキャパシタC1と接続可能である。なおキャパシタC1は半導体集積回路400に内蔵してもよい。
以上が半導体集積回路400の構成である。続いてその動作を説明する。図2は、図1の半導体集積回路400のロードダンプ試験中の波形図である。時刻tにバッテリ電圧VBATが急峻に上昇し、電源電圧VCCが40Vまで跳ね上がる。時刻t〜tの期間Tにおいて、電源電圧VCCの上昇に応答して、FILA端子の分圧電圧VFILAも上昇するが、FILA端子に接続されるキャパシタC1の影響によって、分圧電圧VFILAは緩やかに上昇する。また、第1内部電源電圧VREGAは、分圧電圧VFILAをゲイン倍(×1.8)した電圧となる。
そして、時刻tに分圧電圧VFILAがクランプ回路420の上限電圧VLIM(=10V)に到達すると、時刻tまでの期間Tの間、上限電圧VLIMにてクランプされる。このときの第1内部電源電圧VREGAは、上限電圧VLIMをゲイン倍(×1.8)した最大電圧VMAX(=18V)に制限される。
時刻t以降の期間Tにおいて、分圧電圧VFILAは、電源電圧VCCに追従して低下していき、VFILA=VCC×dを満たしている。また第1内部電源電圧VREGAは分圧電圧VFILAに追従して低下していき、VREGA=VFIL×gを満たしている。
以上が半導体集積回路400の動作である。この半導体集積回路400によれば、内部回路402に供給される第1内部電源電圧VREGAを、最大電圧VMAX(=18V)に制限することができる。
もし、内部回路402に電源電圧VCCを直接供給する構成(比較技術という)を採用した場合、内部回路402を40V耐圧の素子で構成する必要があり、回路面積およびコストの増加は避けられない。これに対して本実施の形態では、内部回路402は、最大電圧VMAXにもとづく耐圧(たとえば20V)の素子で構成することができるため、回路面積およびコストを削減できる。
内部回路402に電源電圧VCCを直接供給する比較技術において、電源電圧VCCを、18Vを超えないようにクランプする構成も考えられる。ところが電源電圧VCCは図2に示すように、非常に大きな傾きで上昇するため、クランプ回路のみで電圧の上昇を完全に抑え込むことは難しい。実施の形態では、FILA端子に接続されるキャパシタC1によって、分圧電圧VFILAが緩やかに変化するようになっており、クランプ回路のみで電圧上昇を抑え込むことができる。
またキャパシタC1を外付けする構成とすることにより、また第1内部電源電圧VREGAの変化速度を、キャパシタC1の容量値に応じて調節できる。
図3は、クランプ回路420の構成例を示す回路図である。クランプ回路420は、バンドギャップリファレンス回路450からの基準電圧VBGRが供給されており、上限電圧VLIMは基準電圧VBGRにもとづいて定まるようになっている。これにより上限電圧VLIMは、バッテリ電圧VBATや温度、プロセスばらつきに依存しない一定値となる。
クランプ回路420は、第2リニアレギュレータ422およびクランプ用トランジスタ424を備える。第2リニアレギュレータ422は、基準電圧VBGRを所定ゲイン倍した電圧を生成する。クランプ用トランジスタ424は、エミッタ(あるいはソース)が分圧回路410の出力端子FILAと接続され、ベース(あるいはゲート)が第2リニアレギュレータ422の出力と接続される。
この例では、クランプ用トランジスタ424はダーリントントランジスタである。クランプ用トランジスタ424のベースエミッタ間電圧が2V、第2リニアレギュレータ422の出力電圧が8Vであるとき、FILA端子の電圧VFILAの上限電圧VLIMは10Vとなる。
続いて半導体集積回路400の用途を説明する。図4は、オーディオ回路300を備えるオーディオシステム100のブロック図である。オーディオシステム100は、スピーカ102、フィルタ104、バッテリ106およびオーディオ回路300を備える。
オーディオ回路300は、図1の半導体集積回路400の構成要素(410,420,430)に加えて、上述の内部回路402に対応するD級アンプ回路200を備える。第1リニアレギュレータ430の出力には、REGAピンを介して、外付けの平滑キャパシタC2が接続されている。
D級アンプ回路200は、入力オーディオ信号SINを受け、入力オーディオ信号SINに応じたデューティ比を有するパルス信号SOUTを発生する。D級アンプ回路200は、出力段202、積分器204、レベルシフト機能付きコンパレータ(以下、単にコンパレータと称する)208、ドライバ210を備え、オーディオ回路300に集積化されている。図4には、1チャンネルの構成のみが示されるが、実際のオーディオ回路300には、複数チャンネル分のD級アンプ回路200が集積化される。
D級アンプ回路200は、出力段202、積分器204、コンパレータ208、ドライバ210を備える。プッシュプルの出力段202には、電源電圧VCCが供給される。出力段202は、ハイサイドトランジスタMHとローサイドトランジスタMLを含むインバータである。出力段202の出力信号SOUTは、0VとVDDHの間でスイングし、フィルタ104を経由してスピーカ102に供給される。
積分器204には、第1リニアレギュレータ430が生成する第1内部電源電圧VREGAが供給される。積分器204は、入力オーディオ信号SINおよび出力段202の出力信号SOUTに応じたフィードバック信号SFBを受ける。それらの差分(誤差)に相当する信号を積分する。
図5(a)、(b)は、積分器204の構成例を示す回路図である。図5(a)に示すように、積分器204は、演算増幅器OP1、キャパシタC31、抵抗R31、R32を含む。演算増幅器OP1の反転入力端子は、抵抗R31を介して入力信号SINを受け、抵抗R32を介してフィードバック信号SFBを受ける。演算増幅器OP1の反転入力端子には基準電圧VREFが入力されている。図5(b)に示すように、基準電圧VREFは、4個の抵抗R41〜R41を含む抵抗ネットワークによって生成してもよい。R41=R42=R31,R43=R44=R32の関係を満たすように抵抗値を定めることにより、振幅が異なる2つの信号SINとSFBが適切にスケーリング(レベルシフト)される。
図4に戻る。コンパレータ208は、積分器204の出力SINTをPWM信号SPWMに変換する。コンパレータ208の入力段は第1内部電源電圧VREGAで動作するが、その出力段には、電源電圧VCCおよび第1内部電源電圧VREGAより低い第2内部電源電圧VREGB(たとえば3.3Vあるいは5V)が供給されており、0V−VREGBの二値を取るPWM信号SPWMを出力する。
図6(a)、(b)は、コンパレータ208の構成例を示す回路図である。図6(a)のコンパレータ208は、前段の差動アンプDA1と、後段のバッファ(増幅段)BUF1を含む。この構成では、差動アンプDA1には第1内部電源電圧VREGAが供給され、後段のバッファBUF1に第2内部電源電圧VREGBが供給される。これにより、0V〜VREGAの範囲で電圧比較が可能となり、比較結果を示す出力信号SPWMの振幅は0〜VREGBとなる。
図6(b)のコンパレータ208は、前段の電圧比較器COMP1と、後段のレベルシフタ209を含む。この構成では、前段の電圧比較器COMP1には第1内部電源電圧VREGAが供給され、電圧比較器COMP1は、0Vをロー、VREGAをハイとする比較信号を出力する。後段のレベルシフタ209には、第1内部電源電圧VREGAと第2内部電源電圧VREGBが供給されており、電圧比較器COMP1が生成する比較信号を、0Vをロー、VREGBをハイとする出力信号SPWMに変換する。
図4に戻る。ドライバ210には、第2内部電源電圧VREBGが供給され、コンパレータ208の出力SPWMにもとづいて出力段202を駆動する。
以上がオーディオシステム100の構成である。続いてその利点を説明する。
このD級アンプ回路200のゲインは1倍あるいはそれに近い小さい値となり、図示しない前段の回路ブロックのノイズ、歪み、オフセット電圧等は増幅されないため、特性を改善できる。
積分器204やコンパレータ208には、電源電圧VCCが直接供給されず、第1内部電源電圧VREGAが供給されるため、積分器204やコンパレータ208を低耐圧の素子で構成することができ、オーディオ回路300の面積やコストを削減できる。
(変形例1)
実施の形態では、ハーフブリッジ型のD級アンプを説明したが、フルブリッジ型(BTL:Bridge-Tied Load)のD級アンプにも本発明は適用可能であり、この場合、フィルタ104のDCブロックコンデンサが不要となる。さらに、フルブリッジ型のD級アンプでは、ローパスフィルタ104を省略したフィルタレス変調方式を採用してもよい。
(変形例2)
オーディオ回路300には、デジタルのオーディオ信号を処理するDSP(Digital Signal ProcessorあるいはDigital Sound Processor)が集積化されてもよい。
(用途)
オーディオ回路300の用途を説明する。図7は、実施の形態に係るオーディオ回路を利用した車載オーディオシステムのブロック図である。
車載オーディオシステム500は、4個のスピーカ502FL,502FR,502RL,502RR、4個のフィルタ504FL,504FR,504RL,504RR、音源506およびオーディオ回路300を備える。
音源506は、左右(LR)2チャンネルあるいはマルチチャンネルのデジタルオーディオ信号を出力する。オーディオ回路300は、4チャンネルのD級アンプ回路200と、音源506とのインタフェース回路301を備える。
フィルタ504、音源506およびオーディオ回路300は、オーディオヘッドユニットやカーナビゲーション装置に内蔵される。あるいはオーディオ回路300は、音源506とは独立した製品であってもよい。
このように、オーディオ回路300(半導体集積回路400)は、車載電子部品あるいは車載機器に好適に用いることができる。
図8(a)、(b)は、実施の形態に係るオーディオ回路を利用した電子機器を示す図である。図8(a)の電子機器は、テレビなどのディスプレイ装置600である。ディスプレイ装置600は、スピーカ602L,602R、フィルタ604L,604R、音源606およびオーディオ回路300、ディスプレイパネル610を備える。
図8(b)の電子機器は、オーディオコンポーネント装置800である。オーディオコンポーネント装置800は、音源に相当するオーディオ信号処理回路806、オーディオ回路300、図示しないフィルタを備える。オーディオ回路300は、スピーカケーブルを介して接続される802L,802Rを駆動する。
図8(a)、(b)の電子機器では、たとえばAC100Vが、AC/DCコンバータによって直流電圧(たとえば12V)に変換される。この直流電圧が、オーディオ回路300の電源端子に供給されてもよい。
100 オーディオシステム
102 スピーカ
104 フィルタ
106 音源
200 D級アンプ回路
202 出力段
204 積分器
208 コンパレータ
210 ドライバ
300 オーディオ回路
400 半導体集積回路
402 内部回路
404 電源ライン
410 分圧回路
420 クランプ回路
422 第2リニアレギュレータ
424 クランプ用トランジスタ
430 第1リニアレギュレータ
432 メイントランジスタ
434 オペアンプ
440 バッファ
450 バンドギャップリファレンス回路
VCC 電源端子
FILA 分圧端子

Claims (8)

  1. 外部電源と接続され、外部電源電圧を受ける電源端子と、
    前記外部電源電圧を分圧する分圧回路と、
    前記分圧回路の出力電圧を、所定の上限電圧を超えないようにクランプするクランプ回路と、
    入力端子が前記電源端子と接続され、前記分圧回路の出力電圧を所定ゲイン倍した第1内部電源電圧を生成する第1リニアレギュレータと、
    を備えることを特徴とする半導体集積回路。
  2. 前記分圧回路の出力端子には、外部のキャパシタが接続可能であることを特徴とする請求項1に記載の半導体集積回路。
  3. 基準電圧を生成するバンドギャップリファレンス回路をさらに備え、
    前記上限電圧は前記基準電圧にもとづいて定まることを特徴とする請求項1または2に記載の半導体集積回路。
  4. 前記クランプ回路は、
    前記基準電圧を所定ゲイン倍した電圧を生成する第2リニアレギュレータと、
    エミッタあるいはソースが前記分圧回路の出力端子と接続され、ベースあるいはゲートが前記第2リニアレギュレータの出力と接続されるクランプ用トランジスタと、
    を含むことを特徴とする請求項3に記載の半導体集積回路。
  5. D級アンプ回路を備え、
    前記D級アンプ回路は、
    前記外部電源電圧が供給されるプッシュプルの出力段と、
    前記第1内部電源電圧が供給され、入力オーディオ信号および前記出力段の出力信号に応じたフィードバック信号を受ける積分器と、
    前記第1内部電源電圧が供給され、前記積分器の出力をPWM信号に変換するコンパレータと、
    前記外部電源電圧および前記第1内部電源電圧より低い第2内部電源電圧が供給され、前記コンパレータの出力にもとづいて前記出力段を駆動するドライバと、
    を含むことを特徴とする請求項1から4のいずれかに記載の半導体集積回路。
  6. 前記電源端子には、車載バッテリが接続されることを特徴とする請求項1から5のいずれかに記載の半導体集積回路。
  7. 請求項1から6のいずれかに記載の半導体集積回路を備えることを特徴とする車載電子部品。
  8. 請求項1から6のいずれかに記載の半導体集積回路を備えることを特徴とする車載電子機器。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023162826A1 (ja) * 2022-02-28 2023-08-31 ローム株式会社 車載用集積回路、車載電子機器
WO2023176526A1 (ja) * 2022-03-17 2023-09-21 ローム株式会社 オーディオアンプ回路、車載電子機器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58171523U (ja) * 1982-05-12 1983-11-16 澤藤電機株式会社 車輛搭載電源装置
JP2002366235A (ja) * 2001-06-07 2002-12-20 Denso Corp 電源回路装置
JP2018112963A (ja) * 2017-01-13 2018-07-19 ローム株式会社 リニア電源

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58171523U (ja) * 1982-05-12 1983-11-16 澤藤電機株式会社 車輛搭載電源装置
JP2002366235A (ja) * 2001-06-07 2002-12-20 Denso Corp 電源回路装置
JP2018112963A (ja) * 2017-01-13 2018-07-19 ローム株式会社 リニア電源

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023162826A1 (ja) * 2022-02-28 2023-08-31 ローム株式会社 車載用集積回路、車載電子機器
WO2023176526A1 (ja) * 2022-03-17 2023-09-21 ローム株式会社 オーディオアンプ回路、車載電子機器

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