JP2004349521A - 半導体基板の製造方法 - Google Patents
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Abstract
【課題】SiGe層を有する半導体基板の製造方法において、SiGe層の薄層化を図り、しかも、歪みが緩和され、かつ、貫通転位密度の低減化を図ることができる半導体基板の製造方法を提供する。
【解決手段】シリコン基板を純水中に浸漬させて超音波を印加した後、熱処理することにより、シリコン基板表面にOSF核を形成し、前記シリコン基板上に、SiGe層、または、SiGe層とSi層を形成することを特徴とする半導体基板の製造方法を用いる。
【選択図】 なし
【解決手段】シリコン基板を純水中に浸漬させて超音波を印加した後、熱処理することにより、シリコン基板表面にOSF核を形成し、前記シリコン基板上に、SiGe層、または、SiGe層とSi層を形成することを特徴とする半導体基板の製造方法を用いる。
【選択図】 なし
Description
【0001】
【発明の属する技術分野】
本発明は、半導体基板の製造方法、より詳細には、SiGe層を有する半導体基板の製造方法に関するものである。
【0002】
【従来の技術】
Si/SiGeヘテロ構造を用いたMOSデバイスは、チャネル移動度の向上が図られることから、高駆動力かつ低消費電力のトランジスタ等における有力な技術として注目されている。
SiGeチャネルは、主に、pチャネルの電流駆動力を増加させるものであるが、さらに、SiGe層上にSi層をエピタキシャル成長させて形成された歪みSiチャネルは、nおよびpチャネルともに、高い電流駆動力が得られる。このため、SiGe層上に歪みSi層を形成させた半導体基板は、歪みSiMOSFET技術として期待されている。
【0003】
しかしながら、シリコン基板上に直接、Ge組成30%のSiGe層を形成すると、SiとGeとの格子不整合が約4%存在することから、歪みエネルギーによりミスフィット転位が形成される。このため、多くの貫通転位がSiチャネル層にまで伝播し、結晶品質を低下させ、前記貫通転位がキャリア移動度を低減させていることが判明している。
したがって、Siチャネル層に伝播する貫通転位密度を低減させることが求められる。
【0004】
従来は、上記のような貫通転位を低減させるために、シリコン基板上に、Ge組成を成長膜厚とともに増加させる傾斜型SiGe層を形成し、該組成傾斜層中に転位を発生させて格子緩和を図り、該SiGe組成傾斜層上に、Ge組成が一定であるSiGeバッファ層、さらにその上に、歪みSi層を形成する方法が採用されていた(例えば、特許文献1参照)。
【0005】
【特許文献1】
特開平6−252046号公報
【0006】
【発明が解決しようとする課題】
しかしながら、SiGe組成傾斜層および組成を一定としたSiGeバッファ層の合計厚さは数μm必要となる。このような厚いSiGe層の形成には、時間を要し、生産効率、コストの面からも、工業的なプロセスとして活用するには適当な方法であるとは言い難かった。
そこで、SiGe層が薄い状態で転位を効果的に発生させて、歪みを緩和する技術が求められていた。
【0007】
本発明は、上記技術的課題を解決するためになされたものであり、SiGe層を有する半導体基板の製造方法において、SiGe層の薄層化を図り、しかも、歪みが緩和され、かつ、貫通転位密度の低減化を図ることができる半導体基板の製造方法を提供することを目的とするものである。
【0008】
【課題を解決するための手段】
本発明に係る半導体基板の製造方法は、表面にOSF(酸化誘起積層欠陥:oxidation induced stacking fault)核が形成されたアニールシリコン基板上に、SiGe層、または、SiGe層とSi層を形成することを特徴とする。
シリコン基板表面にOSF核を形成しておくことにより、ミスフィット転位をシリコン基板とSiGe層との界面に捕捉することができ、SiGe層が薄い状態であっても、歪みを緩和することが可能となる。
【0009】
前記OSF核は、前記シリコン基板を純水中に浸漬させて超音波を印加した後、熱処理することにより形成されることが好ましい。
上記のような超音波を利用した方法によれば、超音波によるダメージが、シリコン基板表面に面内均一に与えられ、面内均一にOSF核を形成させることができるため好ましい。
【0010】
また、前記OSF核は、密度が1×108/cm3以下で形成されることが好ましい。
SiGe層の歪みの緩和を図る観点から、前記OSF核は、密度が1×108/cm3以下であることが好ましい。
【0011】
また、前記シリコン基板は、水素またはArアニール処理されたシリコン基板であることことが好ましい。
アニール処理されたシリコン基板表面は、OSF核が消滅しているため、その後のOSF核の形成処理工程において、OSF核の形成密度を容易に制御することができる。
【0012】
【発明の実施の形態】
以下、本発明をより詳細に説明する。
本発明に係る半導体基板の製造方法は、表面にOSF核が形成されたアニールシリコン基板上に、SiGe層、または、SiGe層とSi層を形成することを特徴とするものである。
すなわち、本発明においては、シリコン基板上にSiGe層を形成する技術に関して、シリコン基板表面に形成したOSF核を利用するものである。
これにより、SiとSiGeとの格子不整合により発生する転位は、シリコン基板とSiGe層との界面において移動するため、SiGe層におけるGe組成を高くし、SiGe層を薄層化した状態で、歪みを緩和することが可能となる。
【0013】
上記のような歪みの緩和は、シリコン基板の面内において均一になされることが好ましく、このような観点から、前記OSF核は、シリコン基板表面に、面内均一に形成されるように制御されることが好ましい。
このため、本発明において、表面にOSF核を形成するために用いられるシリコン基板としては、OSFが表面に存在していない状態であるシリコン基板であることが好ましい。
OSF核が存在しない状態にあるシリコン基板表面に、後の工程でOSF核を新たに形成することにより、OSF核の形成密度を容易に制御することが可能となる。
【0014】
OSFが表面に存在していない状態にあるシリコン基板としては、例えば、高品質のCZシリコン単結晶から製造されたシリコン基板やアニール処理されたシリコン基板等を用いることができる。特に、シリコン基板を水素またはAr雰囲気下でアニール処理することにより、表面のOSF核を容易に消滅させることができるため、このようなシリコン基板を用いることが好ましい。
【0015】
前記OSF核は、前記シリコン基板を純水中に浸漬させて超音波を印加した後、熱処理することにより形成することができる。
シリコン基板表面に、平行に超音波を印可することにより、シリコン基板に、面内均一にダメージが与えられ、さらに、熱処理することにより、OSF核が形成される。
前記シリコン基板の熱処理は、OSF核の形成を目的とすることから、通常、750〜1000℃で2時間程度で行われる。
【0016】
なお、前記OSF核は、シリコン基板表面の酸化膜を、HF洗浄処理等通常用いられる方法で除去することにより、シリコン基板表面に顕在化する。
【0017】
前記シリコン基板の超音波による処理の際、超音波の印加出力を調整することにより、前記シリコン基板表面におけるOSF核の形成密度を0〜1×109/cm3程度の範囲で任意に調整することが可能である。
本発明においては、前記OSF核は、SiGe層の歪みの緩和を図る観点から、密度が1×108/cm3以下で形成されることが好ましい。
前記OSF核の密度が1×108/cm3を超えると、シリコン基板の表面粗さが大きくなりすぎ、該シリコン基板上に形成するSiGe層表面の平坦性等にまで影響を及ぼすこととなり、好ましくない。
【0018】
本発明においては、上記のようにして、表面にOSF核を形成したアニールシリコン基板上にSiGe層をエピタキシャル成長させる。
このとき、SiGe層が臨界膜厚を超えると、歪みを緩和させる作用により、Si/SiGe界面に転位が発生する。
本発明においては、このような転位は、シリコン基板表面に、予め形成されたOSF核により捕捉されるため、転位をSiGe層表面にまで伝播させることなく、格子歪みを緩和させることができる。
【0019】
さらに、上記のようにして形成されたSiGe層上に、Si層を積層させることにより、転位密度の低い歪Si層を形成することができる。
このような転位密度の低い歪Si層は、キャリア移動の高速化が図られ、高速デバイスを形成する上で好適なチャネル領域として利用することができる。
【0020】
【実施例】
以下、本発明を実施例に基づきさらに具体的に説明するが、本発明は下記の実施例により制限されるものではない。
[実施例1]
水素アニールシリコンウエハを、20ppmオゾン水で30秒間洗浄後、1%HFで60秒間洗浄した後、純水中に浸漬させて、超音波を1MHzで5秒間印加し、ウエハ表面にダメージを与えた。
前記ウエハを20ppmオゾン水で30秒間洗浄し、表面に酸化膜を形成した。
次いで、1000℃で2時間、熱酸化処理した。
このシリコン基板表面に形成されたOSF核の密度をLSTD(光散乱断層撮影装置)により測定したところ、1×103/cm3であった。
【0021】
次いで、前記ウエハ表面の自然酸化膜を除去するために、水素雰囲気下、750℃でプリベーク処理した。
前記ウエハ表面に、減圧CVD装置で、SiH4およびGeH4の混合ガスを用いて、500℃で、SiGe(Ge組成20%)を厚さ1000nmでエピタキシャル成長させた。
さらに、前記SiGe層上に、50nmのSi層をエピタキシャル成長させ、歪みSi層を形成した。
前記ウエハをSeccoエッチングし、前記歪みSi層表面(100μm×100μm)の貫通転位密度を評価した。
この結果を図1に示す。
【0022】
[実施例2]
超音波処理時間を10秒間とし、それ以外については、実施例1と同様にして、シリコン基板を処理し、表面に形成されたOSF核の密度を測定したところ、1×105/cm3であった。
このウエハに、実施例1と同様にして、SiGe層、歪みSi層を形成し、貫通転位密度を評価した。
この結果を図1に示す。
【0023】
[実施例3]
超音波処理時間を30秒間とし、それ以外については、実施例1と同様にして、シリコン基板を処理し、表面に形成されたOSF核の密度を測定したところ、1×109/cm3であった。
このウエハに、実施例1と同様にして、SiGe層、歪みSi層を形成し、貫通転位密度を評価した。
この結果を図1に示す。
【0024】
[比較例]
超音波処理を行わず、それ以外については、実施例1と同様にして、シリコン基板を処理したところ、表面に形成されたOSF核の密度を測定したところ、0/cm3であった。
このウエハに、実施例1と同様にして、SiGe層、歪みSi層を形成し、貫通転位密度を評価した。
この結果を図1に示す。
【0025】
図1に示したように、シリコン基板表面にOSF核を形成することにより(実施例1〜3)、貫通転位密度を低減させることができることが認められた。
なお、OSF密度が1×109/cm3の場合(実施例3)には、シリコン基板表面が荒れて、粗くなりすぎ、SiGe層、歪みSi層表面形状にまで影響が見られた。
【0026】
【発明の効果】
本発明に係る製造方法によれば、SiGe層の薄層化を図り、しかも、歪みが緩和され、かつ、貫通転位密度が低減された半導体基板が得られる。これにより、SiGe層を有する半導体基板の生産コストの削減、生産効率の向上を図ることも可能となる。
また、本発明に係る製造方法により得られたSi層を有する半導体基板を用いれば、転位密度の低い高品質の歪みSi層が形成されているため、これをチャネル領域として用いることにより、キャリア移動度の高速化が図られることとなり、半導体素子のより一層の微細化、高性能化等に寄与することができる。
【図面の簡単な説明】
【図1】実施例および比較例における測定結果について、OSF密度と貫通転位密度との関係をグラフに示したものである。
【発明の属する技術分野】
本発明は、半導体基板の製造方法、より詳細には、SiGe層を有する半導体基板の製造方法に関するものである。
【0002】
【従来の技術】
Si/SiGeヘテロ構造を用いたMOSデバイスは、チャネル移動度の向上が図られることから、高駆動力かつ低消費電力のトランジスタ等における有力な技術として注目されている。
SiGeチャネルは、主に、pチャネルの電流駆動力を増加させるものであるが、さらに、SiGe層上にSi層をエピタキシャル成長させて形成された歪みSiチャネルは、nおよびpチャネルともに、高い電流駆動力が得られる。このため、SiGe層上に歪みSi層を形成させた半導体基板は、歪みSiMOSFET技術として期待されている。
【0003】
しかしながら、シリコン基板上に直接、Ge組成30%のSiGe層を形成すると、SiとGeとの格子不整合が約4%存在することから、歪みエネルギーによりミスフィット転位が形成される。このため、多くの貫通転位がSiチャネル層にまで伝播し、結晶品質を低下させ、前記貫通転位がキャリア移動度を低減させていることが判明している。
したがって、Siチャネル層に伝播する貫通転位密度を低減させることが求められる。
【0004】
従来は、上記のような貫通転位を低減させるために、シリコン基板上に、Ge組成を成長膜厚とともに増加させる傾斜型SiGe層を形成し、該組成傾斜層中に転位を発生させて格子緩和を図り、該SiGe組成傾斜層上に、Ge組成が一定であるSiGeバッファ層、さらにその上に、歪みSi層を形成する方法が採用されていた(例えば、特許文献1参照)。
【0005】
【特許文献1】
特開平6−252046号公報
【0006】
【発明が解決しようとする課題】
しかしながら、SiGe組成傾斜層および組成を一定としたSiGeバッファ層の合計厚さは数μm必要となる。このような厚いSiGe層の形成には、時間を要し、生産効率、コストの面からも、工業的なプロセスとして活用するには適当な方法であるとは言い難かった。
そこで、SiGe層が薄い状態で転位を効果的に発生させて、歪みを緩和する技術が求められていた。
【0007】
本発明は、上記技術的課題を解決するためになされたものであり、SiGe層を有する半導体基板の製造方法において、SiGe層の薄層化を図り、しかも、歪みが緩和され、かつ、貫通転位密度の低減化を図ることができる半導体基板の製造方法を提供することを目的とするものである。
【0008】
【課題を解決するための手段】
本発明に係る半導体基板の製造方法は、表面にOSF(酸化誘起積層欠陥:oxidation induced stacking fault)核が形成されたアニールシリコン基板上に、SiGe層、または、SiGe層とSi層を形成することを特徴とする。
シリコン基板表面にOSF核を形成しておくことにより、ミスフィット転位をシリコン基板とSiGe層との界面に捕捉することができ、SiGe層が薄い状態であっても、歪みを緩和することが可能となる。
【0009】
前記OSF核は、前記シリコン基板を純水中に浸漬させて超音波を印加した後、熱処理することにより形成されることが好ましい。
上記のような超音波を利用した方法によれば、超音波によるダメージが、シリコン基板表面に面内均一に与えられ、面内均一にOSF核を形成させることができるため好ましい。
【0010】
また、前記OSF核は、密度が1×108/cm3以下で形成されることが好ましい。
SiGe層の歪みの緩和を図る観点から、前記OSF核は、密度が1×108/cm3以下であることが好ましい。
【0011】
また、前記シリコン基板は、水素またはArアニール処理されたシリコン基板であることことが好ましい。
アニール処理されたシリコン基板表面は、OSF核が消滅しているため、その後のOSF核の形成処理工程において、OSF核の形成密度を容易に制御することができる。
【0012】
【発明の実施の形態】
以下、本発明をより詳細に説明する。
本発明に係る半導体基板の製造方法は、表面にOSF核が形成されたアニールシリコン基板上に、SiGe層、または、SiGe層とSi層を形成することを特徴とするものである。
すなわち、本発明においては、シリコン基板上にSiGe層を形成する技術に関して、シリコン基板表面に形成したOSF核を利用するものである。
これにより、SiとSiGeとの格子不整合により発生する転位は、シリコン基板とSiGe層との界面において移動するため、SiGe層におけるGe組成を高くし、SiGe層を薄層化した状態で、歪みを緩和することが可能となる。
【0013】
上記のような歪みの緩和は、シリコン基板の面内において均一になされることが好ましく、このような観点から、前記OSF核は、シリコン基板表面に、面内均一に形成されるように制御されることが好ましい。
このため、本発明において、表面にOSF核を形成するために用いられるシリコン基板としては、OSFが表面に存在していない状態であるシリコン基板であることが好ましい。
OSF核が存在しない状態にあるシリコン基板表面に、後の工程でOSF核を新たに形成することにより、OSF核の形成密度を容易に制御することが可能となる。
【0014】
OSFが表面に存在していない状態にあるシリコン基板としては、例えば、高品質のCZシリコン単結晶から製造されたシリコン基板やアニール処理されたシリコン基板等を用いることができる。特に、シリコン基板を水素またはAr雰囲気下でアニール処理することにより、表面のOSF核を容易に消滅させることができるため、このようなシリコン基板を用いることが好ましい。
【0015】
前記OSF核は、前記シリコン基板を純水中に浸漬させて超音波を印加した後、熱処理することにより形成することができる。
シリコン基板表面に、平行に超音波を印可することにより、シリコン基板に、面内均一にダメージが与えられ、さらに、熱処理することにより、OSF核が形成される。
前記シリコン基板の熱処理は、OSF核の形成を目的とすることから、通常、750〜1000℃で2時間程度で行われる。
【0016】
なお、前記OSF核は、シリコン基板表面の酸化膜を、HF洗浄処理等通常用いられる方法で除去することにより、シリコン基板表面に顕在化する。
【0017】
前記シリコン基板の超音波による処理の際、超音波の印加出力を調整することにより、前記シリコン基板表面におけるOSF核の形成密度を0〜1×109/cm3程度の範囲で任意に調整することが可能である。
本発明においては、前記OSF核は、SiGe層の歪みの緩和を図る観点から、密度が1×108/cm3以下で形成されることが好ましい。
前記OSF核の密度が1×108/cm3を超えると、シリコン基板の表面粗さが大きくなりすぎ、該シリコン基板上に形成するSiGe層表面の平坦性等にまで影響を及ぼすこととなり、好ましくない。
【0018】
本発明においては、上記のようにして、表面にOSF核を形成したアニールシリコン基板上にSiGe層をエピタキシャル成長させる。
このとき、SiGe層が臨界膜厚を超えると、歪みを緩和させる作用により、Si/SiGe界面に転位が発生する。
本発明においては、このような転位は、シリコン基板表面に、予め形成されたOSF核により捕捉されるため、転位をSiGe層表面にまで伝播させることなく、格子歪みを緩和させることができる。
【0019】
さらに、上記のようにして形成されたSiGe層上に、Si層を積層させることにより、転位密度の低い歪Si層を形成することができる。
このような転位密度の低い歪Si層は、キャリア移動の高速化が図られ、高速デバイスを形成する上で好適なチャネル領域として利用することができる。
【0020】
【実施例】
以下、本発明を実施例に基づきさらに具体的に説明するが、本発明は下記の実施例により制限されるものではない。
[実施例1]
水素アニールシリコンウエハを、20ppmオゾン水で30秒間洗浄後、1%HFで60秒間洗浄した後、純水中に浸漬させて、超音波を1MHzで5秒間印加し、ウエハ表面にダメージを与えた。
前記ウエハを20ppmオゾン水で30秒間洗浄し、表面に酸化膜を形成した。
次いで、1000℃で2時間、熱酸化処理した。
このシリコン基板表面に形成されたOSF核の密度をLSTD(光散乱断層撮影装置)により測定したところ、1×103/cm3であった。
【0021】
次いで、前記ウエハ表面の自然酸化膜を除去するために、水素雰囲気下、750℃でプリベーク処理した。
前記ウエハ表面に、減圧CVD装置で、SiH4およびGeH4の混合ガスを用いて、500℃で、SiGe(Ge組成20%)を厚さ1000nmでエピタキシャル成長させた。
さらに、前記SiGe層上に、50nmのSi層をエピタキシャル成長させ、歪みSi層を形成した。
前記ウエハをSeccoエッチングし、前記歪みSi層表面(100μm×100μm)の貫通転位密度を評価した。
この結果を図1に示す。
【0022】
[実施例2]
超音波処理時間を10秒間とし、それ以外については、実施例1と同様にして、シリコン基板を処理し、表面に形成されたOSF核の密度を測定したところ、1×105/cm3であった。
このウエハに、実施例1と同様にして、SiGe層、歪みSi層を形成し、貫通転位密度を評価した。
この結果を図1に示す。
【0023】
[実施例3]
超音波処理時間を30秒間とし、それ以外については、実施例1と同様にして、シリコン基板を処理し、表面に形成されたOSF核の密度を測定したところ、1×109/cm3であった。
このウエハに、実施例1と同様にして、SiGe層、歪みSi層を形成し、貫通転位密度を評価した。
この結果を図1に示す。
【0024】
[比較例]
超音波処理を行わず、それ以外については、実施例1と同様にして、シリコン基板を処理したところ、表面に形成されたOSF核の密度を測定したところ、0/cm3であった。
このウエハに、実施例1と同様にして、SiGe層、歪みSi層を形成し、貫通転位密度を評価した。
この結果を図1に示す。
【0025】
図1に示したように、シリコン基板表面にOSF核を形成することにより(実施例1〜3)、貫通転位密度を低減させることができることが認められた。
なお、OSF密度が1×109/cm3の場合(実施例3)には、シリコン基板表面が荒れて、粗くなりすぎ、SiGe層、歪みSi層表面形状にまで影響が見られた。
【0026】
【発明の効果】
本発明に係る製造方法によれば、SiGe層の薄層化を図り、しかも、歪みが緩和され、かつ、貫通転位密度が低減された半導体基板が得られる。これにより、SiGe層を有する半導体基板の生産コストの削減、生産効率の向上を図ることも可能となる。
また、本発明に係る製造方法により得られたSi層を有する半導体基板を用いれば、転位密度の低い高品質の歪みSi層が形成されているため、これをチャネル領域として用いることにより、キャリア移動度の高速化が図られることとなり、半導体素子のより一層の微細化、高性能化等に寄与することができる。
【図面の簡単な説明】
【図1】実施例および比較例における測定結果について、OSF密度と貫通転位密度との関係をグラフに示したものである。
Claims (4)
- 表面にOSF核が形成されたシリコン基板上に、SiGe層、または、SiGe層とSi層を形成することを特徴とする半導体基板の製造方法。
- 前記OSF核は、前記シリコン基板を純水中に浸漬させて超音波を印加した後、熱処理することにより形成されることを特徴とする請求項1記載の半導体基板の製造方法。
- 前記OSF核は、密度が1×108/cm3以下で形成されることを特徴とする請求項1または請求項2記載の半導体基板の製造方法。
- 前記シリコン基板は、水素またはArアニール処理されたシリコン基板であることを特徴とする請求項1から請求項3までのいずれかに記載の半導体基板の製造方法。
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Application Number | Priority Date | Filing Date | Title |
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JP2003145764A JP2004349521A (ja) | 2003-05-23 | 2003-05-23 | 半導体基板の製造方法 |
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