JP2004248115A - タイミング誤差検出回路 - Google Patents
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Abstract
【課題】簡易構成で高精度なタイミング誤差検出を行う。
【解決手段】同相および直交チャネルの出力を入力とするローパスフィルタ６００、６０１のそれぞれの出力を入力する２乗演算回路４１１、４１０と、その出力を加算する加算回路４１２と、その加算回路４１２の出力の符号を反転する符号反転回路４２０と、ローパスフィルタ６００、６０１からの２つの入力が同符号の場合には加算回路４１２出力を選択し異符号の場合には符号反転回路４２０出力を選択する選択回路４３０と、外部制御信号４０が有効である区間では選択回路４３０出力の積算を行い無効になった時点で初期化する積算回路４４０と、外部制御信号４０が有効から無効に切替った時点で積算回路４４０の初期化される直前の出力を保持するレジスタ回路４５０と、その出力を平滑化するローパスフィルタ５００と、その出力に対して適切なスケーリングを行うスケーリング回路５１０とを具備する。
【選択図】 図１
【解決手段】同相および直交チャネルの出力を入力とするローパスフィルタ６００、６０１のそれぞれの出力を入力する２乗演算回路４１１、４１０と、その出力を加算する加算回路４１２と、その加算回路４１２の出力の符号を反転する符号反転回路４２０と、ローパスフィルタ６００、６０１からの２つの入力が同符号の場合には加算回路４１２出力を選択し異符号の場合には符号反転回路４２０出力を選択する選択回路４３０と、外部制御信号４０が有効である区間では選択回路４３０出力の積算を行い無効になった時点で初期化する積算回路４４０と、外部制御信号４０が有効から無効に切替った時点で積算回路４４０の初期化される直前の出力を保持するレジスタ回路４５０と、その出力を平滑化するローパスフィルタ５００と、その出力に対して適切なスケーリングを行うスケーリング回路５１０とを具備する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、多値ＱＡＭ伝送のための高速全ディジタル直交復調器の理想的サンプルタイミングからの位相ずれを検出して特性補償に用いるタイミング誤差検出回路に関する。
【０００２】
【従来の技術】
ＱＰＳＫ（Ｑｕａｄｒｉｐｂａｓｅ Ｐｈａｓｅ Ｓｈｉｔ Ｋｅｙｉｎｇ；４相位相変調）や多値ＱＡＭ（Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ；直交振幅変調）をはじめとするディジタル変調方式による信号伝送においては、受信信号から２系統の信号（同相・直交）成分を分離し、それぞれべースバンド信号として出力するための直交復調器が必要である。ディジタル直交復調器を実現する場合、ＩＦ周波数をベースバンド信号のシンボル伝送速度の４Ｎ（ただしＮは自然数、オーバーサンプル数Ｓ＝２Ｎ）倍に選ぶと、図１６に示すように簡易な構成で直交復調器が実現できることが特許文献１あるいは非特許文献１に報告されている。
【０００３】
図１７は特許文献１あるいは非特許文献１記載のディジタル直交復調器における搬送波の位相状態および入出力信号を示した図である（Ｎ＝１の場合）。クロック周波数が搬送波周波数の４倍であるため、キャリア同期・タイミング同期が共に確立していれば、Ａ／Ｄ変換器の量子化時点（図１７の縦の点線の時点）でのｃｏｓωｃｔおよびｓｉｎωｃｔの値は、
（ｃｏｓωｃｔ，ｓｉｎωｃｔ）＝（１，０）、（０，１）、（−１，０）、（０，−１）
となる。なお、図１７中の同相、直交チャネル出力中の”０”は、”０”が出力されることを示し、斜線部はＡ／Ｄ変換器出力の符号反転したものが出力されることを示している。従つて、図１７から明らかなように受信信号（Ａ／Ｄ変換器出力）と搬送波との乗算は、符号反転回路３００と選択回路４００および選択回路４００の選択制御を行う制御回路３３０とで実現できる。
【０００４】
信号伝送速度が高速化し、ビット伝送速度が数１００Ｍｂｉｔ／ｓ（シンボル伝送速度が数１０Ｍｂａｕｄ）のオーダになると、Ａ／Ｄ変換器のサンプリング速度は１００ＭＨｚを超え、Ａ／Ｄ変換器に対する制約条件が厳しくなる。即ち、仮に動作速度や出力ビット数の面で利用可能なデバイスがあっても、価格が高価である上サンプリング速度が高速であるためＡ／Ｄ変換器の消費電力は膨大となる。例えば１０ビットのＡ／Ｄ変換器においては、１００ＭＨｚ程度以下で動作する製品の多くは消費電力が１００〜２００ｍＷ程度であるが、これを超える速度で動作可能な製品では、消費電力が数Ｗに達することも多い。
【０００５】
そこで、Ａ／Ｄ変換器の動作速度を低減するため、特許文献１あるいは非特許文献１記載の従来技術において、２個のＡ／Ｄ変換器１００、１１０を並列に配置し、それぞれサンプリング周波数２／ＴでＴ／４位相が異なるクロックφ１、φ２のタイミングで受信信号入力のサンプリングを行う方法を考える。図１８にその構成を示し、図１９に搬送波の位相状態および入出力信号を示す。このような構成の直交復調器では、サンプリングのタイミングに位相ずれが生じると直交性誤差による直交チャネル間干渉と、符号間干渉が発生し特性が劣化する。このため、タイミング誤差を補間回路２１０により、前後のサンプルから補間することで補償する。補間回路２１０を使用しないＡ／Ｄ変換器出力１００の後段には補間回路２１０出力と遅延調整をするための遅延回路２００を配置する。補間回路２１０を動作させる際にはタイミング誤差の情報が必要となるため、タイミング誤差を精度よく検出する手段としてタイミング誤差検出回路５５０が必要になる。
【０００６】
類似のタイミング誤差検出回路に関しては、Ａ／Ｄ変換器を高速化する手法と関連して非特許文献２および３で報告されている。非特許文献２においては、基準信号として周期が既知の正弦波や三角波を入力しタイミング誤差を検出する方法が提案されている。この場合、Ａ／Ｄ変換器を使用する前に、事前に基準信号を供給してタイミング誤差の検出を行う。
【０００７】
図２０を用いて基準信号として三角波を用いた場合の動作を説明する。簡単のため、クロックφ１にはタイミング誤差はなく、クロックφ２にのみタイミング誤差が存在するものとする。三角波の周期がＴ／４の場合、タイミング誤差が存在しなければサンプリング出力は全て一定値（＝０）となるが、タイミング誤差が存在すると同相出力と直交出力とで出力値が異なる。三角波のピーク値を１とすると、三角波の傾きは４／Ｔであるから、タイミング誤差ΔＴはＡ／Ｄ変換器出力の理想値（＝０）と実際のＡ／Ｄ変換器出力値との差δから、
【数１】
で表される。
【０００８】
非特許文献３においては、正弦波を入力としタイミング誤差によってイメージ信号が生じる事を利用する。図２１に非特許文献３記載の技術における回路構成を示す。先の従来技術と同様、クロックφ２にタイミング誤差がある場合を考える。各Ａ／Ｄ変換器１００、１１０出力はそれぞれＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタ７００、７１０に入力される。ここでフィルタ７００の遅延量は固定であり、フィルタ７１０の遅延量は使用するタップ係数次第で可変できる。
多重化回路７２０の出力には、フィルタ７００、７１０を通過した各Ａ／Ｄ変換器１００、１１０からのサンプル値が交互に表れる。後続のＴ／４−遅延回路７３０、７４０および加算回路７５０はローパスフィルタを構成し、ノイズ等の影響を抑圧する。
【０００９】
図２２（ａ）は加算回路７５０出力のスペクトルである。タイミング誤差によってイメージ信号が生じ、ω＝ωｉに本来存在しないスペクトルが現れる。ここでωｉは、
【数２】
である。ωｓはサンプリング角周波数、ω０は入力信号（正弦波）の角周波数である。
【００１０】
次に、加算回路７５０出力を乗算回路７６０により交互に符号反転させることでω＝ωｓ／２に関して対称な周波数変換を行う。この結果、図２２（ｂ）のように元の正弦波とイメージ信号のスペクトル配置が入れ替わる。従って、加算回路７５０出力とＴ／４−遅延回路７７０出力との積の平均値はイメージ信号の大きさ、即ちタイミング誤差の大きさに比例する。乗算回路７８０において、加算回路７５０出力とＴ／４−遅延回路７７０出力との積を計算し、さらに適切にスケーリングした後に積算回路７９０において積算を行う。積算結果から得られたタイミング誤差に基づいて、タップ係数テーブル８００を参照し、フィルタ７１０のタップ係数を決定する。
【００１１】
【特許文献１】特開平６−２４４８９０号公報（第２頁）
【非特許文献１】岡田、白土著、「大容量ディジタル無線システム用全ディジタル化マルチレベル復調器」、ＩＥＥＥ ＧＬＯＢＥＣＯＭ’９３、１９９３年、第１巻、６０９−６１３頁（ Ｔ．Ｏｋａｄａ，Ｔ．Ｓｈｉｒａｔｏ，”Ａ Ｆｕｌｌｙ Ｄｉｇｉｔｉｚｅｄ Ｍｕｌｔｉ−ｌｅｖｅｌ Ｄｅｍｏｄｕｌａｔｏｒ ｆｏｒ Ｈｉｇｈ−ｃａｐａｃｉｔｙ Ｄｉｇｉｔａｌ Ｒａｄｉｏ Ｓｙｓｔｅｍｓ”，ＩＥＥＥ ＧＬＯＢＥＣＯＭ’９３，ｖｏｌ．１，ｐｐ．６０９−６１３，１９９３）
【非特許文献２】ホーエンジム、エドワードＫＦリー著、「タイムインターリーブドＡＤＣにおけるタイミングエラー最小化のためのディジタル校正技術」、ＩＥＥＥ Ｔｒａｎｓ．Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ ＩＩ、２００１年７月、第４７巻、７号、６０３−６１３頁 （ Ｈｕａｗｅｎ Ｊｉｎ，Ｅｄｗａｒｄ Ｋ．Ｆ．Ｌｅｅ，”Ａ Ｄｉｇｉｔａｌ−Ｂａｃｋｇｒｏｕｎｄ Ｃａｌｉｂｒａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｍｉｎｉｍｉｚｉｎｇ Ｔｉｍｉｎｇ−Ｅｒｒｏｒ Ｅｆｆｅｃｔｓ ｉｎ Ｔｉｍｅ−Ｉｎｔｅｒｌｅａｖｅｄ ＡＤＣ’ｓ，ＩＥＥＥ Ｔｒａｎｓ． Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ ＩＩ，ｖｏｌ．４７，Ｎｏ．７，ｐｐ．６０３−６１３，Ｊｕｌｙ ２００１）
【非特許文献３】
シャフィクＭジャマル、ダイホーフー、ポールＪハースト、ステフェンＨリーウィス著、「ディジタル校正具備の１０ｂ １２０ＭＳａｍｐｌｅ／ｓタイムインターリーブドアナログデジタル変換器」、ＩＥＥＥ ＩＳＳＣＣ２００２、２００２年２月、１７２−１７３頁 （ Ｓｈａｆｉｑ Ｍ．Ｊａｍａｌ， Ｄａｉｈｏｎｇ Ｆｕ，Ｐａｕｌ Ｊ．Ｈｕｒｓｔ，Ｓｔｅｐｈｅｎ Ｈ．Ｌｅｗｉｓ，”Ａ １０ｂ １２０ＭＳａｍｐｌｅ／ｓ Ｔｉｍｅ−Ｉｎｔｅｒｌｅａｖｅｄ Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ ｗｉｔｈ Ｄｉｇｉｔａｌ Ｂａｃｋｇｒｏｕｎｄ Ｃａｌｉｂｒａｔｉｏｎ”，ＩＥＥＥ ＩＳＳＣＣ２００２，ｐｐ．１７２−１７３，Ｆｅｂ．２００２）。
【００１２】
【発明が解決しようとする課題】
前述したように、非特許文献２および３記載のＴｉｍｅ Ｉｎｔｅｒｌｅａｖｅｄ ＡＤＣでは、Ａ／Ｄ変換器内部で補正信号処理を完結する必要があるため、タイミング誤差の検出および補償を行うための信号処理が複雑になるという問題点がある。非特許文献２記載の技術においては、基準信号に対して周波数・振幅・位相の正確性が必要となるため、高精度な基準信号発生器が必要であり、装置の実装上負担が大きいという問題がある。一方、非特許文献３記載の技術においては、高精度に補償を行うにはフィルタ係数格納用のメモリが大容量となる。加えて、複数のＡ／Ｄ変換器のゲインのアンバランスによっても同様のイメージ信号が発生するため、タイミング誤差検出以前にゲインのアンバランスに対する補償を行う必要がある。
【００１３】
本発明の目的は、複数のＡ／Ｄ変換器を用いて構成されたディジタル直交復調器におけるタイミング補償を実現するために、構成が簡易で且つ高精度な検出が可能なタイミング誤差検出回路を提供することにある。本発明においては、直交復調器として最適な構成が実現できればよいことから、補償信号処理を内部で完結する必要がある前述の非特許文献２および３のようなＡ／Ｄ変換器自体の高速化を図る技術とは一線を画す。
【００１４】
【課題を解決するための手段】
請求項１に係る発明は、ＩＦ帯の受信信号をＡ／Ｄ変換し、ディジタル的に周波数変換することで実現されるディジタル直交復調器のうち、該ＩＦ帯の受信信号に対して２個のＡ／Ｄ変換器を用いて、各々周波数Ｓ／Ｔ（Ｔはシンボル周期、Ｓはオーバーサンプル数）、相対位相Ｔ／２Ｓを理想的なサンプルタイミングとしてサンプリングを行うディジタル直交復調器と共に用い、該理想的サンプルタイミングからの位相ずれを検出するタイミング誤差検出回路において、前記ディジタル直交復調器の同相および直交チャネルの出力をそれぞれ入力とする、不要高調波除去のための第１および第２のローパスフィルタと、該第１および第２のローパスフィルタ出力をそれぞれ入力とする２つの２乗演算回路と、該２つの２乗演算回路の和を計算する加算回路と、該加算回路出力の符号を反転する符号反転回路と、該符号反転回路出力、前記加算回路出力および前記第１および第２のローパスフィルタの出力を入力とし、該第１および第２のローパスフィルタからの２つの入力が同符号の場合には前記加算回路出力を選択し、異符号の場合には前記符号反転回路出力を選択する選択回路と、該選択回路出力と外部からの制御信号を入力とし、該外部制御信号が有効である区間では該選択回路出力の積算を行い、無効になった時点で積算結果を初期化する積算回路と、該積算回路出力と前記の外部制御信号を入力し、該外部制御信号が有効から無効に切替った時点で前記積算回路の初期化される直前の出力を保持するレジスタ回路と、該レジスタ回路出力を平滑化する第３のローパスフィルタと、該第３のローパスフィルタ出力に対して、適切なスケーリングを行うスケーリング回路と、を具備することを特徴とするタイミング誤差検出回路とした。
【００１５】
請求項２に係る発明は、請求項１記載のタイミング誤差検出回路において、前記２つの２乗乗算回路を共に絶対値演算回路で置換したことを特徴とするタイミング誤差検出回路とした。
【００１６】
請求項３に係る発明は、ＩＦ帯の受信信号をＡ／Ｄ変換し、ディジタル的に周波数変換することで実現されるディジタル直交復調器のうち、該ＩＦ帯の受信信号に対して２個のＡ／Ｄ変換器を用いて、各々周波数Ｓ／Ｔ（Ｔはシンボル周期、Ｓはオーバサンプル数）、相対位相Ｔ／２Ｓを理想的なサンプルタイミングとしてサンプリングを行うディジタル直交復調器と共に用い、該理想的サンプルタイミングからの位相ずれを検出するタイミング誤差検出回路であって、前記ディジタル直交復調器の同相および直交チャネルの出力をそれぞれ入力とする、不要高調波除去のための第１および第２のローパスフィルタと、該第１および第２のローパスフィルタの一方の出力を入力とし２乗演算を行う２乗演算回路と、該２乗演算回路出力の符号を反転する符号反転回路と、該符号反転回路出力、前記２乗演算回路出力および前記第１および第２のローパスフィルタの出力を入力とし、前記第１および第２のローパスフィルタからの２つの入力が同符号の場合には前記２乗演算回路出力を選択し、異符号の場合には前記符号反転回路出力を選択し出力とする選択回路と、該選択回路出力と外部からの制御信号を入力とし、該外部制御信号が有効である区間では該選択回路出力の積算を行い、無効になった時点で積算結果を初期化する積算回路と、該積算回路出力と前記の外部制御信号を入力とし、該外部制御信号が有効から無効に切替った時点で前記積算回路の初期化される直前の出力を保持するレジスタ回路と、該レジスタ回路出力を平滑化する第３のローパスフィルタと、該第３のローパスフィルタ出力に対して、適切なスケーリングを行うスケーリング回路と、を具備することを特徴とするタイミング誤差検出回路とした。
【００１７】
請求項４に係る発明は、請求項３記載のタイミング誤差検出回路において、前記２乗演算回路を前記第２のローパスフィルタ出力の絶対値を演算する絶対値演算回路で置換したことを特徴とするタイミング誤差検出回路とした。
【００１８】
請求項５に係る発明は、請求項４記載のタイミング誤差検出回路において、前記符号反転回路は前記第１および第２のローパスフィルタの一方の出力を入力とし、前記選択回路は前記符号反転回路出力を第１の入力、前記第１のローパスフィルタ出力を第２の入力、前記第２のローパスフィルタ出力を第３の入力とし、該第２、第３の入力が同符号で、且つ該第２、第３の入力のうち前記符号反転回路が接続された入力が正の場合、あるいは該第２、第３の入力が異符号で、且つ該第２、第３の入力のうち前記符号反転回路が接続された入力が負の場合には、該第２、第３の入力のうち前記符号反転回路が接続された側の入力をそのまま出力し、該第２、第３の入力が同符号で、且つ該第２、第３の入力のうち前記符号反転回路が接続された入力が負の場合、あるいは該第２、第３の入力が異符号で、且つ該第２、第３の入力のうち前記符号反転回路が接続された入力が正の場合には前記第１の入力を選択し出力とすることにより、前記絶対値演算回路を置換することを特徴とするタイミング誤差検出回路とした。
【００１９】
請求項６に係る発明は、ＩＦ帯の受信信号をＡ／Ｄ変換し、ディジタル的に周波数変換することで実現されるディジタル直交復調器のうち、該ＩＦ帯の受信信号に対して２個のＡ／Ｄ変換器を用いて、各々周波数Ｓ／Ｔ（Ｔはシンボル周期、Ｓはオーバサンプル数）、相対位相Ｔ／２Ｓを理想的なサンプルタイミングとしてサンプリングを行うディジタル直交復調器と共に用い、該理想的サンプルタイミングからの位相ずれを検出するタイミング誤差検出回路であって、前記ディジタル直交復調器の２つの出力を入力とし、該２つの入力信号の一方に対して、受信側の帯域制限を行う第１のローパスフィルタと、該第１のローパスフィルタ出力に対して識別処理を行う識別回路と、前記の２つの入力信号のもう一方に対して、受信側の帯域制限を行う第２のローパスフィルタと、前記識別回路出力と前記第２のローパスフィルタ出力とを入力とし、相関演算を行う相関演算回路と、該相関演算回路出力を平滑化する第３のローパスフィルタと、該第３のローパスフィルタ出力に対して適切なスケーリングを行うスケーリング回路と、を具備することを特徴とするタイミング誤差検出回路とした。
【００２０】
請求項７に係る発明は、請求項６記載のタイミング誤差検出回路において、前記第１のローパスフィルタと前記識別回路を、受信されるべき受信信号を予め記憶させたメモリ回路で置換したことを特徴とするタイミング誤差検出回路とした。
【００２１】
請求項８に係る発明は、ＩＦ帯の受信信号をＡ／Ｄ変換し、ディジタル的に周波数変換することで実現されるディジタル直交復調器のうち、該ＩＦ帯の受信信号に対して２個のＡ／Ｄ変換器を用いて、各々周波数Ｓ／Ｔ（Ｔはシンボル周期、Ｓはオーバサンプル数）、相対位相Ｔ／２Ｓを理想的なサンプルタイミングとしてサンプリングを行うディジタル直交復調器と共に用い、該理想的サンプルタイミングからの位相ずれを検出するタイミング誤差検出回路であって、前記ディジタル直交復調器の２つの出力を入力とし、該２つの入力信号の一方に対して、受信側の帯域制限を行う第１のローパスフィルタと、該第１のローパスフィルタ出力に対して識別処理を行う第１の識別回路と、前記の２つの入力信号のもう一方に対して、受信側の帯域制限を行う第２のローパスフィルタと、該第２のローパスフィルタ出力に対して識別処理を行う第２の識別回路と、前記第１の識別回路出力と前記第２のローパスフィルタ出力を入力とし、相関演算を行う第１の相関演算回路と、前記第２の識別回路出力と前記第１のローパスフィルタ出力を入力とし、相関演算を行う第２の相関演算回路と、前記第１の相関演算回路出力と前記第２の相関演算回路出力を加算する加算回路と、該加算回路出力を平滑化する第３のローパスフィルタと、該第３のローパスフィルタ出力に対して適切なスケーリングを行うスケーリング回路と、を具備することを特徴とするタイミング誤差検出回路とした。
【００２２】
請求項９に係る発明は、請求項８記載のタイミング誤差検出回路において、前記第１および第２の識別回路出力を、受信されるべき同相、直交チャネルの受信信号を予め記憶させたメモリ回路出力で置換したことを特徴とするタイミング誤差検出回路とした。
【００２３】
請求項１０に係る発明は、請求項１〜９のいずれか１つに記載のタイミング誤差検出回路において、外部からタイミング誤差検出回路の動作を停止するためのホールド信号を具備し、該ホールド信号と前記スケーリング回路出力を入力とし、該ホールド信号が有効になった時点で直前の該スケーリング回路出力の値を保持するホールド回路と、前記ホールド信号が有効になった時点で動作を停止させる手段とを具備することを特徴とするタイミング誤差検出回路とした。
【００２４】
【発明の実施の形態】
２個のＡ／Ｄ変換器に供給される２系統のクロック間にタイミング誤差が存在すると、直交復調する際の同相／直交チャネル間の直交性が崩れることにより直交チャネル間干渉が生じる。このため信号空間ダイヤグラムは図１０に示すように楕円になる。タイミング誤差を理想的なタイミングからの遅延時間で表現すると、タイミング誤差が正の場合は、楕円形の信号空間ダイヤグラムの長軸は第２・第４象限を通り、負の場合は第１・第３象限を通る（図１０中の一点鎖線）。
タイミング誤差がなければ円となる（図１０中の実線）。さらに、キャリア同期およびタイミング同期が確立していない状態では、位相回転や符号間干渉が存在するため直交復調器出力は楕円内部にランダムに分布することになる。
【００２５】
請求項１〜５に係る発明においては、信号空間ダイヤグラム上の各象限における受信信号の存在確率が等しくなるよう制御を行う。
【００２６】
請求項１に係る発明では、受信信号の信号空間ダイヤグラム上での象限判定を行い、直交復調器の同相チャネルおよび直交チャネルの出力についてそれぞれ２乗演算を行いその和を計算する。この２乗演算の結果について、受信信号の信号空間ダイヤグラム上の配置が第１象限および第３象限の場合はそのまま加算し、第２象限および第４象限の場合は符号反転後に加算する。送信信号系列はランダムであるから一定数の受信シンボルに対して前述の加算を繰り返すことで信号空間ダイヤグラム上の信号点の偏りを検出できる。
【００２７】
請求項２に係る発明では、２乗演算の代わりに、回路の簡易な絶対値演算を行う。この場合、信号電力に比例した重み付けは実現されないものの、信号空間ダイヤグラムの各象限における受信信号の存在確率が等しくなるような制御は実現できる。これにより、乗算回路を使用せずにタイミング誤差検出回路を実現できる。
【００２８】
請求項３に係る発明では、さらに直交復調器の同相チャネルおよび直交チャネルの出力の一方について２乗演算を行うことで処理の簡単化を図る。この２乗演算結果について、受信信号の信号空間ダイヤグラム上の配置が第１象限および第３象限の場合はそのまま加算し、第２象限および第４象限の場合符号反転後に加算する。
【００２９】
請求項４に係る発明では、２乗演算の代わりに、回路の簡易な絶対値演算を行う。請求項５に係る発明では、絶対値演算を選択回路の動作で実現することで一層の簡易化を図る。
【００３０】
これまでの説明からも分かるように、キャリア同期およびタイミング同期が確立していない状態でも、信号空間ダイヤグラムの形状は影響を受けない。従って、請求項１〜５に係る発明の回路は、タイミング同期、キャリア同期が確立していなくとも劣化なく動作する。なお、タイミング誤差によって符号間干渉も発生するが、タイミング同期が確立していない状態と現象的に大差なく、２つのチャネル間の直交性が保たれるようタイミング誤差検出回路が動作すれば本発明の目的は達せられる。
【００３１】
請求項６に係る発明においては、タイミング誤差情報を抽出するため、直交チャネル間干渉成分を検出し出力とする。一例として、同相チャネルに出力が表れるＡ／Ｄ変換器のクロック位相に誤差はなく、直交チャネルに出力が表れるＡ／Ｄ変換器のクロックにタイミング誤差がある場合を仮定する。この場合、直交チャネル間干渉のため直交チャネル出力に同相チャネルの信号成分が重畳する。直交チャネル間干渉成分を検出するため、直交チャネル出力と同相チャネルの伝送データ系列との相関演算を行う。相関演算回路出力は、タイミング誤差に対して図１１に示すようなＳ曲線を示す。
【００３２】
請求項７に係る発明は、請求項６に係る発明をＴＤＭＡフレームやバースト伝送等でヘッダ領域に含まれるプリアンブルを用いる場合のように、送信信号系列が既知の場合に適用する際に有効な発明である。メモリ回路に記憶された既知の送信信号系列は読み出され、請求項６に係る発明の識別回路出力の代わりとして相関演算回路に入力される。
【００３３】
なお、請求項６〜７に係る発明のタイミング誤差検出回路では、キャリア同期およびタイミング同期は確立していることが前提となる。
【００３４】
同相チャネルに出力が表れるＡ／Ｄ変換器のクロック位相にも誤差が存在する場合には、直交チャネル間干渉のため直交チャネル出力だけでなく、同相チャネルにも直交チャネルの信号成分が重畳する。キャリア位相に誤差が存在しても同様に直交チャネル間干渉が生じる。
【００３５】
そこで、請求項８に係る発明においては、本発明の検出対象であるタイミング誤差に起因する直交チャネル間干渉成分を精度良く検出するため、直交チャネル出力と同相チャネルの識別回路出力との相関演算を行うのに加えて、同相チャネル出力と直交チャネルの識別回路出力との相関演算を行う。
【００３６】
送信信号系列はランダムであるため、直交復調器の直交性が保たれていれば２つの相関演算回路出力の平均値は大きさが等しく異符号となる。このため、２つの相関演算回路出力を加算することで、タイミング誤差に起因する直交チャネル間干渉成分だけを抽出することができる。従って、請求項８〜９に係る発明のタイミング誤差検出回路では、キャリア同期およびタイミング同期に多少の誤差が存在しても特性劣化は生じない。
【００３７】
請求項９に係る発明は、請求項８に係る発明をＴＤＭＡフレームやバースト伝送等でヘッダ領域に含まれるプリアンブルを用いる場合のように、送信信号系列が既知の場合に適用する際に有効な発明である。メモリ回路に記憶された既知の送信信号系列は読み出され請求項８に係る発明の識別回路出力の代わりとして、相関演算回路に入力される。
【００３８】
本発明において検出対象とするタイミング誤差は、主としてクロック配送時の遅延時間差とＡ／Ｄ変換器のアパーチャディレイの個体差が原因で定常的に発生する。後者は若干の温度変化等で変化する可能性があるが、時間的に大きく変動しないと考えられる。このため請求項１０に係る発明においては、外部から供給するホールド信号が有効になった時点でタイミング誤差出力をホールドし、タイミング誤差検出回路の動作を停止する。これにより、消費電力を低減することができる。また、一定時間経過後にホールド信号を再び無効とすることで、タイミング誤差検出出力を更新することができる。なお、本発明においては、ランダムジッタに対する補償は想定していない。
【００３９】
いずれの請求項に係る発明においても、入力サンプル毎のタイミング誤差検出結果は、ローパスフィルタにより平滑化を行い、適切にスケーリングした後出力される。
【００４０】
［第１の実施の形態］
図１に請求項１および請求項１０に係る発明の実施の形態における回路構成例を示す。直交復調器を溝成する選択回路４００の２系統の出力は、ローパスフィルタ６００、６０１に入力され、復調の過程で発生する不要高調波を除去される。ローパスフィルタ６００、６０１の出力はそれぞれ２乗演算回路４１０、４１１に入力される。２乗演算回路４１０、４１１出力は加算回路４１２で加算される。加算回路４１２出力は２分配され、一方は直接選択回路４３０に入力され、他方は符号反転回路４２０を介して選択回路４３０に入力される。選択回路４３０にはこれら２本の入力以外に、ローパスフィルタ６００、６０１出力が直接入力されており，ローパスフィルタ６００、６０１出力の符号に基づいて選択制御を行う。即ち、ローパスフィルタ６００、６０１出力が同符号の場合は加算回路４１２出力を選択し、異符号の場合は符号反転回路４２０出力を選択する。選択回路４３０出力は積算回路４４０によって積算される。積算回路４４０出力にはレジスタ回路４５０が配置きれている。積算回路４４０およびレジスタ回路４５０はともに外部制御信号４０の制御を受ける。積算回路４４０は外部制御信号４０が有効な区間について積算処理を行う。外部制御信号４０は、積算回路４４０が一定数のサンプルの積算を行うごとに無効となる。外部制御信号４０が無効になった時点で積算回路４４０は積算値を初期化し、初期化直前の積算回路４４０の積算値はレジスタ回路４５０で保持される。レジスタ回路４５０出力は、ローパスフィルタ５００で平滑化され、さらにスケーリング回路５１０で適切にスケーリングされた後、ホールド回路５２０を経てタイミング誤差情報として直交復調器を構成する補間回路２１０に入力される。ここでスケーリング回路５２０と補間回路２１０の間には、請求項１０に記載されたホールド回路５２０が挿入されている。ホールド回路５２０は、タイミング誤差検出回路の動作を停止するための外部制御信号（ホールド信号）８０に基づいて制御され、ホールド信号が有効になった時点で直前のスケーリング回路出力の値を保持する。同時に、タイミング誤差検出回路５５０は、供給するクロック入力を止める等の図示しない動作停止手段でその動作を停止する。
【００４１】
［第２の実施の形態］
図２に請求項２および請求項１０に係る発明の実施の形態における回路構成例を示す。図１のタイミング誤差検出回路とは、２乗演算回路４１０、４１１を絶対値演算回路４１３、４１４で置換えた点が異なる。
【００４２】
［第３の実施の形態］
図３に請求項３および請求項１０に係る発明の実施の形態における回路構成例を示す。直交復調器を構成する選択回路４００の２系統の出力は、ローパスフィルタ６００、６０１に入力され復調の過程で発生する不要高調波を除去される。
本実施の形態では、タイミング誤差の検出に直交チャネルの信号を使用する場合を想定しているため、直交チャネルの信号が入力されたローパスフィルタ６０１の出力が２乗演算回路４１０に入力される。２乗演算回路４１０出力は２分配され一方は直接選択回路４３０に入力され他方は符号反転回路４２０を介して選択回路４３０に入力される。選択回路４３０にはこれら２本の入力以外に、ローパスフィルタ６００、６０１出力が直接入力されており、ローパスフィルタ６００、６０１出力の符号に基づいて選択制御を行う。即ち、ローパスフィルタ６００、６０１出力が同符号の場合は２乗演算回路４１０出力を選択し、異符号の場合は符号反転回路４２０出力を選択する。選択回路４３０出力は積算回路４４０によって積算される。積算回路４４０出力にはレジスタ回路４５０が配置されている。積算回路４４０およびレジスタ回路４５０はともに外部制御信号４０の制御を受ける。積算回路４４０は外部制御信号４０が有効な区間について積算処理を行う。外部制御信号４０は、積算回路４４０が一定数のサンプルの積算を行うごとに無効となる。外部制御信号４０が無効になった時点で積算回路４４０は積算値を初期化し、初期化直前の積算回路４４０の積算値はレジスタ回路４５０で保持される。レジスタ回路４５０出力は、ローパスフィルタ５００で平滑化され、さらにスケーリング回路５１０で適切にスケーリングされた後、ホールド回路５２０を経てタイミング誤差情報として直交復調器を構成する補間回路２１０に入力される。ここで、スケーリング回路５１０と補間回路２１０の間には、請求項１０に記載されたホールド回路５２０が挿入されている。ホールド回路５２０は、タイミング誤差検出回路の動作を停止するための外部制御信号（ホールド信号）３０に基づいて制御され、ホールド信号３０が有効になった時点で直前のスケーリング回路５１０出力の値を保持する。同時に、タイミング誤差検出回路５５０は、供給するクロック入力を止める等の図示しない動作停止手段でその動作を停止する。
【００４３】
［第４の実施の形態］
図４に請求項４および請求項１０に係る発明の実施の形態における回路構成例を示す。図３の実施の形態とは、２乗演算回路４１０を絶対値演算回路４６０で置換えた点が異なる。
【００４４】
［第５の実施の形態］
図５に請求項５および請求項１０に係る発明の実施の形態における回路構成例を示す。本実施の形態においては明示的に２乗演算回路４１０や絶対値演算回路４６０は使用せず、選択回路４３０の制御で等価な処理を実現する。即ち、選択回路４３０は、ローパスフィルタ６００、６０１の出力が同符号で、且つローパスフィルタ６０１の出力が正の場合、あるいはローパスフィルタ６００、６０１の出力が異符号で、且つローパスフィルタ６０１の出力が負の場合は、ローパスフィルタ６０１の出力を選択してそのまま出力する。また、ローパスフィルタ６００、６０１の出力が同符号で、且つローパスフィルタ６０１の出力が負の場合、あるいはローパスフィルタ６００、６０１の出力が異符号で、且つローパスフィルタ６０１の出力が正の場合は、符号反転回路４２０の出力を選択して出力とする。
【００４５】
［第６の実施の形態］
図６に請求項６および請求項１０に係る発明の実施の形態における回路構成例を示す。直交復調器を構成する選択回路４００の２系統の出力は、ローパスフィルタ６１０、６１１に入力され、受信側の帯域制限を受ける。なお、このローパスフィルタ６１０、６１１は前出の実施の形態で対象とした復調過程で発生する不要高調波除去のためのローパスフィルタを兼ねている。本実施の形態では、タイミング誤差の検出に直交チャネルの信号を使用する場合を想定しているため、直交復調器の直交チャネル出力と同相チャネルの識別後のデータ系列との相関演算を行うことで直交チャネル間干渉を検出する。相関演算回路６３０の出力はローパスフィルタ５００で平滑化され、さらにスケーリング回路５１０で適切にスケーリングされた後、ホールド回路５２０を経てタイミング誤差情報として直交復調器を構成する補間回路２１０に入力される。
【００４６】
［第７の実施の形態］
図７に請求項７および請求項１０に係る発明の実施の形態における回路構成例を示す。本発明の実施の形態と請求項６に係る発明の実施の形態とは、同相チャネルの送信データ系列を予め記憶させたメモリ回路６４０を用いることで、ローパスフィルタ６１０と識別回路６２０を置換えた点が異なる。請求項７は、例えばＴＤＭＡフレームの先頭に付加された既知のビットを用いてタイミング誤差検出を行う場合のような、送信データ系列が既知である場合に適用可能である。
【００４７】
［第８の実施の形態］
図８に請求項８および請求項１０に係る発明の実施の形態における回路構成例を示す。直交復調器を構成する選択回路４００の２系統の出力は、ローパスフィルタ６１０、６１１に入力され受信側の帯域制限を受ける。ローパスフィルタ６１０の出力は２分配され、一方は識別回路６２０を経て相関演算回路６３０に入力され、他方は直接相関演算回路６６０に入力される。同様に、ローパスフィルタ６１１の出力は２分配され、一方は識別回路６５０を経て相関演算回路６６０に入力され、他方は直接相関演算回路６３０に入力される。２つの相関演算回路６３０、６６０出力は加算回路６７０において加算される。加算回路６７０出力はローパスフィルタ５００で平滑化され、さらにスケーリング回路５１０で適切にスケーリングされた後、ホールド回路５２０を経てタイミング誤差情報として直交復調器を構成する補間回路２１０に入力される。
【００４８】
［第９の実施の形態］
図９に請求項９および請求項１０に係る発明の実施の形態における回路構成例を示す。本発明の実施の形態と請求項８に係る発明の実施の形態とは、相関演算回路６３０、６６０への入力を識別回路６２０、６５０の出力から同相チャネルおよび直交チャネルの送信データ系列を予め記憶させたメモリ回路６８０出力で置換えた点が異なる。請求項７に係る発明と同様に、請求項９に係る発明は例えばＴＤＭＡフレームの先頭に付加された既知のビットを用いてタイミング誤差検出を行う場合のような、送信データ系列が既知である場合に適用可能である。
【００４９】
なお、前述の請求項１〜５に係る発明の実施の形態においては、タイミング誤差検出回路は入力サンプル毎（周期：Ｔ／２）を時間単位として処理を行うのに対し、請求項６〜９に係る発明の実施の形態においては、タイミング誤差検出回路はシンボル毎（周期：Ｔ）に処理を行う。
【００５０】
図１２〜図１５に、以上の本発明のタイミング誤差検出回路を適用した直交復調器の６４ＱＡＭ信号伝送時の特性例を示す。図１２はタイミング誤差補償を行う前の直交復調器の出力コンスタレーションである。これに対して、代表的な請求項３および請求項６のタイミング誤差検出回路を用いてタイミング補償した場合の直交復調器の出力コンスタレーションをそれぞれ図１３、図１４に示す。いずれも直交チャネル間干渉および符号間干渉のない良好なコンスタレーションとなっている。さらに、この場合のビットエラーレート（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ；ＢＥＲ特性を図１５に示す。図中の実線は６４ＱＡＭ信号伝送時の同期検波器の理論値を示している。いずれも理論値からの固定劣化は、ビット誤り率（ＢＥＲ）＝１０−６点で０．１〜０．４ｄＢ程度であり、良好な特性を実現できることを示している。
【００５１】
【発明の効果】
本発明により、構成が簡易で且つ高精度な検出が可能なタイミング誤差検出回路を提供することができる。この結果、これまで説明してきた２個のＡ／Ｄ変換器を用いる構成の直交復調器において、現実的な回路規模で良好な特性を得ることが可能となる。特に、請求項５に係る発明のタイミング誤差検出回路においては、主要部分に乗算器を使用せず、加算回路、選択回路、レジスタで実現可能であることから、回路規模の点で有利である。また、請求項１〜５に係る発明のタイミング誤差検出回路においては、タイミング同期およびキャリア同期が確立していなくても良好な動作が可能であることから、通信開始前に直交復調器の調整を完了することができる。また、先に述べた通り、請求項７および請求項９に係る発明のタイミング誤差検出回路においては、バースト伝送への対応が可能である。さらに、請求項１０に係る発明のタイミング誤差検出回路においては、終了後にタイミング誤差検出回路の動作を停止することにより、消費電力の低減が図れる。
【図面の簡単な説明】
【図１】請求項１および請求項１０に係る発明の実施の形態のディジタル直交復調器の回路構成を示した図である。
【図２】請求項２および請求項１０に係る発明の実施の形態のディジタル直交復調器の回路構成を示した図である。
【図３】請求項３および請求項１０に係る発明の実施の形態のディジタル直交復調器の回路構成を示した図である。
【図４】請求項４および請求項１０に係る発明の実施の形態のディジタル直交復調器の回路構成を示した図である。
【図５】請求項５および請求項１０に係る発明の実施の形態のディジタル直交復調器の回路構成を示した図である。
【図６】請求項６および請求項１０に係る発明の実施の形態のディジタル直交復調器の回路構成を示した図である。
【図７】請求項７および請求項１０に係る発明の実施の形態のディジタル直交復調器の回路構成を示した図である。
【図８】請求項８および請求項１０に係る発明の実施の形態のディジタル直交復調器の回路構成を示した図である。
【図９】請求項９および請求項１０に係る発明の実施の形態のディジタル直交復調器の回路構成を示した図である。
【図１０】タイミング誤差と直交復調器出力の信号空間ダイヤグラムの関係を説明した図である。
【図１１】本発明のタイミング誤差検出回路のタイミング誤差対検出出力特性の例を示した図である。
【図１２】タイミング誤差補正前の直交復調器出力のコンスタレーションを示した図である。
【図１３】請求項３に係る発明のタイミング誤差検出回路を用いた場合の、タイミング誤差補正後の直交後調器の出力コンスタレーションを示した図である。
【図１４】請求項６に係る発明のタイミング誤差検出回路を用いた場合の、タイミング誤差補正後の直交復調器の出力コンスタレーションを示した図である。
【図１５】タイミング誤差補正後のＢＥＲ特性（理論値、請求項３、６）を示した図である。
【図１６】特許文献１および非特許文献１記載の従来技術のディジタル直交復調器の回路構成を示した図である。
【図１７】図１６記載の従来技術のディジタル直交復調器における搬送波の位相状態および入出力信号を示した図である。
【図１８】２個のＡ／Ｄ変換器を並列に配置した構成のディジタル直交復調器の回路構成を示した図である。
【図１９】図１８記載の従来技術のディジタル直交復調器における搬送波の位相状態および入出力信号を示した図である。
【図２０】非特許文献２記載の従来技術のタイミング誤差検出回路の動作を説明した図である。
【図２１】非特許文献３記載の従来技術のタイミング誤差検出回路の構成を示した図である。
【図２２】図２１記載の従来技術のタイミング誤差検出回路の動作を説明した図である。
【符号の説明】
１０：受信信号入力（ＩＦ）
２０、２１：クロック入力
３０：ホールド信号
４０：制御信号
５０：直交復調器同相出力
６０：直交復調器直交出力
１００、１１０：Ａ／Ｄ変換器
２００：遅延回路
２１０：補間回路
３００、３１０、４２０：符号反転回路
３３０：制御回路
４００：選択回路
４１０、４１１：２乗演算回路
４１２：加算回路
４１３、４１４、４６０：絶対値演算回路
４３０：選択回路
４４０、７９０：積算回路
４５０：レジスタ回路
５００、６００、６０１、６１０、６１１：ローパスフィルタ
５１０：スケーリング回路
５２０：ホールド回路
５５０：タイミング誤差検出回路
６２０、６５０：識別回路
６３０、６６０：相関演算回路
６４０、６８０：メモリ回路
６７０、７５０：加算回路
７００：フィルタ（遅延量固定）
７１０：フィルタ（遅延量可変）
７２０：多重化回路
７３０、７４０、７７０：Ｔ／４−遅延回路
７６０、７８０：乗算回路
８００：参照用タップ係数テーブル
【発明の属する技術分野】
本発明は、多値ＱＡＭ伝送のための高速全ディジタル直交復調器の理想的サンプルタイミングからの位相ずれを検出して特性補償に用いるタイミング誤差検出回路に関する。
【０００２】
【従来の技術】
ＱＰＳＫ（Ｑｕａｄｒｉｐｂａｓｅ Ｐｈａｓｅ Ｓｈｉｔ Ｋｅｙｉｎｇ；４相位相変調）や多値ＱＡＭ（Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ；直交振幅変調）をはじめとするディジタル変調方式による信号伝送においては、受信信号から２系統の信号（同相・直交）成分を分離し、それぞれべースバンド信号として出力するための直交復調器が必要である。ディジタル直交復調器を実現する場合、ＩＦ周波数をベースバンド信号のシンボル伝送速度の４Ｎ（ただしＮは自然数、オーバーサンプル数Ｓ＝２Ｎ）倍に選ぶと、図１６に示すように簡易な構成で直交復調器が実現できることが特許文献１あるいは非特許文献１に報告されている。
【０００３】
図１７は特許文献１あるいは非特許文献１記載のディジタル直交復調器における搬送波の位相状態および入出力信号を示した図である（Ｎ＝１の場合）。クロック周波数が搬送波周波数の４倍であるため、キャリア同期・タイミング同期が共に確立していれば、Ａ／Ｄ変換器の量子化時点（図１７の縦の点線の時点）でのｃｏｓωｃｔおよびｓｉｎωｃｔの値は、
（ｃｏｓωｃｔ，ｓｉｎωｃｔ）＝（１，０）、（０，１）、（−１，０）、（０，−１）
となる。なお、図１７中の同相、直交チャネル出力中の”０”は、”０”が出力されることを示し、斜線部はＡ／Ｄ変換器出力の符号反転したものが出力されることを示している。従つて、図１７から明らかなように受信信号（Ａ／Ｄ変換器出力）と搬送波との乗算は、符号反転回路３００と選択回路４００および選択回路４００の選択制御を行う制御回路３３０とで実現できる。
【０００４】
信号伝送速度が高速化し、ビット伝送速度が数１００Ｍｂｉｔ／ｓ（シンボル伝送速度が数１０Ｍｂａｕｄ）のオーダになると、Ａ／Ｄ変換器のサンプリング速度は１００ＭＨｚを超え、Ａ／Ｄ変換器に対する制約条件が厳しくなる。即ち、仮に動作速度や出力ビット数の面で利用可能なデバイスがあっても、価格が高価である上サンプリング速度が高速であるためＡ／Ｄ変換器の消費電力は膨大となる。例えば１０ビットのＡ／Ｄ変換器においては、１００ＭＨｚ程度以下で動作する製品の多くは消費電力が１００〜２００ｍＷ程度であるが、これを超える速度で動作可能な製品では、消費電力が数Ｗに達することも多い。
【０００５】
そこで、Ａ／Ｄ変換器の動作速度を低減するため、特許文献１あるいは非特許文献１記載の従来技術において、２個のＡ／Ｄ変換器１００、１１０を並列に配置し、それぞれサンプリング周波数２／ＴでＴ／４位相が異なるクロックφ１、φ２のタイミングで受信信号入力のサンプリングを行う方法を考える。図１８にその構成を示し、図１９に搬送波の位相状態および入出力信号を示す。このような構成の直交復調器では、サンプリングのタイミングに位相ずれが生じると直交性誤差による直交チャネル間干渉と、符号間干渉が発生し特性が劣化する。このため、タイミング誤差を補間回路２１０により、前後のサンプルから補間することで補償する。補間回路２１０を使用しないＡ／Ｄ変換器出力１００の後段には補間回路２１０出力と遅延調整をするための遅延回路２００を配置する。補間回路２１０を動作させる際にはタイミング誤差の情報が必要となるため、タイミング誤差を精度よく検出する手段としてタイミング誤差検出回路５５０が必要になる。
【０００６】
類似のタイミング誤差検出回路に関しては、Ａ／Ｄ変換器を高速化する手法と関連して非特許文献２および３で報告されている。非特許文献２においては、基準信号として周期が既知の正弦波や三角波を入力しタイミング誤差を検出する方法が提案されている。この場合、Ａ／Ｄ変換器を使用する前に、事前に基準信号を供給してタイミング誤差の検出を行う。
【０００７】
図２０を用いて基準信号として三角波を用いた場合の動作を説明する。簡単のため、クロックφ１にはタイミング誤差はなく、クロックφ２にのみタイミング誤差が存在するものとする。三角波の周期がＴ／４の場合、タイミング誤差が存在しなければサンプリング出力は全て一定値（＝０）となるが、タイミング誤差が存在すると同相出力と直交出力とで出力値が異なる。三角波のピーク値を１とすると、三角波の傾きは４／Ｔであるから、タイミング誤差ΔＴはＡ／Ｄ変換器出力の理想値（＝０）と実際のＡ／Ｄ変換器出力値との差δから、
【数１】
【０００８】
非特許文献３においては、正弦波を入力としタイミング誤差によってイメージ信号が生じる事を利用する。図２１に非特許文献３記載の技術における回路構成を示す。先の従来技術と同様、クロックφ２にタイミング誤差がある場合を考える。各Ａ／Ｄ変換器１００、１１０出力はそれぞれＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタ７００、７１０に入力される。ここでフィルタ７００の遅延量は固定であり、フィルタ７１０の遅延量は使用するタップ係数次第で可変できる。
多重化回路７２０の出力には、フィルタ７００、７１０を通過した各Ａ／Ｄ変換器１００、１１０からのサンプル値が交互に表れる。後続のＴ／４−遅延回路７３０、７４０および加算回路７５０はローパスフィルタを構成し、ノイズ等の影響を抑圧する。
【０００９】
図２２（ａ）は加算回路７５０出力のスペクトルである。タイミング誤差によってイメージ信号が生じ、ω＝ωｉに本来存在しないスペクトルが現れる。ここでωｉは、
【数２】
【００１０】
次に、加算回路７５０出力を乗算回路７６０により交互に符号反転させることでω＝ωｓ／２に関して対称な周波数変換を行う。この結果、図２２（ｂ）のように元の正弦波とイメージ信号のスペクトル配置が入れ替わる。従って、加算回路７５０出力とＴ／４−遅延回路７７０出力との積の平均値はイメージ信号の大きさ、即ちタイミング誤差の大きさに比例する。乗算回路７８０において、加算回路７５０出力とＴ／４−遅延回路７７０出力との積を計算し、さらに適切にスケーリングした後に積算回路７９０において積算を行う。積算結果から得られたタイミング誤差に基づいて、タップ係数テーブル８００を参照し、フィルタ７１０のタップ係数を決定する。
【００１１】
【特許文献１】特開平６−２４４８９０号公報（第２頁）
【非特許文献１】岡田、白土著、「大容量ディジタル無線システム用全ディジタル化マルチレベル復調器」、ＩＥＥＥ ＧＬＯＢＥＣＯＭ’９３、１９９３年、第１巻、６０９−６１３頁（ Ｔ．Ｏｋａｄａ，Ｔ．Ｓｈｉｒａｔｏ，”Ａ Ｆｕｌｌｙ Ｄｉｇｉｔｉｚｅｄ Ｍｕｌｔｉ−ｌｅｖｅｌ Ｄｅｍｏｄｕｌａｔｏｒ ｆｏｒ Ｈｉｇｈ−ｃａｐａｃｉｔｙ Ｄｉｇｉｔａｌ Ｒａｄｉｏ Ｓｙｓｔｅｍｓ”，ＩＥＥＥ ＧＬＯＢＥＣＯＭ’９３，ｖｏｌ．１，ｐｐ．６０９−６１３，１９９３）
【非特許文献２】ホーエンジム、エドワードＫＦリー著、「タイムインターリーブドＡＤＣにおけるタイミングエラー最小化のためのディジタル校正技術」、ＩＥＥＥ Ｔｒａｎｓ．Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ ＩＩ、２００１年７月、第４７巻、７号、６０３−６１３頁 （ Ｈｕａｗｅｎ Ｊｉｎ，Ｅｄｗａｒｄ Ｋ．Ｆ．Ｌｅｅ，”Ａ Ｄｉｇｉｔａｌ−Ｂａｃｋｇｒｏｕｎｄ Ｃａｌｉｂｒａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｍｉｎｉｍｉｚｉｎｇ Ｔｉｍｉｎｇ−Ｅｒｒｏｒ Ｅｆｆｅｃｔｓ ｉｎ Ｔｉｍｅ−Ｉｎｔｅｒｌｅａｖｅｄ ＡＤＣ’ｓ，ＩＥＥＥ Ｔｒａｎｓ． Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ ＩＩ，ｖｏｌ．４７，Ｎｏ．７，ｐｐ．６０３−６１３，Ｊｕｌｙ ２００１）
【非特許文献３】
シャフィクＭジャマル、ダイホーフー、ポールＪハースト、ステフェンＨリーウィス著、「ディジタル校正具備の１０ｂ １２０ＭＳａｍｐｌｅ／ｓタイムインターリーブドアナログデジタル変換器」、ＩＥＥＥ ＩＳＳＣＣ２００２、２００２年２月、１７２−１７３頁 （ Ｓｈａｆｉｑ Ｍ．Ｊａｍａｌ， Ｄａｉｈｏｎｇ Ｆｕ，Ｐａｕｌ Ｊ．Ｈｕｒｓｔ，Ｓｔｅｐｈｅｎ Ｈ．Ｌｅｗｉｓ，”Ａ １０ｂ １２０ＭＳａｍｐｌｅ／ｓ Ｔｉｍｅ−Ｉｎｔｅｒｌｅａｖｅｄ Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ ｗｉｔｈ Ｄｉｇｉｔａｌ Ｂａｃｋｇｒｏｕｎｄ Ｃａｌｉｂｒａｔｉｏｎ”，ＩＥＥＥ ＩＳＳＣＣ２００２，ｐｐ．１７２−１７３，Ｆｅｂ．２００２）。
【００１２】
【発明が解決しようとする課題】
前述したように、非特許文献２および３記載のＴｉｍｅ Ｉｎｔｅｒｌｅａｖｅｄ ＡＤＣでは、Ａ／Ｄ変換器内部で補正信号処理を完結する必要があるため、タイミング誤差の検出および補償を行うための信号処理が複雑になるという問題点がある。非特許文献２記載の技術においては、基準信号に対して周波数・振幅・位相の正確性が必要となるため、高精度な基準信号発生器が必要であり、装置の実装上負担が大きいという問題がある。一方、非特許文献３記載の技術においては、高精度に補償を行うにはフィルタ係数格納用のメモリが大容量となる。加えて、複数のＡ／Ｄ変換器のゲインのアンバランスによっても同様のイメージ信号が発生するため、タイミング誤差検出以前にゲインのアンバランスに対する補償を行う必要がある。
【００１３】
本発明の目的は、複数のＡ／Ｄ変換器を用いて構成されたディジタル直交復調器におけるタイミング補償を実現するために、構成が簡易で且つ高精度な検出が可能なタイミング誤差検出回路を提供することにある。本発明においては、直交復調器として最適な構成が実現できればよいことから、補償信号処理を内部で完結する必要がある前述の非特許文献２および３のようなＡ／Ｄ変換器自体の高速化を図る技術とは一線を画す。
【００１４】
【課題を解決するための手段】
請求項１に係る発明は、ＩＦ帯の受信信号をＡ／Ｄ変換し、ディジタル的に周波数変換することで実現されるディジタル直交復調器のうち、該ＩＦ帯の受信信号に対して２個のＡ／Ｄ変換器を用いて、各々周波数Ｓ／Ｔ（Ｔはシンボル周期、Ｓはオーバーサンプル数）、相対位相Ｔ／２Ｓを理想的なサンプルタイミングとしてサンプリングを行うディジタル直交復調器と共に用い、該理想的サンプルタイミングからの位相ずれを検出するタイミング誤差検出回路において、前記ディジタル直交復調器の同相および直交チャネルの出力をそれぞれ入力とする、不要高調波除去のための第１および第２のローパスフィルタと、該第１および第２のローパスフィルタ出力をそれぞれ入力とする２つの２乗演算回路と、該２つの２乗演算回路の和を計算する加算回路と、該加算回路出力の符号を反転する符号反転回路と、該符号反転回路出力、前記加算回路出力および前記第１および第２のローパスフィルタの出力を入力とし、該第１および第２のローパスフィルタからの２つの入力が同符号の場合には前記加算回路出力を選択し、異符号の場合には前記符号反転回路出力を選択する選択回路と、該選択回路出力と外部からの制御信号を入力とし、該外部制御信号が有効である区間では該選択回路出力の積算を行い、無効になった時点で積算結果を初期化する積算回路と、該積算回路出力と前記の外部制御信号を入力し、該外部制御信号が有効から無効に切替った時点で前記積算回路の初期化される直前の出力を保持するレジスタ回路と、該レジスタ回路出力を平滑化する第３のローパスフィルタと、該第３のローパスフィルタ出力に対して、適切なスケーリングを行うスケーリング回路と、を具備することを特徴とするタイミング誤差検出回路とした。
【００１５】
請求項２に係る発明は、請求項１記載のタイミング誤差検出回路において、前記２つの２乗乗算回路を共に絶対値演算回路で置換したことを特徴とするタイミング誤差検出回路とした。
【００１６】
請求項３に係る発明は、ＩＦ帯の受信信号をＡ／Ｄ変換し、ディジタル的に周波数変換することで実現されるディジタル直交復調器のうち、該ＩＦ帯の受信信号に対して２個のＡ／Ｄ変換器を用いて、各々周波数Ｓ／Ｔ（Ｔはシンボル周期、Ｓはオーバサンプル数）、相対位相Ｔ／２Ｓを理想的なサンプルタイミングとしてサンプリングを行うディジタル直交復調器と共に用い、該理想的サンプルタイミングからの位相ずれを検出するタイミング誤差検出回路であって、前記ディジタル直交復調器の同相および直交チャネルの出力をそれぞれ入力とする、不要高調波除去のための第１および第２のローパスフィルタと、該第１および第２のローパスフィルタの一方の出力を入力とし２乗演算を行う２乗演算回路と、該２乗演算回路出力の符号を反転する符号反転回路と、該符号反転回路出力、前記２乗演算回路出力および前記第１および第２のローパスフィルタの出力を入力とし、前記第１および第２のローパスフィルタからの２つの入力が同符号の場合には前記２乗演算回路出力を選択し、異符号の場合には前記符号反転回路出力を選択し出力とする選択回路と、該選択回路出力と外部からの制御信号を入力とし、該外部制御信号が有効である区間では該選択回路出力の積算を行い、無効になった時点で積算結果を初期化する積算回路と、該積算回路出力と前記の外部制御信号を入力とし、該外部制御信号が有効から無効に切替った時点で前記積算回路の初期化される直前の出力を保持するレジスタ回路と、該レジスタ回路出力を平滑化する第３のローパスフィルタと、該第３のローパスフィルタ出力に対して、適切なスケーリングを行うスケーリング回路と、を具備することを特徴とするタイミング誤差検出回路とした。
【００１７】
請求項４に係る発明は、請求項３記載のタイミング誤差検出回路において、前記２乗演算回路を前記第２のローパスフィルタ出力の絶対値を演算する絶対値演算回路で置換したことを特徴とするタイミング誤差検出回路とした。
【００１８】
請求項５に係る発明は、請求項４記載のタイミング誤差検出回路において、前記符号反転回路は前記第１および第２のローパスフィルタの一方の出力を入力とし、前記選択回路は前記符号反転回路出力を第１の入力、前記第１のローパスフィルタ出力を第２の入力、前記第２のローパスフィルタ出力を第３の入力とし、該第２、第３の入力が同符号で、且つ該第２、第３の入力のうち前記符号反転回路が接続された入力が正の場合、あるいは該第２、第３の入力が異符号で、且つ該第２、第３の入力のうち前記符号反転回路が接続された入力が負の場合には、該第２、第３の入力のうち前記符号反転回路が接続された側の入力をそのまま出力し、該第２、第３の入力が同符号で、且つ該第２、第３の入力のうち前記符号反転回路が接続された入力が負の場合、あるいは該第２、第３の入力が異符号で、且つ該第２、第３の入力のうち前記符号反転回路が接続された入力が正の場合には前記第１の入力を選択し出力とすることにより、前記絶対値演算回路を置換することを特徴とするタイミング誤差検出回路とした。
【００１９】
請求項６に係る発明は、ＩＦ帯の受信信号をＡ／Ｄ変換し、ディジタル的に周波数変換することで実現されるディジタル直交復調器のうち、該ＩＦ帯の受信信号に対して２個のＡ／Ｄ変換器を用いて、各々周波数Ｓ／Ｔ（Ｔはシンボル周期、Ｓはオーバサンプル数）、相対位相Ｔ／２Ｓを理想的なサンプルタイミングとしてサンプリングを行うディジタル直交復調器と共に用い、該理想的サンプルタイミングからの位相ずれを検出するタイミング誤差検出回路であって、前記ディジタル直交復調器の２つの出力を入力とし、該２つの入力信号の一方に対して、受信側の帯域制限を行う第１のローパスフィルタと、該第１のローパスフィルタ出力に対して識別処理を行う識別回路と、前記の２つの入力信号のもう一方に対して、受信側の帯域制限を行う第２のローパスフィルタと、前記識別回路出力と前記第２のローパスフィルタ出力とを入力とし、相関演算を行う相関演算回路と、該相関演算回路出力を平滑化する第３のローパスフィルタと、該第３のローパスフィルタ出力に対して適切なスケーリングを行うスケーリング回路と、を具備することを特徴とするタイミング誤差検出回路とした。
【００２０】
請求項７に係る発明は、請求項６記載のタイミング誤差検出回路において、前記第１のローパスフィルタと前記識別回路を、受信されるべき受信信号を予め記憶させたメモリ回路で置換したことを特徴とするタイミング誤差検出回路とした。
【００２１】
請求項８に係る発明は、ＩＦ帯の受信信号をＡ／Ｄ変換し、ディジタル的に周波数変換することで実現されるディジタル直交復調器のうち、該ＩＦ帯の受信信号に対して２個のＡ／Ｄ変換器を用いて、各々周波数Ｓ／Ｔ（Ｔはシンボル周期、Ｓはオーバサンプル数）、相対位相Ｔ／２Ｓを理想的なサンプルタイミングとしてサンプリングを行うディジタル直交復調器と共に用い、該理想的サンプルタイミングからの位相ずれを検出するタイミング誤差検出回路であって、前記ディジタル直交復調器の２つの出力を入力とし、該２つの入力信号の一方に対して、受信側の帯域制限を行う第１のローパスフィルタと、該第１のローパスフィルタ出力に対して識別処理を行う第１の識別回路と、前記の２つの入力信号のもう一方に対して、受信側の帯域制限を行う第２のローパスフィルタと、該第２のローパスフィルタ出力に対して識別処理を行う第２の識別回路と、前記第１の識別回路出力と前記第２のローパスフィルタ出力を入力とし、相関演算を行う第１の相関演算回路と、前記第２の識別回路出力と前記第１のローパスフィルタ出力を入力とし、相関演算を行う第２の相関演算回路と、前記第１の相関演算回路出力と前記第２の相関演算回路出力を加算する加算回路と、該加算回路出力を平滑化する第３のローパスフィルタと、該第３のローパスフィルタ出力に対して適切なスケーリングを行うスケーリング回路と、を具備することを特徴とするタイミング誤差検出回路とした。
【００２２】
請求項９に係る発明は、請求項８記載のタイミング誤差検出回路において、前記第１および第２の識別回路出力を、受信されるべき同相、直交チャネルの受信信号を予め記憶させたメモリ回路出力で置換したことを特徴とするタイミング誤差検出回路とした。
【００２３】
請求項１０に係る発明は、請求項１〜９のいずれか１つに記載のタイミング誤差検出回路において、外部からタイミング誤差検出回路の動作を停止するためのホールド信号を具備し、該ホールド信号と前記スケーリング回路出力を入力とし、該ホールド信号が有効になった時点で直前の該スケーリング回路出力の値を保持するホールド回路と、前記ホールド信号が有効になった時点で動作を停止させる手段とを具備することを特徴とするタイミング誤差検出回路とした。
【００２４】
【発明の実施の形態】
２個のＡ／Ｄ変換器に供給される２系統のクロック間にタイミング誤差が存在すると、直交復調する際の同相／直交チャネル間の直交性が崩れることにより直交チャネル間干渉が生じる。このため信号空間ダイヤグラムは図１０に示すように楕円になる。タイミング誤差を理想的なタイミングからの遅延時間で表現すると、タイミング誤差が正の場合は、楕円形の信号空間ダイヤグラムの長軸は第２・第４象限を通り、負の場合は第１・第３象限を通る（図１０中の一点鎖線）。
タイミング誤差がなければ円となる（図１０中の実線）。さらに、キャリア同期およびタイミング同期が確立していない状態では、位相回転や符号間干渉が存在するため直交復調器出力は楕円内部にランダムに分布することになる。
【００２５】
請求項１〜５に係る発明においては、信号空間ダイヤグラム上の各象限における受信信号の存在確率が等しくなるよう制御を行う。
【００２６】
請求項１に係る発明では、受信信号の信号空間ダイヤグラム上での象限判定を行い、直交復調器の同相チャネルおよび直交チャネルの出力についてそれぞれ２乗演算を行いその和を計算する。この２乗演算の結果について、受信信号の信号空間ダイヤグラム上の配置が第１象限および第３象限の場合はそのまま加算し、第２象限および第４象限の場合は符号反転後に加算する。送信信号系列はランダムであるから一定数の受信シンボルに対して前述の加算を繰り返すことで信号空間ダイヤグラム上の信号点の偏りを検出できる。
【００２７】
請求項２に係る発明では、２乗演算の代わりに、回路の簡易な絶対値演算を行う。この場合、信号電力に比例した重み付けは実現されないものの、信号空間ダイヤグラムの各象限における受信信号の存在確率が等しくなるような制御は実現できる。これにより、乗算回路を使用せずにタイミング誤差検出回路を実現できる。
【００２８】
請求項３に係る発明では、さらに直交復調器の同相チャネルおよび直交チャネルの出力の一方について２乗演算を行うことで処理の簡単化を図る。この２乗演算結果について、受信信号の信号空間ダイヤグラム上の配置が第１象限および第３象限の場合はそのまま加算し、第２象限および第４象限の場合符号反転後に加算する。
【００２９】
請求項４に係る発明では、２乗演算の代わりに、回路の簡易な絶対値演算を行う。請求項５に係る発明では、絶対値演算を選択回路の動作で実現することで一層の簡易化を図る。
【００３０】
これまでの説明からも分かるように、キャリア同期およびタイミング同期が確立していない状態でも、信号空間ダイヤグラムの形状は影響を受けない。従って、請求項１〜５に係る発明の回路は、タイミング同期、キャリア同期が確立していなくとも劣化なく動作する。なお、タイミング誤差によって符号間干渉も発生するが、タイミング同期が確立していない状態と現象的に大差なく、２つのチャネル間の直交性が保たれるようタイミング誤差検出回路が動作すれば本発明の目的は達せられる。
【００３１】
請求項６に係る発明においては、タイミング誤差情報を抽出するため、直交チャネル間干渉成分を検出し出力とする。一例として、同相チャネルに出力が表れるＡ／Ｄ変換器のクロック位相に誤差はなく、直交チャネルに出力が表れるＡ／Ｄ変換器のクロックにタイミング誤差がある場合を仮定する。この場合、直交チャネル間干渉のため直交チャネル出力に同相チャネルの信号成分が重畳する。直交チャネル間干渉成分を検出するため、直交チャネル出力と同相チャネルの伝送データ系列との相関演算を行う。相関演算回路出力は、タイミング誤差に対して図１１に示すようなＳ曲線を示す。
【００３２】
請求項７に係る発明は、請求項６に係る発明をＴＤＭＡフレームやバースト伝送等でヘッダ領域に含まれるプリアンブルを用いる場合のように、送信信号系列が既知の場合に適用する際に有効な発明である。メモリ回路に記憶された既知の送信信号系列は読み出され、請求項６に係る発明の識別回路出力の代わりとして相関演算回路に入力される。
【００３３】
なお、請求項６〜７に係る発明のタイミング誤差検出回路では、キャリア同期およびタイミング同期は確立していることが前提となる。
【００３４】
同相チャネルに出力が表れるＡ／Ｄ変換器のクロック位相にも誤差が存在する場合には、直交チャネル間干渉のため直交チャネル出力だけでなく、同相チャネルにも直交チャネルの信号成分が重畳する。キャリア位相に誤差が存在しても同様に直交チャネル間干渉が生じる。
【００３５】
そこで、請求項８に係る発明においては、本発明の検出対象であるタイミング誤差に起因する直交チャネル間干渉成分を精度良く検出するため、直交チャネル出力と同相チャネルの識別回路出力との相関演算を行うのに加えて、同相チャネル出力と直交チャネルの識別回路出力との相関演算を行う。
【００３６】
送信信号系列はランダムであるため、直交復調器の直交性が保たれていれば２つの相関演算回路出力の平均値は大きさが等しく異符号となる。このため、２つの相関演算回路出力を加算することで、タイミング誤差に起因する直交チャネル間干渉成分だけを抽出することができる。従って、請求項８〜９に係る発明のタイミング誤差検出回路では、キャリア同期およびタイミング同期に多少の誤差が存在しても特性劣化は生じない。
【００３７】
請求項９に係る発明は、請求項８に係る発明をＴＤＭＡフレームやバースト伝送等でヘッダ領域に含まれるプリアンブルを用いる場合のように、送信信号系列が既知の場合に適用する際に有効な発明である。メモリ回路に記憶された既知の送信信号系列は読み出され請求項８に係る発明の識別回路出力の代わりとして、相関演算回路に入力される。
【００３８】
本発明において検出対象とするタイミング誤差は、主としてクロック配送時の遅延時間差とＡ／Ｄ変換器のアパーチャディレイの個体差が原因で定常的に発生する。後者は若干の温度変化等で変化する可能性があるが、時間的に大きく変動しないと考えられる。このため請求項１０に係る発明においては、外部から供給するホールド信号が有効になった時点でタイミング誤差出力をホールドし、タイミング誤差検出回路の動作を停止する。これにより、消費電力を低減することができる。また、一定時間経過後にホールド信号を再び無効とすることで、タイミング誤差検出出力を更新することができる。なお、本発明においては、ランダムジッタに対する補償は想定していない。
【００３９】
いずれの請求項に係る発明においても、入力サンプル毎のタイミング誤差検出結果は、ローパスフィルタにより平滑化を行い、適切にスケーリングした後出力される。
【００４０】
［第１の実施の形態］
図１に請求項１および請求項１０に係る発明の実施の形態における回路構成例を示す。直交復調器を溝成する選択回路４００の２系統の出力は、ローパスフィルタ６００、６０１に入力され、復調の過程で発生する不要高調波を除去される。ローパスフィルタ６００、６０１の出力はそれぞれ２乗演算回路４１０、４１１に入力される。２乗演算回路４１０、４１１出力は加算回路４１２で加算される。加算回路４１２出力は２分配され、一方は直接選択回路４３０に入力され、他方は符号反転回路４２０を介して選択回路４３０に入力される。選択回路４３０にはこれら２本の入力以外に、ローパスフィルタ６００、６０１出力が直接入力されており，ローパスフィルタ６００、６０１出力の符号に基づいて選択制御を行う。即ち、ローパスフィルタ６００、６０１出力が同符号の場合は加算回路４１２出力を選択し、異符号の場合は符号反転回路４２０出力を選択する。選択回路４３０出力は積算回路４４０によって積算される。積算回路４４０出力にはレジスタ回路４５０が配置きれている。積算回路４４０およびレジスタ回路４５０はともに外部制御信号４０の制御を受ける。積算回路４４０は外部制御信号４０が有効な区間について積算処理を行う。外部制御信号４０は、積算回路４４０が一定数のサンプルの積算を行うごとに無効となる。外部制御信号４０が無効になった時点で積算回路４４０は積算値を初期化し、初期化直前の積算回路４４０の積算値はレジスタ回路４５０で保持される。レジスタ回路４５０出力は、ローパスフィルタ５００で平滑化され、さらにスケーリング回路５１０で適切にスケーリングされた後、ホールド回路５２０を経てタイミング誤差情報として直交復調器を構成する補間回路２１０に入力される。ここでスケーリング回路５２０と補間回路２１０の間には、請求項１０に記載されたホールド回路５２０が挿入されている。ホールド回路５２０は、タイミング誤差検出回路の動作を停止するための外部制御信号（ホールド信号）８０に基づいて制御され、ホールド信号が有効になった時点で直前のスケーリング回路出力の値を保持する。同時に、タイミング誤差検出回路５５０は、供給するクロック入力を止める等の図示しない動作停止手段でその動作を停止する。
【００４１】
［第２の実施の形態］
図２に請求項２および請求項１０に係る発明の実施の形態における回路構成例を示す。図１のタイミング誤差検出回路とは、２乗演算回路４１０、４１１を絶対値演算回路４１３、４１４で置換えた点が異なる。
【００４２】
［第３の実施の形態］
図３に請求項３および請求項１０に係る発明の実施の形態における回路構成例を示す。直交復調器を構成する選択回路４００の２系統の出力は、ローパスフィルタ６００、６０１に入力され復調の過程で発生する不要高調波を除去される。
本実施の形態では、タイミング誤差の検出に直交チャネルの信号を使用する場合を想定しているため、直交チャネルの信号が入力されたローパスフィルタ６０１の出力が２乗演算回路４１０に入力される。２乗演算回路４１０出力は２分配され一方は直接選択回路４３０に入力され他方は符号反転回路４２０を介して選択回路４３０に入力される。選択回路４３０にはこれら２本の入力以外に、ローパスフィルタ６００、６０１出力が直接入力されており、ローパスフィルタ６００、６０１出力の符号に基づいて選択制御を行う。即ち、ローパスフィルタ６００、６０１出力が同符号の場合は２乗演算回路４１０出力を選択し、異符号の場合は符号反転回路４２０出力を選択する。選択回路４３０出力は積算回路４４０によって積算される。積算回路４４０出力にはレジスタ回路４５０が配置されている。積算回路４４０およびレジスタ回路４５０はともに外部制御信号４０の制御を受ける。積算回路４４０は外部制御信号４０が有効な区間について積算処理を行う。外部制御信号４０は、積算回路４４０が一定数のサンプルの積算を行うごとに無効となる。外部制御信号４０が無効になった時点で積算回路４４０は積算値を初期化し、初期化直前の積算回路４４０の積算値はレジスタ回路４５０で保持される。レジスタ回路４５０出力は、ローパスフィルタ５００で平滑化され、さらにスケーリング回路５１０で適切にスケーリングされた後、ホールド回路５２０を経てタイミング誤差情報として直交復調器を構成する補間回路２１０に入力される。ここで、スケーリング回路５１０と補間回路２１０の間には、請求項１０に記載されたホールド回路５２０が挿入されている。ホールド回路５２０は、タイミング誤差検出回路の動作を停止するための外部制御信号（ホールド信号）３０に基づいて制御され、ホールド信号３０が有効になった時点で直前のスケーリング回路５１０出力の値を保持する。同時に、タイミング誤差検出回路５５０は、供給するクロック入力を止める等の図示しない動作停止手段でその動作を停止する。
【００４３】
［第４の実施の形態］
図４に請求項４および請求項１０に係る発明の実施の形態における回路構成例を示す。図３の実施の形態とは、２乗演算回路４１０を絶対値演算回路４６０で置換えた点が異なる。
【００４４】
［第５の実施の形態］
図５に請求項５および請求項１０に係る発明の実施の形態における回路構成例を示す。本実施の形態においては明示的に２乗演算回路４１０や絶対値演算回路４６０は使用せず、選択回路４３０の制御で等価な処理を実現する。即ち、選択回路４３０は、ローパスフィルタ６００、６０１の出力が同符号で、且つローパスフィルタ６０１の出力が正の場合、あるいはローパスフィルタ６００、６０１の出力が異符号で、且つローパスフィルタ６０１の出力が負の場合は、ローパスフィルタ６０１の出力を選択してそのまま出力する。また、ローパスフィルタ６００、６０１の出力が同符号で、且つローパスフィルタ６０１の出力が負の場合、あるいはローパスフィルタ６００、６０１の出力が異符号で、且つローパスフィルタ６０１の出力が正の場合は、符号反転回路４２０の出力を選択して出力とする。
【００４５】
［第６の実施の形態］
図６に請求項６および請求項１０に係る発明の実施の形態における回路構成例を示す。直交復調器を構成する選択回路４００の２系統の出力は、ローパスフィルタ６１０、６１１に入力され、受信側の帯域制限を受ける。なお、このローパスフィルタ６１０、６１１は前出の実施の形態で対象とした復調過程で発生する不要高調波除去のためのローパスフィルタを兼ねている。本実施の形態では、タイミング誤差の検出に直交チャネルの信号を使用する場合を想定しているため、直交復調器の直交チャネル出力と同相チャネルの識別後のデータ系列との相関演算を行うことで直交チャネル間干渉を検出する。相関演算回路６３０の出力はローパスフィルタ５００で平滑化され、さらにスケーリング回路５１０で適切にスケーリングされた後、ホールド回路５２０を経てタイミング誤差情報として直交復調器を構成する補間回路２１０に入力される。
【００４６】
［第７の実施の形態］
図７に請求項７および請求項１０に係る発明の実施の形態における回路構成例を示す。本発明の実施の形態と請求項６に係る発明の実施の形態とは、同相チャネルの送信データ系列を予め記憶させたメモリ回路６４０を用いることで、ローパスフィルタ６１０と識別回路６２０を置換えた点が異なる。請求項７は、例えばＴＤＭＡフレームの先頭に付加された既知のビットを用いてタイミング誤差検出を行う場合のような、送信データ系列が既知である場合に適用可能である。
【００４７】
［第８の実施の形態］
図８に請求項８および請求項１０に係る発明の実施の形態における回路構成例を示す。直交復調器を構成する選択回路４００の２系統の出力は、ローパスフィルタ６１０、６１１に入力され受信側の帯域制限を受ける。ローパスフィルタ６１０の出力は２分配され、一方は識別回路６２０を経て相関演算回路６３０に入力され、他方は直接相関演算回路６６０に入力される。同様に、ローパスフィルタ６１１の出力は２分配され、一方は識別回路６５０を経て相関演算回路６６０に入力され、他方は直接相関演算回路６３０に入力される。２つの相関演算回路６３０、６６０出力は加算回路６７０において加算される。加算回路６７０出力はローパスフィルタ５００で平滑化され、さらにスケーリング回路５１０で適切にスケーリングされた後、ホールド回路５２０を経てタイミング誤差情報として直交復調器を構成する補間回路２１０に入力される。
【００４８】
［第９の実施の形態］
図９に請求項９および請求項１０に係る発明の実施の形態における回路構成例を示す。本発明の実施の形態と請求項８に係る発明の実施の形態とは、相関演算回路６３０、６６０への入力を識別回路６２０、６５０の出力から同相チャネルおよび直交チャネルの送信データ系列を予め記憶させたメモリ回路６８０出力で置換えた点が異なる。請求項７に係る発明と同様に、請求項９に係る発明は例えばＴＤＭＡフレームの先頭に付加された既知のビットを用いてタイミング誤差検出を行う場合のような、送信データ系列が既知である場合に適用可能である。
【００４９】
なお、前述の請求項１〜５に係る発明の実施の形態においては、タイミング誤差検出回路は入力サンプル毎（周期：Ｔ／２）を時間単位として処理を行うのに対し、請求項６〜９に係る発明の実施の形態においては、タイミング誤差検出回路はシンボル毎（周期：Ｔ）に処理を行う。
【００５０】
図１２〜図１５に、以上の本発明のタイミング誤差検出回路を適用した直交復調器の６４ＱＡＭ信号伝送時の特性例を示す。図１２はタイミング誤差補償を行う前の直交復調器の出力コンスタレーションである。これに対して、代表的な請求項３および請求項６のタイミング誤差検出回路を用いてタイミング補償した場合の直交復調器の出力コンスタレーションをそれぞれ図１３、図１４に示す。いずれも直交チャネル間干渉および符号間干渉のない良好なコンスタレーションとなっている。さらに、この場合のビットエラーレート（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ；ＢＥＲ特性を図１５に示す。図中の実線は６４ＱＡＭ信号伝送時の同期検波器の理論値を示している。いずれも理論値からの固定劣化は、ビット誤り率（ＢＥＲ）＝１０−６点で０．１〜０．４ｄＢ程度であり、良好な特性を実現できることを示している。
【００５１】
【発明の効果】
本発明により、構成が簡易で且つ高精度な検出が可能なタイミング誤差検出回路を提供することができる。この結果、これまで説明してきた２個のＡ／Ｄ変換器を用いる構成の直交復調器において、現実的な回路規模で良好な特性を得ることが可能となる。特に、請求項５に係る発明のタイミング誤差検出回路においては、主要部分に乗算器を使用せず、加算回路、選択回路、レジスタで実現可能であることから、回路規模の点で有利である。また、請求項１〜５に係る発明のタイミング誤差検出回路においては、タイミング同期およびキャリア同期が確立していなくても良好な動作が可能であることから、通信開始前に直交復調器の調整を完了することができる。また、先に述べた通り、請求項７および請求項９に係る発明のタイミング誤差検出回路においては、バースト伝送への対応が可能である。さらに、請求項１０に係る発明のタイミング誤差検出回路においては、終了後にタイミング誤差検出回路の動作を停止することにより、消費電力の低減が図れる。
【図面の簡単な説明】
【図１】請求項１および請求項１０に係る発明の実施の形態のディジタル直交復調器の回路構成を示した図である。
【図２】請求項２および請求項１０に係る発明の実施の形態のディジタル直交復調器の回路構成を示した図である。
【図３】請求項３および請求項１０に係る発明の実施の形態のディジタル直交復調器の回路構成を示した図である。
【図４】請求項４および請求項１０に係る発明の実施の形態のディジタル直交復調器の回路構成を示した図である。
【図５】請求項５および請求項１０に係る発明の実施の形態のディジタル直交復調器の回路構成を示した図である。
【図６】請求項６および請求項１０に係る発明の実施の形態のディジタル直交復調器の回路構成を示した図である。
【図７】請求項７および請求項１０に係る発明の実施の形態のディジタル直交復調器の回路構成を示した図である。
【図８】請求項８および請求項１０に係る発明の実施の形態のディジタル直交復調器の回路構成を示した図である。
【図９】請求項９および請求項１０に係る発明の実施の形態のディジタル直交復調器の回路構成を示した図である。
【図１０】タイミング誤差と直交復調器出力の信号空間ダイヤグラムの関係を説明した図である。
【図１１】本発明のタイミング誤差検出回路のタイミング誤差対検出出力特性の例を示した図である。
【図１２】タイミング誤差補正前の直交復調器出力のコンスタレーションを示した図である。
【図１３】請求項３に係る発明のタイミング誤差検出回路を用いた場合の、タイミング誤差補正後の直交後調器の出力コンスタレーションを示した図である。
【図１４】請求項６に係る発明のタイミング誤差検出回路を用いた場合の、タイミング誤差補正後の直交復調器の出力コンスタレーションを示した図である。
【図１５】タイミング誤差補正後のＢＥＲ特性（理論値、請求項３、６）を示した図である。
【図１６】特許文献１および非特許文献１記載の従来技術のディジタル直交復調器の回路構成を示した図である。
【図１７】図１６記載の従来技術のディジタル直交復調器における搬送波の位相状態および入出力信号を示した図である。
【図１８】２個のＡ／Ｄ変換器を並列に配置した構成のディジタル直交復調器の回路構成を示した図である。
【図１９】図１８記載の従来技術のディジタル直交復調器における搬送波の位相状態および入出力信号を示した図である。
【図２０】非特許文献２記載の従来技術のタイミング誤差検出回路の動作を説明した図である。
【図２１】非特許文献３記載の従来技術のタイミング誤差検出回路の構成を示した図である。
【図２２】図２１記載の従来技術のタイミング誤差検出回路の動作を説明した図である。
【符号の説明】
１０：受信信号入力（ＩＦ）
２０、２１：クロック入力
３０：ホールド信号
４０：制御信号
５０：直交復調器同相出力
６０：直交復調器直交出力
１００、１１０：Ａ／Ｄ変換器
２００：遅延回路
２１０：補間回路
３００、３１０、４２０：符号反転回路
３３０：制御回路
４００：選択回路
４１０、４１１：２乗演算回路
４１２：加算回路
４１３、４１４、４６０：絶対値演算回路
４３０：選択回路
４４０、７９０：積算回路
４５０：レジスタ回路
５００、６００、６０１、６１０、６１１：ローパスフィルタ
５１０：スケーリング回路
５２０：ホールド回路
５５０：タイミング誤差検出回路
６２０、６５０：識別回路
６３０、６６０：相関演算回路
６４０、６８０：メモリ回路
６７０、７５０：加算回路
７００：フィルタ（遅延量固定）
７１０：フィルタ（遅延量可変）
７２０：多重化回路
７３０、７４０、７７０：Ｔ／４−遅延回路
７６０、７８０：乗算回路
８００：参照用タップ係数テーブル
Claims (10)
- ＩＦ帯の受信信号をＡ／Ｄ変換し、ディジタル的に周波数変換することで実現されるディジタル直交復調器のうち、該ＩＦ帯の受信信号に対して２個のＡ／Ｄ変換器を用いて、各々周波数Ｓ／Ｔ（Ｔはシンボル周期、Ｓはオーバーサンプル数）、相対位相Ｔ／２Ｓを理想的なサンプルタイミングとしてサンプリングを行うディジタル直交復調器と共に用い、該理想的サンプルタイミングからの位相ずれを検出するタイミング誤差検出回路において、
前記ディジタル直交復調器の同相および直交チャネルの出力をそれぞれ入力とする、不要高調波除去のための第１および第２のローパスフィルタと、
該第１および第２のローパスフィルタ出力をそれぞれ入力とする２つの２乗演算回路と、
該２つの２乗演算回路の和を計算する加算回路と、
該加算回路出力の符号を反転する符号反転回路と、
該符号反転回路出力、前記加算回路出力および前記第１および第２のローパスフィルタの出力を入力とし、該第１および第２のローパスフィルタからの２つの入力が同符号の場合には前記加算回路出力を選択し、異符号の場合には前記符号反転回路出力を選択する選択回路と、
該選択回路出力と外部からの制御信号を入力とし、該外部制御信号が有効である区間では該選択回路出力の積算を行い、無効になった時点で積算結果を初期化する積算回路と、
該積算回路出力と前記の外部制御信号を入力し、該外部制御信号が有効から無効に切替った時点で前記積算回路の初期化される直前の出力を保持するレジスタ回路と、
該レジスタ回路出力を平滑化する第３のローパスフィルタと、
該第３のローパスフィルタ出力に対して、適切なスケーリングを行うスケーリング回路と、を具備することを特徴とするタイミング誤差検出回路。 - 請求項１記載のタイミング誤差検出回路において、
前記２つの２乗乗算回路を共に絶対値演算回路で置換したことを特徴とするタイミング誤差検出回路。 - ＩＦ帯の受信信号をＡ／Ｄ変換し、ディジタル的に周波数変換することで実現されるディジタル直交復調器のうち、該ＩＦ帯の受信信号に対して２個のＡ／Ｄ変換器を用いて、各々周波数Ｓ／Ｔ（Ｔはシンボル周期、Ｓはオーバサンプル数）、相対位相Ｔ／２Ｓを理想的なサンプルタイミングとしてサンプリングを行うディジタル直交復調器と共に用い、該理想的サンプルタイミングからの位相ずれを検出するタイミング誤差検出回路であって、
前記ディジタル直交復調器の同相および直交チャネルの出力をそれぞれ入力とする、不要高調波除去のための第１および第２のローパスフィルタと、
該第１および第２のローパスフィルタの一方の出力を入力とし２乗演算を行う２乗演算回路と、
該２乗演算回路出力の符号を反転する符号反転回路と、
該符号反転回路出力、前記２乗演算回路出力および前記第１および第２のローパスフィルタの出力を入力とし、前記第１および第２のローパスフィルタからの２つの入力が同符号の場合には前記２乗演算回路出力を選択し、異符号の場合には前記符号反転回路出力を選択し出力とする選択回路と、
該選択回路出力と外部からの制御信号を入力とし、該外部制御信号が有効である区間では該選択回路出力の積算を行い、無効になった時点で積算結果を初期化する積算回路と、
該積算回路出力と前記の外部制御信号を入力とし、該外部制御信号が有効から無効に切替った時点で前記積算回路の初期化される直前の出力を保持するレジスタ回路と、
該レジスタ回路出力を平滑化する第３のローパスフィルタと、
該第３のローパスフィルタ出力に対して、適切なスケーリングを行うスケーリング回路と、を具備することを特徴とするタイミング誤差検出回路。 - 請求項３記載のタイミング誤差検出回路において、
前記２乗演算回路を前記第２のローパスフィルタ出力の絶対値を演算する絶対値演算回路で置換したことを特徴とするタイミング誤差検出回路。 - 請求項４記載のタイミング誤差検出回路において、
前記符号反転回路は前記第１および第２のローパスフィルタの一方の出力を入力とし、
前記選択回路は前記符号反転回路出力を第１の入力、前記第１のローパスフィルタ出力を第２の入力、前記第２のローパスフィルタ出力を第３の入力とし、
該第２、第３の入力が同符号で、且つ該第２、第３の入力のうち前記符号反転回路が接続された入力が正の場合、あるいは該第２、第３の入力が異符号で、且つ該第２、第３の入力のうち前記符号反転回路が接続された入力が負の場合には、該第２、第３の入力のうち前記符号反転回路が接続された側の入力をそのまま出力し、
該第２、第３の入力が同符号で、且つ該第２、第３の入力のうち前記符号反転回路が接続された入力が負の場合、あるいは該第２、第３の入力が異符号で、且つ該第２、第３の入力のうち前記符号反転回路が接続された入力が正の場合には前記第１の入力を選択し出力とすることにより、前記絶対値演算回路を置換することを特徴とするタイミング誤差検出回路。 - ＩＦ帯の受信信号をＡ／Ｄ変換し、ディジタル的に周波数変換することで実現されるディジタル直交復調器のうち、該ＩＦ帯の受信信号に対して２個のＡ／Ｄ変換器を用いて、各々周波数Ｓ／Ｔ（Ｔはシンボル周期、Ｓはオーバサンプル数）、相対位相Ｔ／２Ｓを理想的なサンプルタイミングとしてサンプリングを行うディジタル直交復調器と共に用い、該理想的サンプルタイミングからの位相ずれを検出するタイミング誤差検出回路であって、
前記ディジタル直交復調器の２つの出力を入力とし、
該２つの入力信号の一方に対して、受信側の帯域制限を行う第１のローパスフィルタと、
該第１のローパスフィルタ出力に対して識別処理を行う識別回路と、
前記の２つの入力信号のもう一方に対して、受信側の帯域制限を行う第２のローパスフィルタと、
前記識別回路出力と前記第２のローパスフィルタ出力とを入力とし、相関演算を行う相関演算回路と、
該相関演算回路出力を平滑化する第３のローパスフィルタと、
該第３のローパスフィルタ出力に対して適切なスケーリングを行うスケーリング回路と、を具備することを特徴とするタイミング誤差検出回路。 - 請求項６記載のタイミング誤差検出回路において、
前記第１のローパスフィルタと前記識別回路を、受信されるべき受信信号を予め記憶させたメモリ回路で置換したことを特徴とするタイミング誤差検出回路。 - ＩＦ帯の受信信号をＡ／Ｄ変換し、ディジタル的に周波数変換することで実現されるディジタル直交復調器のうち、該ＩＦ帯の受信信号に対して２個のＡ／Ｄ変換器を用いて、各々周波数Ｓ／Ｔ（Ｔはシンボル周期、Ｓはオーバサンプル数）、相対位相Ｔ／２Ｓを理想的なサンプルタイミングとしてサンプリングを行うディジタル直交復調器と共に用い、該理想的サンプルタイミングからの位相ずれを検出するタイミング誤差検出回路であって、
前記ディジタル直交復調器の２つの出力を入力とし、
該２つの入力信号の一方に対して、受信側の帯域制限を行う第１のローパスフィルタと、
該第１のローパスフィルタ出力に対して識別処理を行う第１の識別回路と、
前記の２つの入力信号のもう一方に対して、受信側の帯域制限を行う第２のローパスフィルタと、
該第２のローパスフィルタ出力に対して識別処理を行う第２の識別回路と、
前記第１の識別回路出力と前記第２のローパスフィルタ出力を入力とし、相関演算を行う第１の相関演算回路と、
前記第２の識別回路出力と前記第１のローパスフィルタ出力を入力とし、相関演算を行う第２の相関演算回路と、
前記第１の相関演算回路出力と前記第２の相関演算回路出力を加算する加算回路と、
該加算回路出力を平滑化する第３のローパスフィルタと、
該第３のローパスフィルタ出力に対して適切なスケーリングを行うスケーリング回路と、を具備することを特徴とするタイミング誤差検出回路。 - 請求項８記載のタイミング誤差検出回路において、
前記第１および第２の識別回路出力を、受信されるべき同相、直交チャネルの受信信号を予め記憶させたメモリ回路出力で置換したことを特徴とするタイミング誤差検出回路。 - 請求項１〜９のいずれか１つに記載のタイミング誤差検出回路において、
外部からタイミング誤差検出回路の動作を停止するためのホールド信号を具備し、該ホールド信号と前記スケーリング回路出力を入力とし、該ホールド信号が有効になった時点で直前の該スケーリング回路出力の値を保持するホールド回路と、
前記ホールド信号が有効になった時点で動作を停止させる手段とを具備することを特徴とするタイミング誤差検出回路。
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