JP2004247469A - トランジスタの製造方法及びこれを用いて製造されたトランジスタ、複合基板の製造方法、電気光学装置、並びに電子機器 - Google Patents
トランジスタの製造方法及びこれを用いて製造されたトランジスタ、複合基板の製造方法、電気光学装置、並びに電子機器 Download PDFInfo
- Publication number
- JP2004247469A JP2004247469A JP2003035100A JP2003035100A JP2004247469A JP 2004247469 A JP2004247469 A JP 2004247469A JP 2003035100 A JP2003035100 A JP 2003035100A JP 2003035100 A JP2003035100 A JP 2003035100A JP 2004247469 A JP2004247469 A JP 2004247469A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- layer
- transistor
- oxide layer
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
【課題】特にボイドが形成されている複合基板を液晶パネルからなるライトバルブの製造に用いた場合に、膜浮きに起因して表示不良が起こるのを防止することができるトランジスタの製造方法等を提供する。
【解決手段】半導体層２０６ａを有した半導体基板と支持基板１０Ａとを貼り合わせてなる複合基板Ｓを用い、半導体層２０６ａからトランジスタを形成するトランジスタの製造方法である。半導体層２０６ａを犠牲酸化して犠牲酸化層２０６ｃを形成する工程と、半導体層２０６ａ中のトランジスタ形成領域をレジストパターン８０で覆い、犠牲酸化層２０６ｃをドライエッチングで除去して、犠牲酸化層２０６ｄを選択的に残す工程と、半導体層２０６ａの非トランジスタ形成領域をレジストパターンで覆い、犠牲酸化層２０６ｄをウエットエッチングによって選択的に除去する工程と、を備えている。
【選択図】 図７
【解決手段】半導体層２０６ａを有した半導体基板と支持基板１０Ａとを貼り合わせてなる複合基板Ｓを用い、半導体層２０６ａからトランジスタを形成するトランジスタの製造方法である。半導体層２０６ａを犠牲酸化して犠牲酸化層２０６ｃを形成する工程と、半導体層２０６ａ中のトランジスタ形成領域をレジストパターン８０で覆い、犠牲酸化層２０６ｃをドライエッチングで除去して、犠牲酸化層２０６ｄを選択的に残す工程と、半導体層２０６ａの非トランジスタ形成領域をレジストパターンで覆い、犠牲酸化層２０６ｄをウエットエッチングによって選択的に除去する工程と、を備えている。
【選択図】 図７
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体層を有したデバイス形成層と支持基板とを貼り合わせてなる複合基板を用いたトランジスタの製造方法、及びこれを用いて製造されたトランジスタ、複合基板の製造方法、電気光学装置、並びに電子機器に関する。
【０００２】
【従来の技術】
絶縁体上にシリコン層からなる半導体層を形成し、その半導体層にトランジスタ素子等を形成するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）技術は、素子の高速化や低消費電力化、高集積化等の利点を有しており、例えば液晶装置等の電気光学装置を製造するための基板の製造に適用されている。
【０００３】
ＳＯＩ技術を用いて電気光学装置用の基板を製造するには、まず、支持基板に単結晶シリコンなどからなる単結晶半導体層を有する半導体基板を貼り合わせ、研磨法等により薄膜単結晶半導体層を形成して複合基板とする。次いで、この複合基板の薄膜単結晶半導体層を例えば液晶駆動用の薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下、「ＴＦＴ」と略記する）等に形成するといった手法が採られる。
【０００４】
ところで、このようなＳＯＩ技術を用いた複合基板（貼り合わせＳＯＩ基板）にあっては、支持基板に半導体基板を貼り合わせた際、その貼り合わせ界面から半導体基板（半導体層）の一部が剥がれて抜け落ちてしまうことにより、ボイドとよばれる空隙が生じることがある。このボイドは、基板間の未接着領域や弱接着領域に形成されるもので、単結晶半導体層の欠陥などに起因して発生するものである。
このようなボイドの発生を防ぐため、従来では、貼り合わせ強度を増す技術が知られている（例えば、特許文献１）。
【０００５】
【特許文献１】
特開平７−２３１０７３号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、単に貼り合わせ強度を増すだけでは、研磨条件、熱条件などによって貼り合わせ強度が変化することから、特にＳＯＩ技術によって透明基板上に単結晶シリコン層を貼り合わせる場合、ボイドを防ぐことは困難である。
そこで、例えば液晶ライトバルブなどに前記のＳＯＩ技術による複合基板を用いる場合、このようなボイドが例えばギャップ材の外径と同程度以下の内径であれば、そのまま使用するようにしている。
【０００７】
ところが、このボイドが例えば液晶パネルからなるライトバルブの開口部に存在する場合、ライトバルブ製造のプロセスにおいてウエットエッチングを行った際、このボイドを通ってウエットエッチング液が貼り合わせ界面に浸入し、この界面を剥離させることによって膜浮きを引き起こすことがある。そして、このような膜浮きが生じると、特にライトバルブを透過型で画像表示させた場合、この膜浮きを生じた箇所が膜浮きによる隙間によって干渉を起こし、その結果白抜けとなって表示不良を生じてしまう。
【０００８】
本発明は前記事情に鑑みてなされたもので、その目的とするところは、特にボイドが形成されている複合基板を液晶パネルからなるライトバルブの製造に用いた場合に、膜浮きに起因して表示不良が起こるのを防止することができ、しかも形成するトランジスタの特性にも悪影響を与えない、トランジスタの製造方法、及びこれを用いて製造されたトランジスタ、複合基板の製造方法、電気光学装置、並びに電子機器を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するため、本発明のトランジスタの製造方法は、半導体層を有した半導体基板と支持基板とを貼り合わせてなる複合基板を用い、前記半導体層からトランジスタを形成するトランジスタの製造方法において、前記複合基板の半導体層を犠牲酸化して該半導体層の表層部に犠牲酸化層を形成する犠牲酸化層形成工程と、前記半導体層のトランジスタ形成領域をレジストパターンで覆い、該レジストパターンで覆わない領域の犠牲酸化層をドライエッチングで除去して、前記トランジスタ形成領域上の犠牲酸化層を選択的に残す第１のエッチング工程と、前記半導体層の非トランジスタ形成領域をレジストパターンで覆い、前記トランジスタ形成領域の犠牲酸化層をウエットエッチングによって選択的に除去する第２のエッチング工程と、を備えたことを特徴としている。
【００１０】
このトランジスタの製造方法によれば、特に半導体層のトランジスタ形成領域以外の領域、すなわち非トランジスタ形成領域にボイドが形成されている場合に、このトランジスタ形成領域以外の領域の犠牲酸化層を第１のエッチング工程においてドライエッチングで除去するので、前記のボイドからウエットエッチング液が浸入し、さらにこれが貼り合わせ界面に浸入して膜浮きを生じさせるといったことが起こらなくなる。
また、第２のエッチング工程において、前記半導体層の非トランジスタ形成領域をレジストパターンで覆い、前記トランジスタ形成領域の犠牲酸化層をウエットエッチングによって選択的に除去するようにしたので、非トランジスタ形成領域にボイドが形成されていても、この領域がレジストパターンで覆われているので、やはり前記ボイドにウエットエッチング液が浸入することがない。
さらに、このウエットエッチングによってトランジスタ形成領域の犠牲酸化層を選択的に除去するので、この犠牲酸化層の下地層である半導体層にダメージが与えられず、したがってここに形成するトランジスタの特性を良好に保つことができる。
よって、このような製造方法を例えば液晶パネルからなるライトバルブの製造に適用すれば、膜浮きに起因して表示不良が起こるのを防止することができ、しかも形成するトランジスタの特性にも悪影響を与えないことから、良好なライトバルブを製造することができる。
【００１１】
また、前記トランジスタの製造方法においては、前記犠牲酸化層形成工程と第１のエッチング工程との間に、前記犠牲酸化層の上層部をドライエッチングで除去して該犠牲酸化層を薄厚化する薄厚化工程を備えているのが好ましい。
このように、薄厚化工程で犠牲酸化層の上層部をドライエッチングするようにすれば、ウエットエッチングに比べエッチング速度の速いドライエッチングで犠牲酸化層の上層部を除去することができ、生産性を高めることができる。また、このドライエッチングでは前記ボイドへのウエットエッチング液浸入といったことは当然起こらず、また、犠牲酸化層の上層部のみを除去するので、その下地層である半導体層にもダメージが与えられることがない。
【００１２】
また、前記トランジスタの製造方法においては、前記第２のエッチング工程において前記半導体層の非トランジスタ形成領域をレジストパターンで覆う際、前記複合基板の半導体基板と支持基板との貼り合わせ界面が露出する周端部もレジストパターンで覆うようにするのが好ましい。
このようにすれば、ウエットエッチング液が複合基板の周端部における半導体基板と支持基板との貼り合わせ界面に浸入し、ここに膜浮きを生じさせてしまうのを防止することができる。したがって、この膜浮きに起因して例えばこの膜浮き部分がパーティクルとなり、異物発生によって不良が生じるのを防止し、安定した歩留まりを確保することができる。
【００１３】
本発明の複合基板の製造方法は、半導体層を有した半導体基板と支持基板とを貼り合わせてなる複合基板の製造方法において、前記半導体層を犠牲酸化して該半導体層上に犠牲酸化層を形成する工程と、前記半導体層の第１領域をレジストパターンで覆い、該レジストパターンで覆わない第２領域の犠牲酸化層をドライエッチングで除去する工程と、前記半導体層の第２領域をレジストパターンで覆い、前記第１領域の犠牲酸化層をウエットエッチングによって選択的に除去する工程と、を備えたことを特徴としている。
【００１４】
この複合基板の製造方法によれば、第２領域の犠牲酸化層をドライエッチングで除去するので、この第２領域にボイドが形成されている場合に、該ボイドからウエットエッチング液が浸入し、さらにこれが貼り合わせ界面に浸入して膜浮きを生じさせるといったことが起こらなくなる。
また、第１領域の犠牲酸化層をウエットエッチングによって選択的に除去するようにしたので、第２領域にボイドが形成されていても、この領域がレジストパターンで覆われているので、やはり前記ボイドにウエットエッチング液が浸入することがない。
さらに、このウエットエッチングによって第１領域の犠牲酸化層を選択的に除去するので、この犠牲酸化層の下地層である半導体層にダメージが与えられず、したがってここにトランジスタを形成するようにすれば、その特性を良好に保つことができる。
よって、このような製造方法を例えば液晶パネルからなるライトバルブの製造に適用すれば、膜浮きに起因して表示不良が起こるのを防止することができ、しかも形成するトランジスタの特性にも悪影響を与えないことから、良好なライトバルブを製造することができる。
【００１５】
また、前記複合基板の製造方法においては、前記犠牲酸化層を形成する工程と前記第２領域の犠牲酸化層をドライエッチングで除去する工程との間において、前記犠牲酸化層の上層部をドライエッチングで除去して該犠牲酸化層を薄厚化する工程を更に備えているのが好ましい。
このように、犠牲酸化層の上層部をドライエッチングするようにすれば、ウエットエッチングに比べエッチング速度の速いドライエッチングで犠牲酸化層の上層部を除去することができ、生産性を高めることができる。また、このドライエッチングでは前記ボイドへのウエットエッチング液浸入といったことは当然起こらず、また、犠牲酸化層の上層部のみを除去するので、その下地層である半導体層にもダメージが与えられることがない。
【００１６】
また、前記複合基板の製造方法においては、前記半導体層における前記第２領域をレジストパターンで覆う際、前記半導体基板と支持基板との貼り合わせ界面が覆われるようにレジストパターンが形成されるのが好ましい。
このようにすれば、ウエットエッチング液が複合基板の周端部における半導体基板と支持基板との貼り合わせ界面に浸入し、ここに膜浮きを生じさせてしまうのを防止することができる。したがって、この膜浮きに起因して例えばこの膜浮き部分がパーティクルとなり、異物発生によって不良が生じるのを防止し、安定した歩留まりを確保することができる。
【００１７】
本発明のトランジスタ前記トランジスタの製造方法によって製造されたことを特徴としている。
このトランジスタによれば、ダメージのない半導体層から形成されていることにより、良好な特性を有するものとなる。
【００１８】
本発明の電気光学装置は、前記トランジスタを備えたことを特徴としている。
この電気光学装置によれば、良好な特性を有するトランジスタを備えてなるので、電気光学装置自体も良好な特性を有するものとなる。
【００１９】
本発明の電子機器は、前記電気光学装置を備えたことを特徴としている。
この電子機器によれば、良好な特性を有する電気光学装置を備えてなるので、電子機器自体も良好な特性を有するものとなる。
【００２０】
【発明の実施の形態】
以下、本発明を詳しく説明する。
まず、本発明のトランジスタの製造方法、および複合基板の製造方法を適用して製造される、本発明の電気光学装置の一例としてのライトバルブを説明する。図１は、このライトバルブとなる液晶パネルの全体構成を説明するための平面図であり、ＴＦＴアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た状態を示した平面図である。また、図２は図１のＡ−Ａ’断面図、図３は図１のＢ−Ｂ’断面図である。
【００２１】
図１および図２、図３に示す液晶パネルは、一対の基板間に液晶が封入されたものであり、一方の基板をなす薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと略記する）アレイ基板１０と、これに対向配置された他方の基板をなす対向基板２０とを備えている。
図１は、ＴＦＴアレイ基板１０をその上に形成された各構成要素とともに対向基板２０の側から見た状態を示している。図１に示すように、ＴＦＴアレイ基板１０の上には、シール材５１がその縁に沿って設けられており、その内側には、シール材５１に並行して額縁としての遮光膜５３が設けられている。また、図１において、符号５２は、表示領域を示している。表示領域５２は、額縁としての遮光膜５３の内側の領域であり、液晶パネルの表示に使用する領域である。また、符号５４は、表示領域の外側の領域である非表示領域を示している。
【００２２】
非表示領域５４には、データ線駆動回路１０１および外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられ、走査線駆動回路１０４がこの一辺に隣接する２辺に沿って設けられ、プリチャージ回路１０３が残る一辺に沿って設けられている。さらに、データ線駆動回路１０１、プリチャージ回路１０３、走査線駆動回路１０４と外部回路接続端子１０２との間をつなぐための複数の配線１０５が設けられている。
また、対向基板２０のコーナー部に対応する位置には、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、シール材５１とほぼ同じ輪郭を持つ対向基板２０が当該シール材５１によりＴＦＴアレイ基板１０に固着されている。
【００２３】
非表示領域５４には、データ線駆動回路１０１および外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられ、走査線駆動回路１０４がこの一辺に隣接する２辺に沿って設けられ、プリチャージ回路１０３が残る一辺に沿って設けられている。さらに、データ線駆動回路１０１、プリチャージ回路１０３、走査線駆動回路１０４と外部回路接続端子１０２との間をつなぐための複数の配線１０５が設けられている。
また、対向基板２０のコーナー部に対応する位置には、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、シール材５１とほぼ同じ輪郭を持つ対向基板２０が当該シール材５１によりＴＦＴアレイ基板１０に固着されている。
【００２４】
また、図２および図３に示すように、ＴＦＴアレイ基板１０は、石英などの光透過性の絶縁基板からなる基板本体１０Ａと、その液晶層５０側表面上に形成され、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜などの透明導電性膜からなる画素電極９ａと、表示領域に設けられた画素スイッチング用ＴＦＴ３０（スイッチング素子）および非表示領域に設けられた駆動回路用ＴＦＴ３１（スイッチング素子）と、ポリイミド膜等の有機膜から形成され、ラビング処理等の所定の配向処理が施された配向膜１６とを主体として構成されている。なお、前記の画素スイッチング用ＴＦＴ（スイッチング素子）３０および駆動回路用ＴＦＴ（スイッチング素子）３１は、後述するようにそれぞれ本発明によって形成するトランジスタの一例となるものである。
【００２５】
他方、対向基板２０は、透明なガラスや石英などの光透過性基板からなる基板本体２０Ａと、その液晶層５０側表面上に形成された対向電極２１と、配向膜２２と、金属などからなり、各画素部の開口領域以外の領域に設けられた遮光膜２３、および、遮光膜２３と同じかあるいは異なる材料からなる額縁としての遮光膜５３とを主体として構成されている。
このように構成され、画素電極９ａと対向電極２１とが対向するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、液晶層５０が形成されている。
【００２６】
また、図２に示すように、ＴＦＴアレイ基板１０の基板本体１０Ａの液晶層５０側表面上において、各画素スイッチング用ＴＦＴ３０に対応する位置には、遮光層１１ａが設けられている。また、遮光層１１ａと画素スイッチング用ＴＦＴ３０との間には、第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａを遮光層１１ａから電気的に絶縁するために設けられるものである。
【００２７】
図２および図３に示すように、画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造を有しており、走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、ゲート電極３ｃからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ｋ’、走査線３ａ及びゲート電極３ｃと半導体層１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域１ｂ、１ｇ及び低濃度ドレイン領域１ｃ、１ｈ、半導体層１ａの高濃度ソース領域（ソース領域）１ｄ、１ｉ並びに高濃度ドレイン領域１ｅ、１ｊ（ドレイン領域）を備えている。なお、これら画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１は、前述したように本発明の製造方法が適用されて得られたものである。
【００２８】
ここで、半導体層１ａは単結晶シリコンからなっており、この半導体層１ａの厚さは１５０ｎｍ以上であるのが望ましい。１５０ｎｍ未満であると、画素電極９ａと画素スイッチング用ＴＦＴ３０や駆動回路用ＴＦＴ３１とを接続するコンタクトホールを設ける際の加工や、画素スイッチング用ＴＦＴ３０や駆動回路用ＴＦＴ３１の耐圧に悪影響を及ぼすおそれがあるからである。
ゲート絶縁膜２は、その厚さが例えば６０〜８０ｎｍ程度とされているのが好ましい。これは、特に画素スイッチング用ＴＦＴ３０や駆動回路用ＴＦＴ３１の駆動電圧を１０〜１５Ｖ程度に設定した場合に、前記範囲の厚さが耐圧を確保するうえで必要となるからである。
【００２９】
また、この液晶パネルにおいては、図２に示すように、ゲート絶縁膜２を走査線３ａに対向する位置から延設して誘電体膜として用い、半導体膜１ａを延設して第１蓄積容量電極１ｆとし、さらにこれらに対向する容量線３ｂの一部を第２蓄積容量電極とすることにより、蓄積容量７０が構成されている。容量線３ｂおよび走査線３ａは、同一のポリシリコン膜、または、ポリシリコン膜と、金属単体、合金、金属シリサイド等の積層構造からなり、蓄積容量７０の誘電体膜と画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のゲート絶縁膜２とは、同一の高温酸化膜からなっている。また、画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’、ソース領域１ｄ、ドレイン領域１ｅと、駆動回路用ＴＦＴ３１のチャネル領域１ｋ’、ソース領域１ｉ、ドレイン領域１ｊと、第１蓄積容量電極１ｆとは、同一の半導体層１ａからなっている。半導体層１ａは、前述したように単結晶シリコンによって形成されたもので、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術が適用されたＴＦＴアレイ基板１０に設けられたものであり、本発明におけるトランジスタ形成層を構成するものである。
【００３０】
また、図２に示すように、走査線３ａ、ゲート絶縁膜２及び第１層間絶縁膜１２の上には第２層間絶縁膜４が形成されており、この第２層間絶縁膜４には、画素スイッチング用ＴＦＴ３０の高濃度ソース領域１ｄへ通じるコンタクトホール５、及び画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへ通じるコンタクトホール８がそれぞれ形成されている。さらに、データ線６ａ及び第２層間絶縁膜４の上には第３層間絶縁膜７が形成されており、この第３層間絶縁膜７には画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへのコンタクトホール８が形成されている。また、画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。
【００３１】
一方、図３に示すように、駆動回路用ＴＦＴ３１には画素電極９ａは接続されておらず、駆動回路用ＴＦＴ３１のソース領域１ｉにはソース電極６ｂが接続され、駆動回路用ＴＦＴ３１のドレイン領域１ｊにはドレイン電極６ｃが接続されている。
【００３２】
次に、このような構成の液晶パネルの製造方法に基づき、本発明のトランジスタの製造方法および複合基板の製造方法の一実施形態を説明する。
まず、図４〜図１４に基づき、図１および図２、図３に示した液晶パネルの製造方法におけるＴＦＴアレイ基板１０の製造方法について説明する。なお、図４および図５と図６、さらに図７および図８、図９〜図１４とはそれぞれ異なる縮尺で示している。
まず、図４および図５に基づいて、ＴＦＴアレイ基板１０の基板本体１０Ａの表面上に、遮光層１１ａと第１層間絶縁膜１２とを形成する工程について説明する。なお、図４および図５は、各工程におけるＴＦＴアレイ基板の一部分を、図２に示した液晶パネルの断面図に対応させて示す工程図である。
【００３３】
はじめに、石英基板、ハードガラス等の透光性の基板本体１０Ａを用意する。ここで、この基板本体１０Ａは、本発明における支持基板となるものである。この基板本体１０Ａについては、好ましくはＮ２（窒素）等の不活性ガス雰囲気下で約８５０〜１３００℃、より好ましくは１０００℃の高温でアニール処理し、後に実施される高温プロセスにおいて基板本体１０Ａに生じる歪みが少なくなるように前処理しておくのが望ましい。すなわち、製造工程において処理される最高温度に合わせて、基板本体１０Ａを同じ温度かそれ以上の温度で熱処理しておくのが望ましい。
【００３４】
このように処理された基板本体１０Ａの表面上の全面に、図４（ａ）に示すように、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積することにより、遮光材料層１１を形成する。
【００３５】
次に、基板本体１０Ａの表面上の全面にフォトレジスト層を形成し、最終的に形成する遮光層１１ａのパターンを有するフォトマスクを用いてフォトレジスト層を露光する。その後、フォトレジスト層を現像することにより、図４（ｂ）に示すように、最終的に形成する遮光層１１ａのパターンを有するフォトレジスト２０７を形成する。
次に、フォトレジスト２０７をマスクとして遮光材料層１１のエッチングを行い、その後、フォトレジスト２０７を除去することにより、基板本体１０Ａの表面上における画素スイッチング用ＴＦＴ３０の形成領域に、図４（ｃ）に示すように、所定のパターン（図２参照）を有する遮光層１１ａを形成する。遮光層１１ａの膜厚は、例えば１５０〜２００ｎｍとする。
【００３６】
次に、図５（ａ）に示すように、遮光層１１ａを形成した基板本体１０Ａの表面上に、スパッタリング法、ＣＶＤ法などにより、第１層間絶縁膜１２を形成する。このとき、遮光層１１ａを形成した領域上には、第１層間絶縁膜１２の表層部に凸部１２ａが形成される。第１層間絶縁膜１２の材料としては、酸化シリコンや、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス等を挙げることができる。
次に、第１層間絶縁膜１２の表面をＣＭＰ（化学的機械的研磨）法などの方法を用いて研磨し、図５（ｂ）に示すように前記凹部１２ａを除去して第１層間絶縁膜１２の表面を平坦化する。第１層間絶縁膜１２の膜厚については、約４００〜１０００ｎｍ程度、より好ましくは８００ｎｍ程度とする。
【００３７】
次に、図６〜図１２に基づいて、第１層間絶縁膜１２が形成された基板本体（支持基板）１０ＡからＴＦＴアレイ基板１０を製造する方法について説明する。なお、図６〜図１２は、各工程におけるＴＦＴアレイ基板の一部分を、図２に示した液晶パネルの断面図に対応させて示す工程図である。
図６（ａ）は、図５（ｂ）の一部分を取り出して異なる縮尺で示す図である。図６（ｂ）に示すように、図６（ａ）に示した表面が平坦化された第１層間絶縁膜１２を有する基板本体１０Ａと、単結晶シリコン基板２０６との貼り合わせを行う。なお、基板本体１０Ａと単結晶シリコン基板２０６との貼り合わせは、コストなどの点から、通常は単結晶シリコン基板２０６の周端部が基板本体１０Ａの周端部より例えば３ｍｍ程度内側となるようにしている。
【００３８】
ここで、この単結晶シリコン基板２０６は本発明における半導体基板となるものであり、単結晶シリコン層２０６ａは本発明における半導体層、すなわちデバイスを形成するためのデバイス形成層となるものである。そして、この単結晶シリコン基板２０６と前記基板本体１０Ａおよび第１層間絶縁膜１２とから、本発明における複合基板Ｓが形成される。
単結晶シリコン基板２０６の厚さは例えば６００μｍであり、予め単結晶シリコン基板２０６の基板本体１０Ａと貼り合わせる側の表面には酸化膜層２０６ｂが形成されている。また、この単結晶シリコン基板２０６には、水素イオン（Ｈ＋）が、例えば加速電圧１００ｋｅＶ、ドーズ量１０×１０１６／ｃｍ２の条件で注入されている。酸化膜層２０６ｂは、単結晶シリコン基板２０６の表面が０．０５〜０．８μｍ程度酸化されたことにより形成されたものである。
【００３９】
貼り合わせ工程は、例えば３００℃で２時間熱処理することにより２枚の基板を直接貼り合わせる方法を採用することができる。また、貼り合わせ強度をさらに高めるためには、熱処理温度を上げて４５０℃程度にする必要があるが、石英などからなる基板本体１０Ａの熱膨張係数と単結晶シリコン基板２０６の熱膨張係数との間には大きな差があるため、このまま加熱すると単結晶シリコン層２０６ａにクラックなどの欠陥が発生し、製造されるＴＦＴアレイ基板１０の品質が劣化するおそれがある。
【００４０】
クラックなどの欠陥の発生を抑制するためには、一度３００℃にて熱処理を行った単結晶シリコン基板２０６を、ウエットエッチングまたはＣＭＰによって１００〜１５０μｍ程度まで薄くし、その後、さらに高温の熱処理を行うことが望ましい。例えば、８０℃のＫＯＨ水溶液を用いて単結晶シリコン基板２０６の厚さが１５０μｍとなるようにエッチングし、その後、基板本体１０Ａとの貼り合わせを行い、さらに４５０℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。
【００４１】
また、貼り合わせ強度をさらに高める別の方法としては、基板本体１０Ａと単結晶シリコン基板２０６とを貼り合わせた後に、急速熱処理法（ＲＴＡ）などによって加熱するといった手法も採用可能である。加熱温度としては、６００℃〜１２００℃、望ましくは第１層間絶縁膜１２や酸化膜層２０６ｂの粘度を下げ、原子的に密着性を高めるため１０５０℃〜１２００℃で加熱することが望ましい。
【００４２】
次に、図６（ｃ）に示すように、貼り合わせた単結晶シリコン基板２０６の貼り合わせ面側の酸化膜層２０６ｂと単結晶シリコン層２０６ａの一部とを残したまま、単結晶シリコン層２０６ａの残部を基板本体１０Ａ側から剥離（分離）するべく熱処理を行う。この基板の剥離現象は、単結晶シリコン基板２０６中に導入された水素イオンによって、単結晶シリコン基板２０６の表面近傍のある層でシリコンの結合が分断されるために生じるものである。ここでの熱処理は、例えば、貼り合わせた２枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱することにより行うことができる。この熱処理により、貼り合わせた単結晶シリコン基板２０６の一部が基板本体１０Ａから分離し、基板本体１０Ａの表面上には約２００ｎｍ±５ｎｍ程度の単結晶シリコン層２０６ａが形成される。
【００４３】
ここで、このような単結晶シリコン層２０６ａを形成した複合基板Ｓにおいては、図６（ｃ）の要部を模式的に表した図７（ａ）に示すように、ボイドＶが形成されていることがある。このようなボイドＶは、通常は予め単結晶シリコン層２０６ａの表面を検査しておくことなどにより、トランジスタ形成領域に無いことが確認される。したがって、このようなボイドＶは、通常、単結晶シリコン層２０６ａ中のトランジスタ形成領域以外の領域、すなわち非トランジスタ形成領域に存在している。なお、図７及び図８においては、遮光層１１ａの図示を省略している。
【００４４】
このような単結晶シリコン層２０６ａの薄厚化の後、さらに単結晶シリコン層２０６ａを薄厚化して所望の厚さにするべく、図７（ｂ）に示すように単結晶シリコン層２０６ａを例えば８００〜１０５０℃程度で熱酸化し、その表層部に厚さ３００ｎｍ程度の犠牲酸化層２０６ｃを形成する。
【００４５】
このようにして犠牲酸化層２０６ｃを形成したら、複合基板Ｓ上にレジスト層を形成し、さらに公知のフォトリソグラフィ技術、エッチング技術等によって図７（ｃ）に示すように犠牲酸化層２０６ｃ上にレジストパターン８０を形成する。ここで、このレジストパターン８０については、単結晶シリコン層２０６ａ中のトランジスタ形成領域Ｒを覆った状態に形成する。ただし、合わせずれによる位置ずれや、後のエッチング工程におけるサイドエッチングによるダメージを考慮して、本来のトランジスタ形成領域Ｒより広い領域、例えば全周に亘って０．５μｍ程度あるいはそれ以上のマージンをとった領域上にレジストパターン８０を形成する。なお、本発明においては、この本来のトランジスタ形成領域Ｒより広い領域をトランジスタ形成領域としている。
【００４６】
次いで、このようなレジストパターン８０をマスクにして、本発明における第１のエッチング工程として反応性イオンエッチング（ＲＩＥ）等のドライエッチング処理を行い、図７（ｄ）に示すようにレジストパターン８０で覆われていない領域の犠牲酸化層２０６ｃを除去する。その後、レジストパターン８０を除去し、本来のトランジスタ形成領域Ｒより広い領域で形成された犠牲酸化層２０６ｄを残す。
このようにしてボイドＶが形成された領域の犠牲酸化層２０６ｃを除去すると、エッチングがドライであることにより、当然ながら前記ボイドＶからウエットエッチング液が浸入するといったことがなく、したがってウエットエッチング液が第１層間絶縁膜１２と酸化膜層２０６ｂとの間の貼り合わせ界面に浸入し、膜浮きを生じさせるといった不都合が起こらない。
【００４７】
次いで、再度複合基板Ｓ上にレジスト層を形成し、さらに公知のフォトリソグラフィ技術、エッチング技術等によって図８（ａ）に示すように犠牲酸化層２０６ｃ上にレジストパターン８１を形成する。ここで、このレジストパターン８１については、前記の犠牲酸化層２０６ｄを覆うことなく、非トランジスタ形成領域を覆った状態に形成する。ただし、この場合にも、合わせずれによる位置ずれを考慮して、犠牲酸化層２０６ｄより少し広い領域、例えば全周に亘って０．５μｍ程度あるいはそれ以上のマージンをとった領域を、覆わないように形成する。また、このとき、複合基板Ｓの周端部においては、基板本体１０Ａと単結晶シリコン基板２０６との界面、すなわち第１層間絶縁膜１２と酸化膜層２０６ｂとの露出した界面をこのレジストパターン８１で覆うようにする。
【００４８】
次いで、このようなレジストパターン８１をマスクにして、本発明における第２のエッチング工程としてウエットエッチング処理を行い、図８（ｂ）に示すように犠牲酸化層２０６ｄを選択的に除去する。続いて、図８（ｃ）に示すようにレジストパターン８１を除去し、本発明の複合基板の製造方法によって形成された複合基板Ｓを得る。なお、ウエットエッチング液としては、犠牲酸化層２０６ｄを形成するシリコン酸化物と単結晶シリコン層２０６ａとの間で十分に高い選択比がとれるものが好ましく、例えばＨＦ（フッ酸）などが好適に用いられる。
【００４９】
このようにしてウエットエッチング処理を行うと、非トランジスタ形成領域にボイドＶが形成されていても、この領域をレジストパターン８１で覆っていることから、ボイドＶにウエットエッチング液が浸入することがなく、したがってウエットエッチング液が第１層間絶縁膜１２と酸化膜層２０６ｂとの間の貼り合わせ界面に浸入し、膜浮きを生じさせるといった不都合を防止することができる。
さらに、このウエットエッチングによって犠牲酸化層２０６ｄを選択的に除去するので、この犠牲酸化層２０６ｄの下地層である単結晶シリコン層２０６ａに、ドライエッチングを行った場合のダメージが与えられず、したがって後述するようにここに形成するトランジスタの特性を良好に保つことができる。
なお、レジストパターン８１を除去した後にもボイドＶにレジストが埋め込まれた状態が維持され、これにより後工程においてボイドＶに起因する不都合が防止されるといった効果も期待できる。
【００５０】
また、レジストパターン８１によって複合基板Ｓの周端部も覆い、その後ウエットエッチング処理を行っているので、複合基板Ｓの貼り合わせ界面、すなわち第１層間絶縁膜１２と酸化膜層２０６ｂとの界面にウエットエッチング液が浸入し、ここに膜浮きを生じさせてしまうのを防止することができる。
なお、ここでのウエットエッチング処理による第２のエッチング工程においては、ウエットエッチング処理に先立ってドライエッチング処理を行い、下地層である単結晶シリコン層２０６ａにダメージが与えられない程度に犠牲酸化層２０６ｄの上層部を除去し、続いてウエットエッチング処理を行うことにより、犠牲酸化層２０６ｄの残部を除去するようにしてもよい。このようにすれば、ウエットエッチングに比べエッチング速度の速いドライエッチングで犠牲酸化層２０６ｄの上層部を除去するので、生産性を高めることができる。
【００５１】
次いで、このようにして単結晶シリコン層２０６ａの膜厚調整がなされた複合基板Ｓに対し、そのトランジスタ形成層となる単結晶シリコン層２０６ａからトランジスタを形成する。なお、これ以降の工程を説明する図については、図６と同じ縮尺で示し、ボイドＶの図示を省略する。
まず、図９（ａ）に示すように、フォトリソグラフィ技術、エッチング技術等によるメサ型分離法により、所定パターンの半導体層１ａを形成する。特に、データ線６ａ下で容量線３ｂが形成される領域及び走査線３ａに沿って容量線３ｂが形成される領域には、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａから延設された第１蓄積容量電極１ｆを形成する。なお、前記素子分離工程については、周知のＬＯＣＯＳ分離法やトレンチ分離法を用いてもよい。また、このような素子分離工程について、エッチング技術としてはウエットエッチングを採用しないのが好ましい。
【００５２】
次に、図９（ｂ）に示すように、半導体層１ａを約８００〜１０５０℃の温度で熱酸化することにより、６０〜８０ｎｍ程度の厚さの熱酸化膜（シリコン酸化膜）を形成し、これによってゲート酸化膜２を得る。
【００５３】
次に、図１０（ａ）に示すように、Ｎチャネルの半導体層１ａに対応する位置にレジスト膜３０１を形成し、Ｐチャネルの半導体層１ａにＰ（リン）などのＶ族元素のドーパント３０２を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、２×１０１１／ｃｍ２のドーズ量にて）ドープする。
次に、図１０（ｂ）に示すように、図示を省略するＰチャネルの半導体層１ａと対応する位置にレジスト膜を形成し、Ｎチャネルの半導体層１ａにＢ（ホウ素）などのＩＩＩ 族元素のドーパント３０３を低濃度で（例えば、Ｂイオンを３５ｋｅＶの加速電圧、１×１０１２／ｃｍ２のドーズ量にて）ドープする。
【００５４】
次に、図１０（ｃ）に示すように、Ｐチャネル、Ｎチャネル毎に各半導体層１ａのチャネル領域１ａ’の端部を除く基板１０の表面にレジスト膜３０５を形成し、Ｐチャネルについて、図８（ａ）に示した工程の約１〜１０倍のドーズ量のＰなどのＶ族元素のドーパント３０６、Ｎチャネルについて図８（ｂ）に示した工程の約１〜１０倍のドーズ量のＢなどのＩＩＩ 族元素のドーパント３０６をドープする。
次に、図１０（ｄ）に示すように、半導体層１ａを延設してなる第１蓄積容量電極１ｆを低抵抗化するため、基板本体１０Ａ表面の第１蓄積容量電極１ｆ以外の部分に対応する部分にレジスト膜３０７（走査線３ａよりも幅が広い）を形成し、これをマスクとしてその上からＰなどのＶ族元素のドーパント３０８を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、３×１０１４／ｃｍ２のドーズ量にて）ドープする。
【００５５】
次に、図１１（ａ）に示すように、第１層間絶縁膜１２に遮光層１１ａに達するコンタクトホール１３を反応性イオンエッチング等のドライエッチングにより形成する。異方性エッチングである反応性イオンエッチングによってコンタクトホール１３を形成すれば、その開孔形状をマスク形状とほぼ同じにできる。なお、コンタクトホール１３の形成をウエットエッチングで行うこともできるが、前記のボイドＶにウエットエッチング液が浸入するおそれがあるため、好ましくない。
【００５６】
次に、図１１（ｂ）に示すように、減圧ＣＶＤ法等によりポリシリコン層３を３５０ｎｍ程度の厚さで堆積し、その後、リン（Ｐ）を熱拡散してポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン層３の導電性を高めることができる。さらに、ポリシリコン層３の導電性を高めるため、ポリシリコン層３の上部に、Ｔｉ、Ｗ、Ｃｏ及びＭｏのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積した層構造にしてもよい。
【００５７】
次に、図１１（ｃ）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図２に示した所定パターンの走査線３ａと共に容量線３ｂを形成する。この後、基板本体１０Ａの裏面に残存するポリシリコンを基板本体１０Ａの表面をレジスト膜で覆ってエッチングすることにより除去する。なお、ここでのエッチングにおいても、ドライエッチングを用いるのが好ましい。
【００５８】
次に、図１１（ｄ）に示すように、半導体層１ａに駆動回路用ＴＦＴ３１のＰチャネルのＬＤＤ領域を形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆い、ゲート電極３ｃを拡散マスクとして、ＢなどのＩＩＩ 族元素のドーパント３１０を低濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、３×１０１３／ｃｍ２のドーズ量にて）ドープし、Ｐチャネルの低濃度ソース領域１ｇ及び低濃度ドレイン領域１ｈを形成する。
【００５９】
続いて、図１１（ｅ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＰチャネルの高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆った状態で、かつ、図示はしていないが走査線３ａよりも幅の広いマスクでレジスト層をＰチャネルに対応する走査線３ａ上に形成した状態で、同じくＢなどのＩＩＩ 族元素のドーパント３１１を高濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、２×１０１５／ｃｍ２のドーズ量にて）ドープする。
【００６０】
次に、図１２（ａ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＮチャネルのＬＤＤ領域を形成するため、Ｐチャネルの半導体層１ａに対応する位置をレジスト膜（図示せず）で覆い、走査線３ａ（ゲート電極）を拡散マスクとして、ＰなどのＶ族元素のドーパント６０を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０１２／ｃｍ２のドーズ量にて）ドープし、Ｎチャネルの低濃度ソース領域１ｂ、１ｇ及び低濃度ドレイン領域１ｃ、１ｈを形成する。
【００６１】
続いて、図１２（ｂ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＮチャネルの高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを形成するため、走査線３ａよりも幅の広いマスクでレジスト６２をＮチャネルに対応する走査線３ａ上に形成した後、同じくＰなどのＶ族元素のドーパント６１を高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０１５／ｃｍ２のドーズ量にて）ドープする。
【００６２】
次に、図１２（ｃ）に示すように、容量線３ｂ及び走査線３ａを覆うように、例えば常圧又は減圧ＣＶＤ法によってＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４を形成する。この第２層間絶縁膜４の膜厚としては、約５００〜１５００ｎｍとするのが好ましく、８００ｎｍとするのがより好ましい。
この後、高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを活性化するため、約８５０℃のアニール処理を２０分程度行う。
【００６３】
次に、図１２（ｄ）に示すように、データ線に対するコンタクトホール５を、反応性イオンエッチング（ＲＩＥ）等のドライエッチングやウエットエッチングによって形成する。また、走査線３ａや容量線３ｂを図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により第２層間絶縁膜４に開孔する。ここで、第２層間絶縁膜４を形成した後の工程においては、基本的に前記のボイドＶは第２層間絶縁膜４に覆われていることになるため、ウエットエッチング処理を行っても、前記ボイドＶにウエットエッチング液が浸入するといった不都合は生じない。
【００６４】
次に、図１３（ａ）に示すように、スパッタ処理等によって第２層間絶縁膜４の上に、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜６として、約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積する。
さらに、図１３（ｂ）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。
次に、図１３（ｃ）に示すように、データ線６ａ上を覆うように、例えば常圧又は減圧ＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、約５００〜１５００ｎｍとするのが好ましく、さらに８００ｎｍとするのがより好ましい。
【００６５】
次に、図１４（ａ）に示すように、画素スイッチング用ＴＦＴ３０において、画素電極９ａと高濃度ドレイン領域１ｅとを電気的に接続するためのコンタクトホール８を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングあるいはウエットエッチングにより形成する。
次に、図１４（ｂ）に示すように、スパッタ処理等によって第３層間絶縁膜７の上に、ＩＴＯ等の透明導電性薄膜９を約５０〜２００ｎｍの厚さに堆積する。
【００６６】
さらに、図１４（ｃ）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。なお、本実施形態の液晶装置が反射型液晶装置である場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように、かつ所定方向にラビング処理を施すこと等により、配向膜１６が形成される。
以上のようにして、本発明のトランジスタの製造方法を適用してＴＦＴアレイ基板１０を製造することができる。
【００６７】
次に、対向基板２０の製造方法及びＴＦＴアレイ基板１０と対向基板２０とから液晶パネルを製造する方法について説明する。
図２に示した対向基板２０については、基板本体２０Ａとしてガラス基板等の光透過性基板を用意し、基板本体２０Ａの表面上に、遮光膜２３及び周辺見切りとしての遮光膜５３を形成する。遮光膜２３及び周辺見切りとしての遮光膜５３は、例えばＣｒ、Ｎｉ、Ａｌなどの金属材料をスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。なお、これらの遮光膜２３、５３は、前記の金属材料の他、カーボンやＴｉなどをフォトレジストに分散させた樹脂ブラックなどの材料から形成してもよい。
【００６８】
その後、スパッタリング法などによって基板本体２０Ａの表面上の全面に、ＩＴＯ等の透明導電性薄膜を約５０〜２００ｎｍの厚さに堆積し、対向電極２１を形成する。さらに、対向電極２１の表面上の全面にポリイミドなどの配向膜の塗布液を塗布し、その後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜２２を形成する。
以上のようにして、対向基板２０が製造される。
【００６９】
最後に、前述のように製造されたＴＦＴアレイ基板１０と対向基板２０とを、配向膜１６及び２２が互いに対向するようにシール材５１によって貼り合わせる。そして、真空吸引法などの方法により、両基板間の空間に例えば複数種類のネマティック液晶を混合してなる液晶を吸引し、所定の厚みを有する液晶層５０を形成する。これにより、前記構造のライトバルブとなる液晶パネルが得られる。
【００７０】
このような液晶パネルの製造に適用された本発明のトランジスタの製造方法および複合基板の製造方法にあっては、第１のエッチング工程において犠牲酸化層２０６ｃをドライエッチングで除去するので、ボイドＶからウエットエッチング液が浸入し、さらにこれが貼り合わせ界面に浸入して膜浮きを生じさせるといったことが起こらなくなる。 また、第２のエッチング工程において、非トランジスタ形成領域をレジストパターン８１で覆い、犠牲酸化層２０６ｄをウエットエッチングによって選択的に除去するようにしたので、やはりボイドＶにウエットエッチング液が浸入することがない。さらに、このウエットエッチングによって犠牲酸化層２０６ｄを選択的に除去するので、この犠牲酸化層２０６ｄの下地層である単結晶シリコン層２０６ａにダメージが与えられず、したがってここに形成するトランジスタの特性を良好に保つことができる。
【００７１】
よって、このようにして得られた電気光学装置としての液晶パネルからなるライトバルブにあっては、ボイドＶにウエットエッチング液が浸入し膜浮きが生じることに起因して、白抜け等の表示不良が起こるのが防止されたものとなり、しかも形成するトランジスタの特性にも悪影響がないことから、高い信頼性を有し、良好な表示特性を有するものとなる。
また、特に第２のエッチング工程において、複合基板Ｓ中の単結晶シリコン基板２０６と基板本体１０Ａとの貼り合わせ界面が露出する周端部もレジストパターン８１で覆うようにしたので、複合基板Ｓの貼り合わせ界面、すなわち第１層間絶縁膜１２と酸化膜層２０６ｂとの界面にウエットエッチング液が浸入し、ここに膜浮きを生じさせてしまうのを防止することができる。したがって、この膜浮きに起因して例えばこの膜浮き部分がパーティクルとなり、異物発生によって不良が生じるのを防止し、安定した歩留まりを確保することができる。
【００７２】
次に、本発明のトランジスタの製造方法および複合基板の製造方法の他の実施形態を説明する。
図１５（ａ）〜（ｅ）は本発明のトランジスタの製造方法の他の実施形態を説明するための図である。この図１５（ａ）〜（ｅ）に示した実施形態が先に示した実施形態と異なるところは、熱酸化によって犠牲酸化層２０６ｃを形成した後、これの全面をドライエッチング処理して犠牲酸化層２０６ｃを薄厚化し、その後、前記の第１のエッチング工程での処理を行うようにした点である。
【００７３】
すなわち、この実施形態では、図７（ｂ）に示したように単結晶シリコン層２０６ａを熱酸化してその表層部に厚さ３００ｎｍ程度の犠牲酸化層２０６ｃを形成した後、形成した犠牲酸化層２０６ｃの全面を反応性イオンエッチング（ＲＩＥ）等によるドライエッチング処理を行い、図１５（ａ）に示すように犠牲酸化層２０６ｃを例えば５０〜１００ｎｍ程度に薄厚化する。この程度犠牲酸化層２０６ｃを残すようにすれば、その下地層である単結晶シリコンン層２０６ａにダメージが与えられず、したがってこれから形成されるトランジスタの特性にも悪影響がでることはない。なお、このような薄厚化のためのドライエッチングについては、その時間を管理することなどにより、エッチング量を制御することができる。
【００７４】
これ以降は、先の実施形態と同様に第１のエッチング工程、第２のエッチング工程を行う。すなわち、図１５（ｂ）に示すように薄厚化した犠牲酸化層２０６ｃ上にレジストパターン８０を形成する。
次いで、このレジストパターン８０をマスクにして、本発明における第１のエッチング工程として反応性イオンエッチング（ＲＩＥ）等のドライエッチング処理を行い、図１５（ｃ）に示すようにレジストパターン８０で覆われていない領域の犠牲酸化層２０６ｃを除去する。その後、レジストパターン８０を除去し、本来のトランジスタ形成領域Ｒより広い領域で形成された犠牲酸化層２０６ｄを残す。
このようなドライエッチング処理により、当然ながら前記ボイドＶからウエットエッチング液が浸入するといったことがなく、したがってウエットエッチング液が第１層間絶縁膜１２と酸化膜層２０６ｂとの間の貼り合わせ界面に浸入し、膜浮きを生じさせるといった不都合が起こらない。
【００７５】
次いで、再度複合基板Ｓ上にレジスト層を形成し、さらに公知のフォトリソグラフィ技術、エッチング技術等によって図１５（ｄ）に示すように犠牲酸化層２０６ｃ上にレジストパターン８１を形成する。このとき、複合基板Ｓの周端部においては、先の実施形態と同様に、基板本体１０Ａと単結晶シリコン基板２０６との界面、すなわち第１層間絶縁膜１２と酸化膜層２０６ｂとの露出した界面をこのレジストパターン８１で覆うようにする。
次いで、このレジストパターン８１をマスクにして、本発明における第２のエッチング工程としてウエットエッチング処理を行い、犠牲酸化層２０６ｄを選択的に除去する。続いて、図１５（ｅ）に示すようにレジストパターン８１を除去し、以下、先の実施形態と同様にしてライトバルブとなる液晶パネルを作製する。
【００７６】
このようにしてウエットエッチング処理を行うと、レジストパターン８１で覆っていることによりボイドＶにウエットエッチング液が浸入することがなく、したがってウエットエッチング液が第１層間絶縁膜１２と酸化膜層２０６ｂとの間の貼り合わせ界面に浸入し、膜浮きを生じさせるといった不都合を防止することができる。
【００７７】
したがって、このようにして得られた液晶パネルからなるライトバルブにあっては、先の実施形態の場合と同様に、ボイドＶにウエットエッチング液が浸入し膜浮きが生じることに起因して、白抜け等の表示不良が起こるのが防止されたものとなり、しかも形成するトランジスタの特性にも悪影響がないことから、高い信頼性を有し、良好な表示特性を有するものとなる。
また、特に第２のエッチング工程において、複合基板Ｓ中の単結晶シリコン基板２０６と基板本体１０Ａとの貼り合わせ界面が露出する周端部もレジストパターン８１で覆うようにしたので、複合基板Ｓの貼り合わせ界面、すなわち第１層間絶縁膜１２と酸化膜層２０６ｂとの界面にウエットエッチング液が浸入し、ここに膜浮きを生じさせてしまうのを防止することができる。したがって、この膜浮きに起因して例えばこの膜浮き部分がパーティクルとなり、異物発生によって不良が生じるのを防止し、安定した歩留まりを確保することができる。
【００７８】
さらに、薄厚化工程で犠牲酸化層２０６ｃの上層部をドライエッチングするようにしたので、ウエットエッチングに比べエッチング速度の速いドライエッチングで犠牲酸化層２０６ｃの上層部を除去することができ、したがって生産性を高めることができる。また、このドライエッチングでは前記ボイドへのウエットエッチング液浸入といったことは当然起こらず、また、犠牲酸化層２０６ｃの上層部のみを除去するので、その下地層である単結晶シリコン層２０６ａにもダメージを与えるとがない。
【００７９】
なお、前記例では、本発明における半導体層として単結晶シリコンを用いたが、これに代えて多結晶シリコンや非晶質シリコンを用いるようにしてもよく、さらには化合物半導体を用いるようにしてもよい。
また、製造するトランジスタについても、液晶パネルにおけるＴＦＴなどに限定されず、種々のデバイスにおけるトランジスタの製造に適用することができる。
【００８０】
次に、本発明の電子機器の一例として、投射型表示装置について説明する。
図１６は、例えば図１〜図３に示した電気光学装置（液晶パネル）を備えた投射型表示装置の一例を示した概略構成図である。この投射型表示装置は、３つの液晶パネルを使用した、いわゆる３板式の投射型液晶表示装置である。
図１６において、符号５１０は光源、５１３，５１４はダイクロイックミラー、５１５，５１６，５１７は反射ミラー、５１８，５１９，５２０はリレーレンズ、５２２，５２３，５２４は液晶ライトバルブ、５２５はクロスダイクロイックプリズム、５２６は投射レンズ系を示している。
【００８１】
光源５１０は、超高圧水銀灯等のランプ５１１とランプ５１１の光を反射するリフレクタ５１２とから構成されている。青色光・緑色光反射のダイクロイックミラー５１３は、光源５１０からの白色光のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー５１７で反射され、赤色光用液晶ライトバルブ５２２に入射される。
【００８２】
一方、ダイクロイックミラー５１３で反射された色光のうち、緑色光は、緑色光反射のダイクロイックミラー５１４によって反射され、緑色用液晶ライトバルブ５２３に入射される。一方、青色光は、第２のダイクロイックミラー５１４も透過する。青色光に対しては、光路長が緑色光、赤色光と異なるのを補償するために、入射レンズ５１８、リレーレンズ５１９、出射レンズ５２０を含むリレーレンズ系からなる導光手段５２１が設けられ、これを介して青色光が青色光用液晶ライトバルブ５２４に入射される。
【００８３】
各ライトバルブにより変調された３つの色光は、クロスダイクロイックプリズム５２５に入射する。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されたものである。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が形成される。合成された光は、投射光学系である投射レンズ系５２６によってスクリーン５２７上に投射され、画像が拡大されて表示される。
このような投射型液晶表示装置は、前記の電気光学装置（液晶装置）を備えたものであるので、良好な特性を有するものとなる。
【００８４】
なお、本発明の技術範囲は前記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であるのはもちろんである。
【図面の簡単な説明】
【図１】本発明の電気光学装置の一例である液晶パネルの平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１のＢ−Ｂ’断面図である。
【図４】（ａ）〜（ｃ）は液晶パネルの製造工程図である。
【図５】（ａ）、（ｂ）は液晶パネルの製造工程図である。
【図６】（ａ）〜（ｃ）は液晶パネルの製造工程図である。
【図７】（ａ）〜（ｄ）は液晶パネルの製造工程図である。
【図８】（ａ）〜（ｃ）は液晶パネルの製造工程図である。
【図９】（ａ）、（ｂ）は液晶パネルの製造工程図である。
【図１０】（ａ）〜（ｄ）は液晶パネルの製造工程図である。
【図１１】（ａ）〜（ｅ）は液晶パネルの製造工程図である。
【図１２】（ａ）〜（ｄ）は液晶パネルの製造工程図である。
【図１３】（ａ）〜（ｃ）は液晶パネルの製造工程図である。
【図１４】（ａ）〜（ｃ）は液晶パネルの製造工程図である。
【図１５】（ａ）〜（ｅ）は他の液晶パネルの製造工程図である。
【図１６】投射型表示装置の構成図である。
【符号の説明】
１０Ａ…基板本体（支持基板）、１２…第１層間絶縁膜、
８０、８１…レジストパターン、
２０６…単結晶シリコン基板（半導体基板）、
２０６ａ…単結晶シリコン層（半導体層）、
２０６ｂ…酸化膜層、２０６ｃ，２０６ｄ…犠牲酸化層、
Ｓ…複合基板、Ｖ…ボイド
【発明の属する技術分野】
本発明は、半導体層を有したデバイス形成層と支持基板とを貼り合わせてなる複合基板を用いたトランジスタの製造方法、及びこれを用いて製造されたトランジスタ、複合基板の製造方法、電気光学装置、並びに電子機器に関する。
【０００２】
【従来の技術】
絶縁体上にシリコン層からなる半導体層を形成し、その半導体層にトランジスタ素子等を形成するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）技術は、素子の高速化や低消費電力化、高集積化等の利点を有しており、例えば液晶装置等の電気光学装置を製造するための基板の製造に適用されている。
【０００３】
ＳＯＩ技術を用いて電気光学装置用の基板を製造するには、まず、支持基板に単結晶シリコンなどからなる単結晶半導体層を有する半導体基板を貼り合わせ、研磨法等により薄膜単結晶半導体層を形成して複合基板とする。次いで、この複合基板の薄膜単結晶半導体層を例えば液晶駆動用の薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下、「ＴＦＴ」と略記する）等に形成するといった手法が採られる。
【０００４】
ところで、このようなＳＯＩ技術を用いた複合基板（貼り合わせＳＯＩ基板）にあっては、支持基板に半導体基板を貼り合わせた際、その貼り合わせ界面から半導体基板（半導体層）の一部が剥がれて抜け落ちてしまうことにより、ボイドとよばれる空隙が生じることがある。このボイドは、基板間の未接着領域や弱接着領域に形成されるもので、単結晶半導体層の欠陥などに起因して発生するものである。
このようなボイドの発生を防ぐため、従来では、貼り合わせ強度を増す技術が知られている（例えば、特許文献１）。
【０００５】
【特許文献１】
特開平７−２３１０７３号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、単に貼り合わせ強度を増すだけでは、研磨条件、熱条件などによって貼り合わせ強度が変化することから、特にＳＯＩ技術によって透明基板上に単結晶シリコン層を貼り合わせる場合、ボイドを防ぐことは困難である。
そこで、例えば液晶ライトバルブなどに前記のＳＯＩ技術による複合基板を用いる場合、このようなボイドが例えばギャップ材の外径と同程度以下の内径であれば、そのまま使用するようにしている。
【０００７】
ところが、このボイドが例えば液晶パネルからなるライトバルブの開口部に存在する場合、ライトバルブ製造のプロセスにおいてウエットエッチングを行った際、このボイドを通ってウエットエッチング液が貼り合わせ界面に浸入し、この界面を剥離させることによって膜浮きを引き起こすことがある。そして、このような膜浮きが生じると、特にライトバルブを透過型で画像表示させた場合、この膜浮きを生じた箇所が膜浮きによる隙間によって干渉を起こし、その結果白抜けとなって表示不良を生じてしまう。
【０００８】
本発明は前記事情に鑑みてなされたもので、その目的とするところは、特にボイドが形成されている複合基板を液晶パネルからなるライトバルブの製造に用いた場合に、膜浮きに起因して表示不良が起こるのを防止することができ、しかも形成するトランジスタの特性にも悪影響を与えない、トランジスタの製造方法、及びこれを用いて製造されたトランジスタ、複合基板の製造方法、電気光学装置、並びに電子機器を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するため、本発明のトランジスタの製造方法は、半導体層を有した半導体基板と支持基板とを貼り合わせてなる複合基板を用い、前記半導体層からトランジスタを形成するトランジスタの製造方法において、前記複合基板の半導体層を犠牲酸化して該半導体層の表層部に犠牲酸化層を形成する犠牲酸化層形成工程と、前記半導体層のトランジスタ形成領域をレジストパターンで覆い、該レジストパターンで覆わない領域の犠牲酸化層をドライエッチングで除去して、前記トランジスタ形成領域上の犠牲酸化層を選択的に残す第１のエッチング工程と、前記半導体層の非トランジスタ形成領域をレジストパターンで覆い、前記トランジスタ形成領域の犠牲酸化層をウエットエッチングによって選択的に除去する第２のエッチング工程と、を備えたことを特徴としている。
【００１０】
このトランジスタの製造方法によれば、特に半導体層のトランジスタ形成領域以外の領域、すなわち非トランジスタ形成領域にボイドが形成されている場合に、このトランジスタ形成領域以外の領域の犠牲酸化層を第１のエッチング工程においてドライエッチングで除去するので、前記のボイドからウエットエッチング液が浸入し、さらにこれが貼り合わせ界面に浸入して膜浮きを生じさせるといったことが起こらなくなる。
また、第２のエッチング工程において、前記半導体層の非トランジスタ形成領域をレジストパターンで覆い、前記トランジスタ形成領域の犠牲酸化層をウエットエッチングによって選択的に除去するようにしたので、非トランジスタ形成領域にボイドが形成されていても、この領域がレジストパターンで覆われているので、やはり前記ボイドにウエットエッチング液が浸入することがない。
さらに、このウエットエッチングによってトランジスタ形成領域の犠牲酸化層を選択的に除去するので、この犠牲酸化層の下地層である半導体層にダメージが与えられず、したがってここに形成するトランジスタの特性を良好に保つことができる。
よって、このような製造方法を例えば液晶パネルからなるライトバルブの製造に適用すれば、膜浮きに起因して表示不良が起こるのを防止することができ、しかも形成するトランジスタの特性にも悪影響を与えないことから、良好なライトバルブを製造することができる。
【００１１】
また、前記トランジスタの製造方法においては、前記犠牲酸化層形成工程と第１のエッチング工程との間に、前記犠牲酸化層の上層部をドライエッチングで除去して該犠牲酸化層を薄厚化する薄厚化工程を備えているのが好ましい。
このように、薄厚化工程で犠牲酸化層の上層部をドライエッチングするようにすれば、ウエットエッチングに比べエッチング速度の速いドライエッチングで犠牲酸化層の上層部を除去することができ、生産性を高めることができる。また、このドライエッチングでは前記ボイドへのウエットエッチング液浸入といったことは当然起こらず、また、犠牲酸化層の上層部のみを除去するので、その下地層である半導体層にもダメージが与えられることがない。
【００１２】
また、前記トランジスタの製造方法においては、前記第２のエッチング工程において前記半導体層の非トランジスタ形成領域をレジストパターンで覆う際、前記複合基板の半導体基板と支持基板との貼り合わせ界面が露出する周端部もレジストパターンで覆うようにするのが好ましい。
このようにすれば、ウエットエッチング液が複合基板の周端部における半導体基板と支持基板との貼り合わせ界面に浸入し、ここに膜浮きを生じさせてしまうのを防止することができる。したがって、この膜浮きに起因して例えばこの膜浮き部分がパーティクルとなり、異物発生によって不良が生じるのを防止し、安定した歩留まりを確保することができる。
【００１３】
本発明の複合基板の製造方法は、半導体層を有した半導体基板と支持基板とを貼り合わせてなる複合基板の製造方法において、前記半導体層を犠牲酸化して該半導体層上に犠牲酸化層を形成する工程と、前記半導体層の第１領域をレジストパターンで覆い、該レジストパターンで覆わない第２領域の犠牲酸化層をドライエッチングで除去する工程と、前記半導体層の第２領域をレジストパターンで覆い、前記第１領域の犠牲酸化層をウエットエッチングによって選択的に除去する工程と、を備えたことを特徴としている。
【００１４】
この複合基板の製造方法によれば、第２領域の犠牲酸化層をドライエッチングで除去するので、この第２領域にボイドが形成されている場合に、該ボイドからウエットエッチング液が浸入し、さらにこれが貼り合わせ界面に浸入して膜浮きを生じさせるといったことが起こらなくなる。
また、第１領域の犠牲酸化層をウエットエッチングによって選択的に除去するようにしたので、第２領域にボイドが形成されていても、この領域がレジストパターンで覆われているので、やはり前記ボイドにウエットエッチング液が浸入することがない。
さらに、このウエットエッチングによって第１領域の犠牲酸化層を選択的に除去するので、この犠牲酸化層の下地層である半導体層にダメージが与えられず、したがってここにトランジスタを形成するようにすれば、その特性を良好に保つことができる。
よって、このような製造方法を例えば液晶パネルからなるライトバルブの製造に適用すれば、膜浮きに起因して表示不良が起こるのを防止することができ、しかも形成するトランジスタの特性にも悪影響を与えないことから、良好なライトバルブを製造することができる。
【００１５】
また、前記複合基板の製造方法においては、前記犠牲酸化層を形成する工程と前記第２領域の犠牲酸化層をドライエッチングで除去する工程との間において、前記犠牲酸化層の上層部をドライエッチングで除去して該犠牲酸化層を薄厚化する工程を更に備えているのが好ましい。
このように、犠牲酸化層の上層部をドライエッチングするようにすれば、ウエットエッチングに比べエッチング速度の速いドライエッチングで犠牲酸化層の上層部を除去することができ、生産性を高めることができる。また、このドライエッチングでは前記ボイドへのウエットエッチング液浸入といったことは当然起こらず、また、犠牲酸化層の上層部のみを除去するので、その下地層である半導体層にもダメージが与えられることがない。
【００１６】
また、前記複合基板の製造方法においては、前記半導体層における前記第２領域をレジストパターンで覆う際、前記半導体基板と支持基板との貼り合わせ界面が覆われるようにレジストパターンが形成されるのが好ましい。
このようにすれば、ウエットエッチング液が複合基板の周端部における半導体基板と支持基板との貼り合わせ界面に浸入し、ここに膜浮きを生じさせてしまうのを防止することができる。したがって、この膜浮きに起因して例えばこの膜浮き部分がパーティクルとなり、異物発生によって不良が生じるのを防止し、安定した歩留まりを確保することができる。
【００１７】
本発明のトランジスタ前記トランジスタの製造方法によって製造されたことを特徴としている。
このトランジスタによれば、ダメージのない半導体層から形成されていることにより、良好な特性を有するものとなる。
【００１８】
本発明の電気光学装置は、前記トランジスタを備えたことを特徴としている。
この電気光学装置によれば、良好な特性を有するトランジスタを備えてなるので、電気光学装置自体も良好な特性を有するものとなる。
【００１９】
本発明の電子機器は、前記電気光学装置を備えたことを特徴としている。
この電子機器によれば、良好な特性を有する電気光学装置を備えてなるので、電子機器自体も良好な特性を有するものとなる。
【００２０】
【発明の実施の形態】
以下、本発明を詳しく説明する。
まず、本発明のトランジスタの製造方法、および複合基板の製造方法を適用して製造される、本発明の電気光学装置の一例としてのライトバルブを説明する。図１は、このライトバルブとなる液晶パネルの全体構成を説明するための平面図であり、ＴＦＴアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た状態を示した平面図である。また、図２は図１のＡ−Ａ’断面図、図３は図１のＢ−Ｂ’断面図である。
【００２１】
図１および図２、図３に示す液晶パネルは、一対の基板間に液晶が封入されたものであり、一方の基板をなす薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと略記する）アレイ基板１０と、これに対向配置された他方の基板をなす対向基板２０とを備えている。
図１は、ＴＦＴアレイ基板１０をその上に形成された各構成要素とともに対向基板２０の側から見た状態を示している。図１に示すように、ＴＦＴアレイ基板１０の上には、シール材５１がその縁に沿って設けられており、その内側には、シール材５１に並行して額縁としての遮光膜５３が設けられている。また、図１において、符号５２は、表示領域を示している。表示領域５２は、額縁としての遮光膜５３の内側の領域であり、液晶パネルの表示に使用する領域である。また、符号５４は、表示領域の外側の領域である非表示領域を示している。
【００２２】
非表示領域５４には、データ線駆動回路１０１および外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられ、走査線駆動回路１０４がこの一辺に隣接する２辺に沿って設けられ、プリチャージ回路１０３が残る一辺に沿って設けられている。さらに、データ線駆動回路１０１、プリチャージ回路１０３、走査線駆動回路１０４と外部回路接続端子１０２との間をつなぐための複数の配線１０５が設けられている。
また、対向基板２０のコーナー部に対応する位置には、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、シール材５１とほぼ同じ輪郭を持つ対向基板２０が当該シール材５１によりＴＦＴアレイ基板１０に固着されている。
【００２３】
非表示領域５４には、データ線駆動回路１０１および外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられ、走査線駆動回路１０４がこの一辺に隣接する２辺に沿って設けられ、プリチャージ回路１０３が残る一辺に沿って設けられている。さらに、データ線駆動回路１０１、プリチャージ回路１０３、走査線駆動回路１０４と外部回路接続端子１０２との間をつなぐための複数の配線１０５が設けられている。
また、対向基板２０のコーナー部に対応する位置には、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、シール材５１とほぼ同じ輪郭を持つ対向基板２０が当該シール材５１によりＴＦＴアレイ基板１０に固着されている。
【００２４】
また、図２および図３に示すように、ＴＦＴアレイ基板１０は、石英などの光透過性の絶縁基板からなる基板本体１０Ａと、その液晶層５０側表面上に形成され、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜などの透明導電性膜からなる画素電極９ａと、表示領域に設けられた画素スイッチング用ＴＦＴ３０（スイッチング素子）および非表示領域に設けられた駆動回路用ＴＦＴ３１（スイッチング素子）と、ポリイミド膜等の有機膜から形成され、ラビング処理等の所定の配向処理が施された配向膜１６とを主体として構成されている。なお、前記の画素スイッチング用ＴＦＴ（スイッチング素子）３０および駆動回路用ＴＦＴ（スイッチング素子）３１は、後述するようにそれぞれ本発明によって形成するトランジスタの一例となるものである。
【００２５】
他方、対向基板２０は、透明なガラスや石英などの光透過性基板からなる基板本体２０Ａと、その液晶層５０側表面上に形成された対向電極２１と、配向膜２２と、金属などからなり、各画素部の開口領域以外の領域に設けられた遮光膜２３、および、遮光膜２３と同じかあるいは異なる材料からなる額縁としての遮光膜５３とを主体として構成されている。
このように構成され、画素電極９ａと対向電極２１とが対向するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、液晶層５０が形成されている。
【００２６】
また、図２に示すように、ＴＦＴアレイ基板１０の基板本体１０Ａの液晶層５０側表面上において、各画素スイッチング用ＴＦＴ３０に対応する位置には、遮光層１１ａが設けられている。また、遮光層１１ａと画素スイッチング用ＴＦＴ３０との間には、第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａを遮光層１１ａから電気的に絶縁するために設けられるものである。
【００２７】
図２および図３に示すように、画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造を有しており、走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、ゲート電極３ｃからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ｋ’、走査線３ａ及びゲート電極３ｃと半導体層１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域１ｂ、１ｇ及び低濃度ドレイン領域１ｃ、１ｈ、半導体層１ａの高濃度ソース領域（ソース領域）１ｄ、１ｉ並びに高濃度ドレイン領域１ｅ、１ｊ（ドレイン領域）を備えている。なお、これら画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１は、前述したように本発明の製造方法が適用されて得られたものである。
【００２８】
ここで、半導体層１ａは単結晶シリコンからなっており、この半導体層１ａの厚さは１５０ｎｍ以上であるのが望ましい。１５０ｎｍ未満であると、画素電極９ａと画素スイッチング用ＴＦＴ３０や駆動回路用ＴＦＴ３１とを接続するコンタクトホールを設ける際の加工や、画素スイッチング用ＴＦＴ３０や駆動回路用ＴＦＴ３１の耐圧に悪影響を及ぼすおそれがあるからである。
ゲート絶縁膜２は、その厚さが例えば６０〜８０ｎｍ程度とされているのが好ましい。これは、特に画素スイッチング用ＴＦＴ３０や駆動回路用ＴＦＴ３１の駆動電圧を１０〜１５Ｖ程度に設定した場合に、前記範囲の厚さが耐圧を確保するうえで必要となるからである。
【００２９】
また、この液晶パネルにおいては、図２に示すように、ゲート絶縁膜２を走査線３ａに対向する位置から延設して誘電体膜として用い、半導体膜１ａを延設して第１蓄積容量電極１ｆとし、さらにこれらに対向する容量線３ｂの一部を第２蓄積容量電極とすることにより、蓄積容量７０が構成されている。容量線３ｂおよび走査線３ａは、同一のポリシリコン膜、または、ポリシリコン膜と、金属単体、合金、金属シリサイド等の積層構造からなり、蓄積容量７０の誘電体膜と画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のゲート絶縁膜２とは、同一の高温酸化膜からなっている。また、画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’、ソース領域１ｄ、ドレイン領域１ｅと、駆動回路用ＴＦＴ３１のチャネル領域１ｋ’、ソース領域１ｉ、ドレイン領域１ｊと、第１蓄積容量電極１ｆとは、同一の半導体層１ａからなっている。半導体層１ａは、前述したように単結晶シリコンによって形成されたもので、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術が適用されたＴＦＴアレイ基板１０に設けられたものであり、本発明におけるトランジスタ形成層を構成するものである。
【００３０】
また、図２に示すように、走査線３ａ、ゲート絶縁膜２及び第１層間絶縁膜１２の上には第２層間絶縁膜４が形成されており、この第２層間絶縁膜４には、画素スイッチング用ＴＦＴ３０の高濃度ソース領域１ｄへ通じるコンタクトホール５、及び画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへ通じるコンタクトホール８がそれぞれ形成されている。さらに、データ線６ａ及び第２層間絶縁膜４の上には第３層間絶縁膜７が形成されており、この第３層間絶縁膜７には画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへのコンタクトホール８が形成されている。また、画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。
【００３１】
一方、図３に示すように、駆動回路用ＴＦＴ３１には画素電極９ａは接続されておらず、駆動回路用ＴＦＴ３１のソース領域１ｉにはソース電極６ｂが接続され、駆動回路用ＴＦＴ３１のドレイン領域１ｊにはドレイン電極６ｃが接続されている。
【００３２】
次に、このような構成の液晶パネルの製造方法に基づき、本発明のトランジスタの製造方法および複合基板の製造方法の一実施形態を説明する。
まず、図４〜図１４に基づき、図１および図２、図３に示した液晶パネルの製造方法におけるＴＦＴアレイ基板１０の製造方法について説明する。なお、図４および図５と図６、さらに図７および図８、図９〜図１４とはそれぞれ異なる縮尺で示している。
まず、図４および図５に基づいて、ＴＦＴアレイ基板１０の基板本体１０Ａの表面上に、遮光層１１ａと第１層間絶縁膜１２とを形成する工程について説明する。なお、図４および図５は、各工程におけるＴＦＴアレイ基板の一部分を、図２に示した液晶パネルの断面図に対応させて示す工程図である。
【００３３】
はじめに、石英基板、ハードガラス等の透光性の基板本体１０Ａを用意する。ここで、この基板本体１０Ａは、本発明における支持基板となるものである。この基板本体１０Ａについては、好ましくはＮ２（窒素）等の不活性ガス雰囲気下で約８５０〜１３００℃、より好ましくは１０００℃の高温でアニール処理し、後に実施される高温プロセスにおいて基板本体１０Ａに生じる歪みが少なくなるように前処理しておくのが望ましい。すなわち、製造工程において処理される最高温度に合わせて、基板本体１０Ａを同じ温度かそれ以上の温度で熱処理しておくのが望ましい。
【００３４】
このように処理された基板本体１０Ａの表面上の全面に、図４（ａ）に示すように、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積することにより、遮光材料層１１を形成する。
【００３５】
次に、基板本体１０Ａの表面上の全面にフォトレジスト層を形成し、最終的に形成する遮光層１１ａのパターンを有するフォトマスクを用いてフォトレジスト層を露光する。その後、フォトレジスト層を現像することにより、図４（ｂ）に示すように、最終的に形成する遮光層１１ａのパターンを有するフォトレジスト２０７を形成する。
次に、フォトレジスト２０７をマスクとして遮光材料層１１のエッチングを行い、その後、フォトレジスト２０７を除去することにより、基板本体１０Ａの表面上における画素スイッチング用ＴＦＴ３０の形成領域に、図４（ｃ）に示すように、所定のパターン（図２参照）を有する遮光層１１ａを形成する。遮光層１１ａの膜厚は、例えば１５０〜２００ｎｍとする。
【００３６】
次に、図５（ａ）に示すように、遮光層１１ａを形成した基板本体１０Ａの表面上に、スパッタリング法、ＣＶＤ法などにより、第１層間絶縁膜１２を形成する。このとき、遮光層１１ａを形成した領域上には、第１層間絶縁膜１２の表層部に凸部１２ａが形成される。第１層間絶縁膜１２の材料としては、酸化シリコンや、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス等を挙げることができる。
次に、第１層間絶縁膜１２の表面をＣＭＰ（化学的機械的研磨）法などの方法を用いて研磨し、図５（ｂ）に示すように前記凹部１２ａを除去して第１層間絶縁膜１２の表面を平坦化する。第１層間絶縁膜１２の膜厚については、約４００〜１０００ｎｍ程度、より好ましくは８００ｎｍ程度とする。
【００３７】
次に、図６〜図１２に基づいて、第１層間絶縁膜１２が形成された基板本体（支持基板）１０ＡからＴＦＴアレイ基板１０を製造する方法について説明する。なお、図６〜図１２は、各工程におけるＴＦＴアレイ基板の一部分を、図２に示した液晶パネルの断面図に対応させて示す工程図である。
図６（ａ）は、図５（ｂ）の一部分を取り出して異なる縮尺で示す図である。図６（ｂ）に示すように、図６（ａ）に示した表面が平坦化された第１層間絶縁膜１２を有する基板本体１０Ａと、単結晶シリコン基板２０６との貼り合わせを行う。なお、基板本体１０Ａと単結晶シリコン基板２０６との貼り合わせは、コストなどの点から、通常は単結晶シリコン基板２０６の周端部が基板本体１０Ａの周端部より例えば３ｍｍ程度内側となるようにしている。
【００３８】
ここで、この単結晶シリコン基板２０６は本発明における半導体基板となるものであり、単結晶シリコン層２０６ａは本発明における半導体層、すなわちデバイスを形成するためのデバイス形成層となるものである。そして、この単結晶シリコン基板２０６と前記基板本体１０Ａおよび第１層間絶縁膜１２とから、本発明における複合基板Ｓが形成される。
単結晶シリコン基板２０６の厚さは例えば６００μｍであり、予め単結晶シリコン基板２０６の基板本体１０Ａと貼り合わせる側の表面には酸化膜層２０６ｂが形成されている。また、この単結晶シリコン基板２０６には、水素イオン（Ｈ＋）が、例えば加速電圧１００ｋｅＶ、ドーズ量１０×１０１６／ｃｍ２の条件で注入されている。酸化膜層２０６ｂは、単結晶シリコン基板２０６の表面が０．０５〜０．８μｍ程度酸化されたことにより形成されたものである。
【００３９】
貼り合わせ工程は、例えば３００℃で２時間熱処理することにより２枚の基板を直接貼り合わせる方法を採用することができる。また、貼り合わせ強度をさらに高めるためには、熱処理温度を上げて４５０℃程度にする必要があるが、石英などからなる基板本体１０Ａの熱膨張係数と単結晶シリコン基板２０６の熱膨張係数との間には大きな差があるため、このまま加熱すると単結晶シリコン層２０６ａにクラックなどの欠陥が発生し、製造されるＴＦＴアレイ基板１０の品質が劣化するおそれがある。
【００４０】
クラックなどの欠陥の発生を抑制するためには、一度３００℃にて熱処理を行った単結晶シリコン基板２０６を、ウエットエッチングまたはＣＭＰによって１００〜１５０μｍ程度まで薄くし、その後、さらに高温の熱処理を行うことが望ましい。例えば、８０℃のＫＯＨ水溶液を用いて単結晶シリコン基板２０６の厚さが１５０μｍとなるようにエッチングし、その後、基板本体１０Ａとの貼り合わせを行い、さらに４５０℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。
【００４１】
また、貼り合わせ強度をさらに高める別の方法としては、基板本体１０Ａと単結晶シリコン基板２０６とを貼り合わせた後に、急速熱処理法（ＲＴＡ）などによって加熱するといった手法も採用可能である。加熱温度としては、６００℃〜１２００℃、望ましくは第１層間絶縁膜１２や酸化膜層２０６ｂの粘度を下げ、原子的に密着性を高めるため１０５０℃〜１２００℃で加熱することが望ましい。
【００４２】
次に、図６（ｃ）に示すように、貼り合わせた単結晶シリコン基板２０６の貼り合わせ面側の酸化膜層２０６ｂと単結晶シリコン層２０６ａの一部とを残したまま、単結晶シリコン層２０６ａの残部を基板本体１０Ａ側から剥離（分離）するべく熱処理を行う。この基板の剥離現象は、単結晶シリコン基板２０６中に導入された水素イオンによって、単結晶シリコン基板２０６の表面近傍のある層でシリコンの結合が分断されるために生じるものである。ここでの熱処理は、例えば、貼り合わせた２枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱することにより行うことができる。この熱処理により、貼り合わせた単結晶シリコン基板２０６の一部が基板本体１０Ａから分離し、基板本体１０Ａの表面上には約２００ｎｍ±５ｎｍ程度の単結晶シリコン層２０６ａが形成される。
【００４３】
ここで、このような単結晶シリコン層２０６ａを形成した複合基板Ｓにおいては、図６（ｃ）の要部を模式的に表した図７（ａ）に示すように、ボイドＶが形成されていることがある。このようなボイドＶは、通常は予め単結晶シリコン層２０６ａの表面を検査しておくことなどにより、トランジスタ形成領域に無いことが確認される。したがって、このようなボイドＶは、通常、単結晶シリコン層２０６ａ中のトランジスタ形成領域以外の領域、すなわち非トランジスタ形成領域に存在している。なお、図７及び図８においては、遮光層１１ａの図示を省略している。
【００４４】
このような単結晶シリコン層２０６ａの薄厚化の後、さらに単結晶シリコン層２０６ａを薄厚化して所望の厚さにするべく、図７（ｂ）に示すように単結晶シリコン層２０６ａを例えば８００〜１０５０℃程度で熱酸化し、その表層部に厚さ３００ｎｍ程度の犠牲酸化層２０６ｃを形成する。
【００４５】
このようにして犠牲酸化層２０６ｃを形成したら、複合基板Ｓ上にレジスト層を形成し、さらに公知のフォトリソグラフィ技術、エッチング技術等によって図７（ｃ）に示すように犠牲酸化層２０６ｃ上にレジストパターン８０を形成する。ここで、このレジストパターン８０については、単結晶シリコン層２０６ａ中のトランジスタ形成領域Ｒを覆った状態に形成する。ただし、合わせずれによる位置ずれや、後のエッチング工程におけるサイドエッチングによるダメージを考慮して、本来のトランジスタ形成領域Ｒより広い領域、例えば全周に亘って０．５μｍ程度あるいはそれ以上のマージンをとった領域上にレジストパターン８０を形成する。なお、本発明においては、この本来のトランジスタ形成領域Ｒより広い領域をトランジスタ形成領域としている。
【００４６】
次いで、このようなレジストパターン８０をマスクにして、本発明における第１のエッチング工程として反応性イオンエッチング（ＲＩＥ）等のドライエッチング処理を行い、図７（ｄ）に示すようにレジストパターン８０で覆われていない領域の犠牲酸化層２０６ｃを除去する。その後、レジストパターン８０を除去し、本来のトランジスタ形成領域Ｒより広い領域で形成された犠牲酸化層２０６ｄを残す。
このようにしてボイドＶが形成された領域の犠牲酸化層２０６ｃを除去すると、エッチングがドライであることにより、当然ながら前記ボイドＶからウエットエッチング液が浸入するといったことがなく、したがってウエットエッチング液が第１層間絶縁膜１２と酸化膜層２０６ｂとの間の貼り合わせ界面に浸入し、膜浮きを生じさせるといった不都合が起こらない。
【００４７】
次いで、再度複合基板Ｓ上にレジスト層を形成し、さらに公知のフォトリソグラフィ技術、エッチング技術等によって図８（ａ）に示すように犠牲酸化層２０６ｃ上にレジストパターン８１を形成する。ここで、このレジストパターン８１については、前記の犠牲酸化層２０６ｄを覆うことなく、非トランジスタ形成領域を覆った状態に形成する。ただし、この場合にも、合わせずれによる位置ずれを考慮して、犠牲酸化層２０６ｄより少し広い領域、例えば全周に亘って０．５μｍ程度あるいはそれ以上のマージンをとった領域を、覆わないように形成する。また、このとき、複合基板Ｓの周端部においては、基板本体１０Ａと単結晶シリコン基板２０６との界面、すなわち第１層間絶縁膜１２と酸化膜層２０６ｂとの露出した界面をこのレジストパターン８１で覆うようにする。
【００４８】
次いで、このようなレジストパターン８１をマスクにして、本発明における第２のエッチング工程としてウエットエッチング処理を行い、図８（ｂ）に示すように犠牲酸化層２０６ｄを選択的に除去する。続いて、図８（ｃ）に示すようにレジストパターン８１を除去し、本発明の複合基板の製造方法によって形成された複合基板Ｓを得る。なお、ウエットエッチング液としては、犠牲酸化層２０６ｄを形成するシリコン酸化物と単結晶シリコン層２０６ａとの間で十分に高い選択比がとれるものが好ましく、例えばＨＦ（フッ酸）などが好適に用いられる。
【００４９】
このようにしてウエットエッチング処理を行うと、非トランジスタ形成領域にボイドＶが形成されていても、この領域をレジストパターン８１で覆っていることから、ボイドＶにウエットエッチング液が浸入することがなく、したがってウエットエッチング液が第１層間絶縁膜１２と酸化膜層２０６ｂとの間の貼り合わせ界面に浸入し、膜浮きを生じさせるといった不都合を防止することができる。
さらに、このウエットエッチングによって犠牲酸化層２０６ｄを選択的に除去するので、この犠牲酸化層２０６ｄの下地層である単結晶シリコン層２０６ａに、ドライエッチングを行った場合のダメージが与えられず、したがって後述するようにここに形成するトランジスタの特性を良好に保つことができる。
なお、レジストパターン８１を除去した後にもボイドＶにレジストが埋め込まれた状態が維持され、これにより後工程においてボイドＶに起因する不都合が防止されるといった効果も期待できる。
【００５０】
また、レジストパターン８１によって複合基板Ｓの周端部も覆い、その後ウエットエッチング処理を行っているので、複合基板Ｓの貼り合わせ界面、すなわち第１層間絶縁膜１２と酸化膜層２０６ｂとの界面にウエットエッチング液が浸入し、ここに膜浮きを生じさせてしまうのを防止することができる。
なお、ここでのウエットエッチング処理による第２のエッチング工程においては、ウエットエッチング処理に先立ってドライエッチング処理を行い、下地層である単結晶シリコン層２０６ａにダメージが与えられない程度に犠牲酸化層２０６ｄの上層部を除去し、続いてウエットエッチング処理を行うことにより、犠牲酸化層２０６ｄの残部を除去するようにしてもよい。このようにすれば、ウエットエッチングに比べエッチング速度の速いドライエッチングで犠牲酸化層２０６ｄの上層部を除去するので、生産性を高めることができる。
【００５１】
次いで、このようにして単結晶シリコン層２０６ａの膜厚調整がなされた複合基板Ｓに対し、そのトランジスタ形成層となる単結晶シリコン層２０６ａからトランジスタを形成する。なお、これ以降の工程を説明する図については、図６と同じ縮尺で示し、ボイドＶの図示を省略する。
まず、図９（ａ）に示すように、フォトリソグラフィ技術、エッチング技術等によるメサ型分離法により、所定パターンの半導体層１ａを形成する。特に、データ線６ａ下で容量線３ｂが形成される領域及び走査線３ａに沿って容量線３ｂが形成される領域には、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａから延設された第１蓄積容量電極１ｆを形成する。なお、前記素子分離工程については、周知のＬＯＣＯＳ分離法やトレンチ分離法を用いてもよい。また、このような素子分離工程について、エッチング技術としてはウエットエッチングを採用しないのが好ましい。
【００５２】
次に、図９（ｂ）に示すように、半導体層１ａを約８００〜１０５０℃の温度で熱酸化することにより、６０〜８０ｎｍ程度の厚さの熱酸化膜（シリコン酸化膜）を形成し、これによってゲート酸化膜２を得る。
【００５３】
次に、図１０（ａ）に示すように、Ｎチャネルの半導体層１ａに対応する位置にレジスト膜３０１を形成し、Ｐチャネルの半導体層１ａにＰ（リン）などのＶ族元素のドーパント３０２を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、２×１０１１／ｃｍ２のドーズ量にて）ドープする。
次に、図１０（ｂ）に示すように、図示を省略するＰチャネルの半導体層１ａと対応する位置にレジスト膜を形成し、Ｎチャネルの半導体層１ａにＢ（ホウ素）などのＩＩＩ 族元素のドーパント３０３を低濃度で（例えば、Ｂイオンを３５ｋｅＶの加速電圧、１×１０１２／ｃｍ２のドーズ量にて）ドープする。
【００５４】
次に、図１０（ｃ）に示すように、Ｐチャネル、Ｎチャネル毎に各半導体層１ａのチャネル領域１ａ’の端部を除く基板１０の表面にレジスト膜３０５を形成し、Ｐチャネルについて、図８（ａ）に示した工程の約１〜１０倍のドーズ量のＰなどのＶ族元素のドーパント３０６、Ｎチャネルについて図８（ｂ）に示した工程の約１〜１０倍のドーズ量のＢなどのＩＩＩ 族元素のドーパント３０６をドープする。
次に、図１０（ｄ）に示すように、半導体層１ａを延設してなる第１蓄積容量電極１ｆを低抵抗化するため、基板本体１０Ａ表面の第１蓄積容量電極１ｆ以外の部分に対応する部分にレジスト膜３０７（走査線３ａよりも幅が広い）を形成し、これをマスクとしてその上からＰなどのＶ族元素のドーパント３０８を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、３×１０１４／ｃｍ２のドーズ量にて）ドープする。
【００５５】
次に、図１１（ａ）に示すように、第１層間絶縁膜１２に遮光層１１ａに達するコンタクトホール１３を反応性イオンエッチング等のドライエッチングにより形成する。異方性エッチングである反応性イオンエッチングによってコンタクトホール１３を形成すれば、その開孔形状をマスク形状とほぼ同じにできる。なお、コンタクトホール１３の形成をウエットエッチングで行うこともできるが、前記のボイドＶにウエットエッチング液が浸入するおそれがあるため、好ましくない。
【００５６】
次に、図１１（ｂ）に示すように、減圧ＣＶＤ法等によりポリシリコン層３を３５０ｎｍ程度の厚さで堆積し、その後、リン（Ｐ）を熱拡散してポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン層３の導電性を高めることができる。さらに、ポリシリコン層３の導電性を高めるため、ポリシリコン層３の上部に、Ｔｉ、Ｗ、Ｃｏ及びＭｏのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積した層構造にしてもよい。
【００５７】
次に、図１１（ｃ）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図２に示した所定パターンの走査線３ａと共に容量線３ｂを形成する。この後、基板本体１０Ａの裏面に残存するポリシリコンを基板本体１０Ａの表面をレジスト膜で覆ってエッチングすることにより除去する。なお、ここでのエッチングにおいても、ドライエッチングを用いるのが好ましい。
【００５８】
次に、図１１（ｄ）に示すように、半導体層１ａに駆動回路用ＴＦＴ３１のＰチャネルのＬＤＤ領域を形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆い、ゲート電極３ｃを拡散マスクとして、ＢなどのＩＩＩ 族元素のドーパント３１０を低濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、３×１０１３／ｃｍ２のドーズ量にて）ドープし、Ｐチャネルの低濃度ソース領域１ｇ及び低濃度ドレイン領域１ｈを形成する。
【００５９】
続いて、図１１（ｅ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＰチャネルの高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆った状態で、かつ、図示はしていないが走査線３ａよりも幅の広いマスクでレジスト層をＰチャネルに対応する走査線３ａ上に形成した状態で、同じくＢなどのＩＩＩ 族元素のドーパント３１１を高濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、２×１０１５／ｃｍ２のドーズ量にて）ドープする。
【００６０】
次に、図１２（ａ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＮチャネルのＬＤＤ領域を形成するため、Ｐチャネルの半導体層１ａに対応する位置をレジスト膜（図示せず）で覆い、走査線３ａ（ゲート電極）を拡散マスクとして、ＰなどのＶ族元素のドーパント６０を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０１２／ｃｍ２のドーズ量にて）ドープし、Ｎチャネルの低濃度ソース領域１ｂ、１ｇ及び低濃度ドレイン領域１ｃ、１ｈを形成する。
【００６１】
続いて、図１２（ｂ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＮチャネルの高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを形成するため、走査線３ａよりも幅の広いマスクでレジスト６２をＮチャネルに対応する走査線３ａ上に形成した後、同じくＰなどのＶ族元素のドーパント６１を高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０１５／ｃｍ２のドーズ量にて）ドープする。
【００６２】
次に、図１２（ｃ）に示すように、容量線３ｂ及び走査線３ａを覆うように、例えば常圧又は減圧ＣＶＤ法によってＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４を形成する。この第２層間絶縁膜４の膜厚としては、約５００〜１５００ｎｍとするのが好ましく、８００ｎｍとするのがより好ましい。
この後、高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを活性化するため、約８５０℃のアニール処理を２０分程度行う。
【００６３】
次に、図１２（ｄ）に示すように、データ線に対するコンタクトホール５を、反応性イオンエッチング（ＲＩＥ）等のドライエッチングやウエットエッチングによって形成する。また、走査線３ａや容量線３ｂを図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により第２層間絶縁膜４に開孔する。ここで、第２層間絶縁膜４を形成した後の工程においては、基本的に前記のボイドＶは第２層間絶縁膜４に覆われていることになるため、ウエットエッチング処理を行っても、前記ボイドＶにウエットエッチング液が浸入するといった不都合は生じない。
【００６４】
次に、図１３（ａ）に示すように、スパッタ処理等によって第２層間絶縁膜４の上に、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜６として、約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積する。
さらに、図１３（ｂ）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。
次に、図１３（ｃ）に示すように、データ線６ａ上を覆うように、例えば常圧又は減圧ＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、約５００〜１５００ｎｍとするのが好ましく、さらに８００ｎｍとするのがより好ましい。
【００６５】
次に、図１４（ａ）に示すように、画素スイッチング用ＴＦＴ３０において、画素電極９ａと高濃度ドレイン領域１ｅとを電気的に接続するためのコンタクトホール８を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングあるいはウエットエッチングにより形成する。
次に、図１４（ｂ）に示すように、スパッタ処理等によって第３層間絶縁膜７の上に、ＩＴＯ等の透明導電性薄膜９を約５０〜２００ｎｍの厚さに堆積する。
【００６６】
さらに、図１４（ｃ）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。なお、本実施形態の液晶装置が反射型液晶装置である場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように、かつ所定方向にラビング処理を施すこと等により、配向膜１６が形成される。
以上のようにして、本発明のトランジスタの製造方法を適用してＴＦＴアレイ基板１０を製造することができる。
【００６７】
次に、対向基板２０の製造方法及びＴＦＴアレイ基板１０と対向基板２０とから液晶パネルを製造する方法について説明する。
図２に示した対向基板２０については、基板本体２０Ａとしてガラス基板等の光透過性基板を用意し、基板本体２０Ａの表面上に、遮光膜２３及び周辺見切りとしての遮光膜５３を形成する。遮光膜２３及び周辺見切りとしての遮光膜５３は、例えばＣｒ、Ｎｉ、Ａｌなどの金属材料をスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。なお、これらの遮光膜２３、５３は、前記の金属材料の他、カーボンやＴｉなどをフォトレジストに分散させた樹脂ブラックなどの材料から形成してもよい。
【００６８】
その後、スパッタリング法などによって基板本体２０Ａの表面上の全面に、ＩＴＯ等の透明導電性薄膜を約５０〜２００ｎｍの厚さに堆積し、対向電極２１を形成する。さらに、対向電極２１の表面上の全面にポリイミドなどの配向膜の塗布液を塗布し、その後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜２２を形成する。
以上のようにして、対向基板２０が製造される。
【００６９】
最後に、前述のように製造されたＴＦＴアレイ基板１０と対向基板２０とを、配向膜１６及び２２が互いに対向するようにシール材５１によって貼り合わせる。そして、真空吸引法などの方法により、両基板間の空間に例えば複数種類のネマティック液晶を混合してなる液晶を吸引し、所定の厚みを有する液晶層５０を形成する。これにより、前記構造のライトバルブとなる液晶パネルが得られる。
【００７０】
このような液晶パネルの製造に適用された本発明のトランジスタの製造方法および複合基板の製造方法にあっては、第１のエッチング工程において犠牲酸化層２０６ｃをドライエッチングで除去するので、ボイドＶからウエットエッチング液が浸入し、さらにこれが貼り合わせ界面に浸入して膜浮きを生じさせるといったことが起こらなくなる。 また、第２のエッチング工程において、非トランジスタ形成領域をレジストパターン８１で覆い、犠牲酸化層２０６ｄをウエットエッチングによって選択的に除去するようにしたので、やはりボイドＶにウエットエッチング液が浸入することがない。さらに、このウエットエッチングによって犠牲酸化層２０６ｄを選択的に除去するので、この犠牲酸化層２０６ｄの下地層である単結晶シリコン層２０６ａにダメージが与えられず、したがってここに形成するトランジスタの特性を良好に保つことができる。
【００７１】
よって、このようにして得られた電気光学装置としての液晶パネルからなるライトバルブにあっては、ボイドＶにウエットエッチング液が浸入し膜浮きが生じることに起因して、白抜け等の表示不良が起こるのが防止されたものとなり、しかも形成するトランジスタの特性にも悪影響がないことから、高い信頼性を有し、良好な表示特性を有するものとなる。
また、特に第２のエッチング工程において、複合基板Ｓ中の単結晶シリコン基板２０６と基板本体１０Ａとの貼り合わせ界面が露出する周端部もレジストパターン８１で覆うようにしたので、複合基板Ｓの貼り合わせ界面、すなわち第１層間絶縁膜１２と酸化膜層２０６ｂとの界面にウエットエッチング液が浸入し、ここに膜浮きを生じさせてしまうのを防止することができる。したがって、この膜浮きに起因して例えばこの膜浮き部分がパーティクルとなり、異物発生によって不良が生じるのを防止し、安定した歩留まりを確保することができる。
【００７２】
次に、本発明のトランジスタの製造方法および複合基板の製造方法の他の実施形態を説明する。
図１５（ａ）〜（ｅ）は本発明のトランジスタの製造方法の他の実施形態を説明するための図である。この図１５（ａ）〜（ｅ）に示した実施形態が先に示した実施形態と異なるところは、熱酸化によって犠牲酸化層２０６ｃを形成した後、これの全面をドライエッチング処理して犠牲酸化層２０６ｃを薄厚化し、その後、前記の第１のエッチング工程での処理を行うようにした点である。
【００７３】
すなわち、この実施形態では、図７（ｂ）に示したように単結晶シリコン層２０６ａを熱酸化してその表層部に厚さ３００ｎｍ程度の犠牲酸化層２０６ｃを形成した後、形成した犠牲酸化層２０６ｃの全面を反応性イオンエッチング（ＲＩＥ）等によるドライエッチング処理を行い、図１５（ａ）に示すように犠牲酸化層２０６ｃを例えば５０〜１００ｎｍ程度に薄厚化する。この程度犠牲酸化層２０６ｃを残すようにすれば、その下地層である単結晶シリコンン層２０６ａにダメージが与えられず、したがってこれから形成されるトランジスタの特性にも悪影響がでることはない。なお、このような薄厚化のためのドライエッチングについては、その時間を管理することなどにより、エッチング量を制御することができる。
【００７４】
これ以降は、先の実施形態と同様に第１のエッチング工程、第２のエッチング工程を行う。すなわち、図１５（ｂ）に示すように薄厚化した犠牲酸化層２０６ｃ上にレジストパターン８０を形成する。
次いで、このレジストパターン８０をマスクにして、本発明における第１のエッチング工程として反応性イオンエッチング（ＲＩＥ）等のドライエッチング処理を行い、図１５（ｃ）に示すようにレジストパターン８０で覆われていない領域の犠牲酸化層２０６ｃを除去する。その後、レジストパターン８０を除去し、本来のトランジスタ形成領域Ｒより広い領域で形成された犠牲酸化層２０６ｄを残す。
このようなドライエッチング処理により、当然ながら前記ボイドＶからウエットエッチング液が浸入するといったことがなく、したがってウエットエッチング液が第１層間絶縁膜１２と酸化膜層２０６ｂとの間の貼り合わせ界面に浸入し、膜浮きを生じさせるといった不都合が起こらない。
【００７５】
次いで、再度複合基板Ｓ上にレジスト層を形成し、さらに公知のフォトリソグラフィ技術、エッチング技術等によって図１５（ｄ）に示すように犠牲酸化層２０６ｃ上にレジストパターン８１を形成する。このとき、複合基板Ｓの周端部においては、先の実施形態と同様に、基板本体１０Ａと単結晶シリコン基板２０６との界面、すなわち第１層間絶縁膜１２と酸化膜層２０６ｂとの露出した界面をこのレジストパターン８１で覆うようにする。
次いで、このレジストパターン８１をマスクにして、本発明における第２のエッチング工程としてウエットエッチング処理を行い、犠牲酸化層２０６ｄを選択的に除去する。続いて、図１５（ｅ）に示すようにレジストパターン８１を除去し、以下、先の実施形態と同様にしてライトバルブとなる液晶パネルを作製する。
【００７６】
このようにしてウエットエッチング処理を行うと、レジストパターン８１で覆っていることによりボイドＶにウエットエッチング液が浸入することがなく、したがってウエットエッチング液が第１層間絶縁膜１２と酸化膜層２０６ｂとの間の貼り合わせ界面に浸入し、膜浮きを生じさせるといった不都合を防止することができる。
【００７７】
したがって、このようにして得られた液晶パネルからなるライトバルブにあっては、先の実施形態の場合と同様に、ボイドＶにウエットエッチング液が浸入し膜浮きが生じることに起因して、白抜け等の表示不良が起こるのが防止されたものとなり、しかも形成するトランジスタの特性にも悪影響がないことから、高い信頼性を有し、良好な表示特性を有するものとなる。
また、特に第２のエッチング工程において、複合基板Ｓ中の単結晶シリコン基板２０６と基板本体１０Ａとの貼り合わせ界面が露出する周端部もレジストパターン８１で覆うようにしたので、複合基板Ｓの貼り合わせ界面、すなわち第１層間絶縁膜１２と酸化膜層２０６ｂとの界面にウエットエッチング液が浸入し、ここに膜浮きを生じさせてしまうのを防止することができる。したがって、この膜浮きに起因して例えばこの膜浮き部分がパーティクルとなり、異物発生によって不良が生じるのを防止し、安定した歩留まりを確保することができる。
【００７８】
さらに、薄厚化工程で犠牲酸化層２０６ｃの上層部をドライエッチングするようにしたので、ウエットエッチングに比べエッチング速度の速いドライエッチングで犠牲酸化層２０６ｃの上層部を除去することができ、したがって生産性を高めることができる。また、このドライエッチングでは前記ボイドへのウエットエッチング液浸入といったことは当然起こらず、また、犠牲酸化層２０６ｃの上層部のみを除去するので、その下地層である単結晶シリコン層２０６ａにもダメージを与えるとがない。
【００７９】
なお、前記例では、本発明における半導体層として単結晶シリコンを用いたが、これに代えて多結晶シリコンや非晶質シリコンを用いるようにしてもよく、さらには化合物半導体を用いるようにしてもよい。
また、製造するトランジスタについても、液晶パネルにおけるＴＦＴなどに限定されず、種々のデバイスにおけるトランジスタの製造に適用することができる。
【００８０】
次に、本発明の電子機器の一例として、投射型表示装置について説明する。
図１６は、例えば図１〜図３に示した電気光学装置（液晶パネル）を備えた投射型表示装置の一例を示した概略構成図である。この投射型表示装置は、３つの液晶パネルを使用した、いわゆる３板式の投射型液晶表示装置である。
図１６において、符号５１０は光源、５１３，５１４はダイクロイックミラー、５１５，５１６，５１７は反射ミラー、５１８，５１９，５２０はリレーレンズ、５２２，５２３，５２４は液晶ライトバルブ、５２５はクロスダイクロイックプリズム、５２６は投射レンズ系を示している。
【００８１】
光源５１０は、超高圧水銀灯等のランプ５１１とランプ５１１の光を反射するリフレクタ５１２とから構成されている。青色光・緑色光反射のダイクロイックミラー５１３は、光源５１０からの白色光のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー５１７で反射され、赤色光用液晶ライトバルブ５２２に入射される。
【００８２】
一方、ダイクロイックミラー５１３で反射された色光のうち、緑色光は、緑色光反射のダイクロイックミラー５１４によって反射され、緑色用液晶ライトバルブ５２３に入射される。一方、青色光は、第２のダイクロイックミラー５１４も透過する。青色光に対しては、光路長が緑色光、赤色光と異なるのを補償するために、入射レンズ５１８、リレーレンズ５１９、出射レンズ５２０を含むリレーレンズ系からなる導光手段５２１が設けられ、これを介して青色光が青色光用液晶ライトバルブ５２４に入射される。
【００８３】
各ライトバルブにより変調された３つの色光は、クロスダイクロイックプリズム５２５に入射する。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されたものである。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が形成される。合成された光は、投射光学系である投射レンズ系５２６によってスクリーン５２７上に投射され、画像が拡大されて表示される。
このような投射型液晶表示装置は、前記の電気光学装置（液晶装置）を備えたものであるので、良好な特性を有するものとなる。
【００８４】
なお、本発明の技術範囲は前記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であるのはもちろんである。
【図面の簡単な説明】
【図１】本発明の電気光学装置の一例である液晶パネルの平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１のＢ−Ｂ’断面図である。
【図４】（ａ）〜（ｃ）は液晶パネルの製造工程図である。
【図５】（ａ）、（ｂ）は液晶パネルの製造工程図である。
【図６】（ａ）〜（ｃ）は液晶パネルの製造工程図である。
【図７】（ａ）〜（ｄ）は液晶パネルの製造工程図である。
【図８】（ａ）〜（ｃ）は液晶パネルの製造工程図である。
【図９】（ａ）、（ｂ）は液晶パネルの製造工程図である。
【図１０】（ａ）〜（ｄ）は液晶パネルの製造工程図である。
【図１１】（ａ）〜（ｅ）は液晶パネルの製造工程図である。
【図１２】（ａ）〜（ｄ）は液晶パネルの製造工程図である。
【図１３】（ａ）〜（ｃ）は液晶パネルの製造工程図である。
【図１４】（ａ）〜（ｃ）は液晶パネルの製造工程図である。
【図１５】（ａ）〜（ｅ）は他の液晶パネルの製造工程図である。
【図１６】投射型表示装置の構成図である。
【符号の説明】
１０Ａ…基板本体（支持基板）、１２…第１層間絶縁膜、
８０、８１…レジストパターン、
２０６…単結晶シリコン基板（半導体基板）、
２０６ａ…単結晶シリコン層（半導体層）、
２０６ｂ…酸化膜層、２０６ｃ，２０６ｄ…犠牲酸化層、
Ｓ…複合基板、Ｖ…ボイド
Claims (9)
- 半導体層を有した半導体基板と支持基板とを貼り合わせてなる複合基板を用い、前記半導体層からトランジスタを形成するトランジスタの製造方法において、
前記複合基板の半導体層を犠牲酸化して該半導体層の表層部に犠牲酸化層を形成する犠牲酸化層形成工程と、
前記半導体層のトランジスタ形成領域をレジストパターンで覆い、該レジストパターンで覆わない領域の犠牲酸化層をドライエッチングで除去して、前記トランジスタ形成領域上の犠牲酸化層を選択的に残す第１のエッチング工程と、
前記半導体層の非トランジスタ形成領域をレジストパターンで覆い、前記トランジスタ形成領域の犠牲酸化層をウエットエッチングによって選択的に除去する第２のエッチング工程と、を備えたことを特徴とするトランジスタの製造方法。 - 前記犠牲酸化層形成工程と第１のエッチング工程との間に、前記犠牲酸化層の上層部をドライエッチングで除去して該犠牲酸化層を薄厚化する薄厚化工程を備えたことを特徴とする請求項１記載のトランジスタの製造方法。
- 前記第２のエッチング工程において前記半導体層の非トランジスタ形成領域をレジストパターンで覆う際、前記複合基板の半導体基板と支持基板との貼り合わせ界面が露出する周端部もレジストパターンで覆うことを特徴とする請求項１又は２記載のトランジスタの製造方法。
- 半導体層を有した半導体基板と支持基板とを貼り合わせてなる複合基板の製造方法において、
前記半導体層を犠牲酸化して該半導体層上に犠牲酸化層を形成する工程と、
前記半導体層の第１領域をレジストパターンで覆い、該レジストパターンで覆わない第２領域の犠牲酸化層をドライエッチングで除去する工程と、
前記半導体層の第２領域をレジストパターンで覆い、前記第１領域の犠牲酸化層をウエットエッチングによって選択的に除去する工程と、
を備えたことを特徴とする複合基板の製造方法。 - 前記犠牲酸化層を形成する工程と前記第２領域の犠牲酸化層をドライエッチングで除去する工程との間において、前記犠牲酸化層の上層部をドライエッチングで除去して該犠牲酸化層を薄厚化する工程を更に備えたことを特徴とする請求項４記載の複合基板の製造方法。
- 前記半導体層における前記第２領域をレジストパターンで覆う際、前記半導体基板と支持基板との貼り合わせ界面が覆われるようにレジストパターンが形成されることを特徴とする請求項４又は５記載の複合基板の製造方法。
- 請求項１乃至３のいずれかに記載のトランジスタの製造方法によって製造されることを特徴とするトランジスタ。
- 請求項７に記載のトランジスタを備えたことを特徴とする電気光学装置。
- 請求項８に記載の電気光学装置を備えたことを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003035100A JP4556378B2 (ja) | 2003-02-13 | 2003-02-13 | トランジスタの製造方法及び複合基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003035100A JP4556378B2 (ja) | 2003-02-13 | 2003-02-13 | トランジスタの製造方法及び複合基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004247469A true JP2004247469A (ja) | 2004-09-02 |
| JP4556378B2 JP4556378B2 (ja) | 2010-10-06 |
Family
ID=33020614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003035100A Expired - Fee Related JP4556378B2 (ja) | 2003-02-13 | 2003-02-13 | トランジスタの製造方法及び複合基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4556378B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2012111616A1 (ja) * | 2011-02-15 | 2014-07-07 | 住友電気工業株式会社 | 保護膜付複合基板、および半導体デバイスの製造方法 |
| CN108511385A (zh) * | 2017-02-24 | 2018-09-07 | 格芯公司 | 形成具有sti区的集成电路的方法及所产生的ic结构 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000124092A (ja) * | 1998-10-16 | 2000-04-28 | Shin Etsu Handotai Co Ltd | 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ |
| JP2002353466A (ja) * | 2001-03-09 | 2002-12-06 | Seiko Epson Corp | 電気光学装置の製造方法および電気光学装置 |
-
2003
- 2003-02-13 JP JP2003035100A patent/JP4556378B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000124092A (ja) * | 1998-10-16 | 2000-04-28 | Shin Etsu Handotai Co Ltd | 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ |
| JP2002353466A (ja) * | 2001-03-09 | 2002-12-06 | Seiko Epson Corp | 電気光学装置の製造方法および電気光学装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2012111616A1 (ja) * | 2011-02-15 | 2014-07-07 | 住友電気工業株式会社 | 保護膜付複合基板、および半導体デバイスの製造方法 |
| CN108511385A (zh) * | 2017-02-24 | 2018-09-07 | 格芯公司 | 形成具有sti区的集成电路的方法及所产生的ic结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4556378B2 (ja) | 2010-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7112514B2 (en) | SOI substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the SOI substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus | |
| JP4507395B2 (ja) | 電気光学装置用素子基板の製造方法 | |
| JP3909583B2 (ja) | 電気光学装置の製造方法 | |
| KR100570405B1 (ko) | 트랜지스터와 그 제조 방법, 전기 광학 장치, 반도체 장치및 전자기기 | |
| JP2003172950A (ja) | 電気光学装置及びその製造方法並びに電子機器 | |
| JP4556378B2 (ja) | トランジスタの製造方法及び複合基板の製造方法 | |
| JP4677707B2 (ja) | 電気光学装置用薄膜トランジスタアレイ基板の製造方法 | |
| JP4507503B2 (ja) | 電気光学装置の製造方法及び半導体装置の製造方法 | |
| JP2005166911A (ja) | 半導体装置の製造方法、半導体装置、電気光学装置の製造方法、電気光学装置および電子機器 | |
| JP2004246028A (ja) | デバイスの製造方法及びこれを用いて製造されたデバイス、複合基板の製造方法、電気光学装置、並びに電子機器 | |
| JP4366954B2 (ja) | 複合半導体基板の製造方法 | |
| JP2004273922A (ja) | 薄膜トランジスタの製造方法、薄膜トランジスタ、表示装置、並びに電子機器 | |
| JP2005044864A (ja) | 複合半導体基板の製造方法、複合半導体基板、デバイスの製造方法、デバイス、電気光学装置並びに電子機器 | |
| JP4792694B2 (ja) | 電気光学装置用基板の製造方法、電気光学装置用基板、電気光学装置、電子機器 | |
| JP2004356533A (ja) | 複合半導体基板の製造方法、複合半導体基板、デバイスの製造方法、デバイス、電気光学装置並びに電子機器 | |
| JP2005044863A (ja) | 複合半導体基板の製造方法、複合半導体基板、デバイスの製造方法、デバイス、電気光学装置並びに電子機器 | |
| JP2002353466A (ja) | 電気光学装置の製造方法および電気光学装置 | |
| JP2005275179A (ja) | 反射型液晶装置及び投射型表示装置、並びに電子機器 | |
| JP4366983B2 (ja) | 複合半導体基板の製造方法 | |
| JP2004296487A (ja) | トランジスタの製造方法、トランジスタ、電気光学基板、電気光学装置、電子機器 | |
| JP2003158270A (ja) | 電気光学装置および電気光学装置の製造方法、並びに投射型表示装置、電子機器 | |
| JP4333176B2 (ja) | トランジスタの製造方法、電気光学基板、電気光学装置、電子機器 | |
| JP2003207806A (ja) | 電気光学装置および電気光学装置の製造方法、並びに投射型表示装置、電子機器 | |
| JP2002353464A (ja) | 電気光学装置、その製造方法及び電子機器 | |
| JP2004200573A (ja) | 電気光学装置および電気光学装置の製造方法、並びに投射型表示装置、電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060105 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060106 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090811 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091006 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091102 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20091104 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100629 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100712 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130730 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |