JP2004241968A - モード設定回路 - Google Patents
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Abstract
【課題】モード毎にモード設定回路を搭載する必要があり、モード数に比例して回路規模が増大してしまう。また、特定条件を満たせば容易にモード設定が行われてしまってセキュリティが破られる。
【解決手段】入力信号Ｓ１について異なる検出パルス幅を検出する複数個のパルス幅検出回路１２１〜１２ｎと、検出された検出パルス幅の種類と複数サイクル分の前記入力信号の入力順序との組み合わせを示すパルス幅・入力順序パターン情報を生成するパルス幅・入力順序生成回路１３０ａと、前記パルス幅・入力順序パターン情報をデコードしてモード設定信号を生成するデコード回路１４０ａと、所定のパルス幅の予備入力信号Ｓ１′を入力することでモード設定のための入力信号の通過許可期間を設定可能で、その通過許可期間のみ入力信号の通過を許可する入力信号通過制御回路１１０ａを備える。
【選択図】 図６
【解決手段】入力信号Ｓ１について異なる検出パルス幅を検出する複数個のパルス幅検出回路１２１〜１２ｎと、検出された検出パルス幅の種類と複数サイクル分の前記入力信号の入力順序との組み合わせを示すパルス幅・入力順序パターン情報を生成するパルス幅・入力順序生成回路１３０ａと、前記パルス幅・入力順序パターン情報をデコードしてモード設定信号を生成するデコード回路１４０ａと、所定のパルス幅の予備入力信号Ｓ１′を入力することでモード設定のための入力信号の通過許可期間を設定可能で、その通過許可期間のみ入力信号の通過を許可する入力信号通過制御回路１１０ａを備える。
【選択図】 図６
Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路のモード設定回路にかかわり、特には、異なるパルス幅によってモード設定を行う技術に関する。
【０００２】
【従来の技術】
従来のモード設定回路では、特定パルス幅の信号を決まった順序に入力することにより、モード設定を行うように構成されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平１０−１４２３００号公報（第３−６頁、図１−６）
【０００４】
【発明が解決しようとする課題】
上記従来技術によれば、モード毎にモード設定回路を搭載する必要があるため、モード数に比例して回路規模が増大してしまうという課題があり、また、特定条件を満たせば容易にモード設定が行われてしまってセキュリティが破られるという課題がある。
【０００５】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【０００６】
第１の解決手段として、本発明によるモード設定回路は、入力信号について互いに異なる検出パルス幅を検出する複数個のパルス幅検出回路と、前記パルス幅検出回路によって検出された検出パルス幅の種類と複数サイクル分の前記入力信号の入力順序との組み合わせを示すパルス幅・入力順序パターン情報を生成するパルス幅・入力順序生成回路と、前記パルス幅・入力順序生成回路による前記パルス幅・入力順序パターン情報をデコードしてモード設定信号を生成するデコード回路とを備えたものである。
【０００７】
この構成による作用は次のとおりである。ｎ個のパルス幅検出回路は、互いに異なる検出パルス幅Ｗ１〜Ｗｎを検出する。ｍサイクル分の入力信号のパルス幅をＷ（ｔ１），Ｗ（ｔ２）…Ｗ（ｔｍ）とし、これらがいずれも検出パルス幅Ｗ１〜Ｗｎのいずれかに属しているものとする。検出パルス幅Ｗ１〜Ｗｎのいずれに属しているかは、代表的にはｎビットで表すことができる。
【０００８】
時刻ｔ１での入力信号のパルス幅Ｗ（ｔ１）がｎ個の検出パルス幅Ｗ１〜Ｗｎのうちのｉ番目のＷｉのとき、ｎ個のパルス幅検出回路からの出力パターンＰ（ｔ１）は、ｎビットデータ列のうちｉビット目のみが“１”で、他のビットはすべて“０”のデータ列、すなわち、
Ｐ（ｔ１）＝｛０（１），０（２），…０（ｉ−１），１（ｉ），０（ｉ＋１），………０（ｎ）｝
となる。
【０００９】
同様に、時刻ｔ２での入力信号のパルス幅Ｗ（ｔ２）が検出パルス幅Ｗ１〜Ｗｎのうちのｋ番目のＷｋのとき、出力パターンＰ（ｔ２）は、ｎビットデータ列のうちｋビット目のみが“１”で、他のビットはすべて“０”のデータ列、すなわち、
Ｐ（ｔ２）＝｛０（１），０（２），……０（ｋ−１），１（ｋ），０（ｋ＋１），……０（ｎ）｝
となる。
【００１０】
同様に、時刻ｔｍでの入力信号のパルス幅Ｗ（ｔｍ）が検出パルス幅Ｗ１〜Ｗｎのうちのｑ番目のＷｑのとき、出力パターンＰ（ｔｍ）は、ｎビットデータ列のうちｑビット目のみが“１”で、他のビットはすべて“０”のデータ列、すなわち、
Ｐ（ｔｍ）＝｛０（１），０（２），………０（ｑ−１），１（ｑ），０（ｑ＋１），…０（ｎ）｝
となる。
【００１１】
ここの例では、１ビット目、２ビット目、ｎビット目はいずれも“０”となっているが、これは一例に過ぎず、もちろん、いずれのデータ列も互いに重複しない条件で、その１ビット目、２ビット目、ｎビット目が“０”になることもあり得る。
【００１２】
上記の各々ｎビットで総数ｍ個のデータ列Ｐ（ｔ１），Ｐ（ｔ２）…Ｐ（ｔｍ）が、ｎ個のパルス幅検出回路によって検出された検出パルス幅の種類とｍサイクル分の入力信号の入力順序との組み合わせを示すパルス幅・入力順序パターン情報であり、このパルス幅・入力順序パターン情報がパルス幅・入力順序生成回路によって生成される。そして、デコード回路は、パルス幅・入力順序生成回路によるパルス幅・入力順序パターン情報をデコードする。
【００１３】
このような入力信号のパルス幅の種類と入力順序との組み合わせからなるパルス幅・入力順序パターン情報を用いることにより、単一のモード設定回路であって、１つの入力端子から入力信号をシリーズに入力するものでありながら、回路規模の増大を抑制しつつ、多様なモード設定信号を生成することができる。
【００１４】
第２の解決手段として、本発明によるモード設定回路は、上記第１の解決手段において、前記パルス幅検出回路の前段または後段に、所定のパルス幅の予備入力信号を連続して所定サイクル分入力することでモード設定のための入力信号の通過許可期間を設定可能し、その通過許可期間のみ前記モード設定のための入力信号の通過を許可する入力信号通過制御回路を備えたものである。
【００１５】
この構成による作用は次のとおりである。ユーザにとって、モードを設定するために入力する入力信号のサイクル数は、あらかじめ分かっている。そこで、入力信号のサイクル数が例えばｍサイクルであるとすると、そのｍサイクル分相当の期間にわたって入力信号通過制御回路を通過状態に制御するための予備入力信号を対応する所定サイクル分だけあらかじめ入力する。この予備入力信号の入力によって、入力信号通過制御回路は引き続くｍサイクル分相当の通過許可期間のみ入力信号の通過を許可する。すなわち、第１の解決手段の場合の検出パルス幅の種類と入力順序との組み合わせに加えて、モード設定のための入力信号の通過許可期間を設定することにより、より複雑な条件を付加しており、セキュリティ性を高めている。すなわち、正規の使用権を持たない第三者が不正にあらゆるディジタルデータの組み合わせをしらみつぶし的に入力し、モード設定を行ってセキュリティを破ろうとする不正侵入に対して、安全性を確保することができる。
【００１６】
【発明の実施の形態】
以下、本発明にかかわるモード設定回路の実施の形態を図面に基づいて詳細に説明する。
【００１７】
（実施の形態１）
図１は本発明の実施の形態１におけるモード設定回路の構成を示すブロック図である。
【００１８】
本実施の形態のモード設定回路１００は、第１ないし第３のパルス幅検出回路１２１〜１２３、パルス幅・入力順序生成回路１３０およびデコード回路１４０から構成されている。１６１は負論理和回路である。
【００１９】
第１のパルス幅検出回路１２１は、入力端子１０１からの入力信号Ｓ１のパルス幅が第１の検出パルス幅Ｗ１の条件を満たすかどうかを検出するためのものであり、第２のパルス幅検出回路１２２は入力信号Ｓ１のパルス幅が第２の検出パルス幅Ｗ２の条件を満たすかどうかを検出するためのものであり、第３のパルス幅検出回路１２３は入力信号Ｓ１のパルス幅が第３の検出パルス幅Ｗ３の条件を満たすかどうかを検出するためのものである。上記の第１ないし第３の検出パルス幅Ｗ１，Ｗ２，Ｗ３は互いに別個の大きさとする。上記の各検出パルス幅は、ある一定の許容幅を有していてもよいものとする。例えば、検出パルス幅Ｗｉは、α，βを小さい値として、Ｗｉ−α≦Ｗｉ≦Ｗｉ＋βのように表すことができる。ここで、α＝βでもよい。
【００２０】
パルス幅・入力順序生成回路１３０は、第１のパルス幅検出回路１２１からの第１パルス幅検出信号ＳＷ１を入力してシフトする３つのフリップフロップＦＦ１１，ＦＦ１２，ＦＦ１３と、第２のパルス幅検出回路１２２からの第２パルス幅検出信号ＳＷ２を入力してシフトする３つのフリップフロップＦＦ２１，ＦＦ２２，ＦＦ２３と、第３のパルス幅検出回路１２３からの第３パルス幅検出信号ＳＷ３を入力してシフトする３つのフリップフロップＦＦ３１，ＦＦ３２，ＦＦ３３から構成されている。
【００２１】
第１ないし第３のパルス幅検出回路１２１〜１２３から出力された第１ないし第３のパルス幅検出信号ＳＷ１，ＳＷ２，ＳＷ３は負論理和回路１６１に入力され、負論理和回路１６１から出力されるシフト用クロックＳ１０がパルス幅・入力順序生成回路１３０におけるすべてのフリップフロップＦＦ１１〜ＦＦ３３のクロック入力端子に入力されている。
【００２２】
第１のパルス幅検出回路１２１からの第１パルス幅検出信号ＳＷ１をフリップフロップＦＦ１１〜ＦＦ１３にシフトさせながら保持し、第２のパルス幅検出回路１２２からの第２パルス幅検出信号ＳＷ２をフリップフロップＦＦ２１〜ＦＦ２３にシフトさせながら保持し、第３のパルス幅検出回路１２３からの第３パルス幅検出信号ＳＷ３をフリップフロップＦＦ３１〜ＦＦ３３にシフトさせながら保持することにより、パルス幅・入力順序生成回路１３０は入力端子１０１からの入力信号Ｓ１のパルス幅・入力順序パターン情報を保持する。このパルス幅・入力順序パターン情報は、パルス幅の種類と入力順序の組み合わせのパターンを含む２次元的な情報である。
【００２３】
フリップフロップＦＦ１１〜ＦＦ１３からの出力信号Ｓ１１〜Ｓ１３と、フリップフロップＦＦ２１〜ＦＦ２３からの出力信号Ｓ２１〜Ｓ２３と、フリップフロップＦＦ３１〜ＦＦ３３からの出力信号Ｓ３１〜Ｓ３３とがデコード回路１４０に入力されている。デコード回路１４０は、パルス幅・入力順序生成回路１３０によって保持された３サイクル分の入力信号Ｓ１についての合計９ビットのパルス幅・入力順序パターン情報（Ｓ１１〜Ｓ１３，Ｓ２１〜Ｓ２３，Ｓ３１〜Ｓ３３）をデコードしてモード設定信号Ｓ５０を生成出力する。
【００２４】
出力信号Ｓ１１〜Ｓ１３，Ｓ２１〜Ｓ２３，Ｓ３１〜Ｓ３３は、パルス幅・入力順序パターン情報を示しており、パルス幅の種類数についての解像度３と、入力順序の解像度３との組み合わせの３×３＝９通りのモード設定の種類数に対応している。
【００２５】
次に、上記のように構成された本実施の形態のモード設定回路の動作を図４のタイミングチャートを用いて説明する。図４のタイミングチャートは後述する実施の形態２でも使用するものであるが、本実施の形態ではＴ３以降が関係し、Ｔ３以前は考えないものとする。
【００２６】
まず、入力端子１０１から第１のパルス幅検出回路１２１による第１の検出パルス幅Ｗ１の条件を満たす入力信号Ｓ１が入力された期間Ｔ３〜Ｔ４の動作について説明する。
【００２７】
期間Ｔ３〜Ｔ４において入力端子１０１から入力された入力信号Ｓ１のパルス幅は第１のパルス幅検出回路１２１による第１の検出パルス幅Ｗ１の条件を満たすため、時刻Ｔ４のそれぞれのパルス幅検出結果としては、第１のパルス幅検出回路１２１が“１”、第２のパルス幅検出回路１２２が“０”、第３のパルス幅検出回路１２３が“０”となる。第１ないし第３のパルス幅検出回路１２１〜１２３からの出力パターンＰ（Ｔ３）は、
Ｐ（Ｔ３）＝｛１（１），０（２），０（３）｝
となる。そして、第１のパルス幅検出回路１２１のパルス幅検出結果が立ち下がる時刻Ｔ４において、負論理和回路１６１の３入力はすべて“０”となってシフト用クロックＳ１０が立ち上がるため、１段目のフリップフロップＦＦ１１，ＦＦ２１，ＦＦ３１にはそれぞれ“１”，“０”，“０”がセットされる。そのとき、２段目のフリップフロップＦＦ１２，ＦＦ２２，ＦＦ３２および３段目のフリップフロップＦＦ１３，ＦＦ２３，ＦＦ３３にはそれぞれの前段のフリップフロップの初期値がセットされ、“０”，“０”，“０”となる。
【００２８】
次に、入力端子１０１から第２のパルス幅検出回路１２２による第２の検出パルス幅Ｗ２の条件を満たす入力信号Ｓ１が入力された期間Ｔ４〜Ｔ５の動作について説明する。
【００２９】
期間Ｔ４〜Ｔ５において入力端子１０１から入力された入力信号Ｓ１のパルス幅は第２のパルス幅検出回路１２２による第２の検出パルス幅Ｗ２の条件を満たすため、時刻Ｔ５のそれぞれのパルス幅検出結果としては、第１のパルス幅検出回路１２１が“０”、第２のパルス幅検出回路１２２が“１”、第３のパルス幅検出回路１２３が“０”となる。第１ないし第３のパルス幅検出回路１２１〜１２３からの出力パターンＰ（Ｔ４）は、
Ｐ（Ｔ４）＝｛０（１），１（２），０（３）｝
となる。そして、第２のパルス幅検出回路１２２のパルス幅検出結果が立ち下がる時刻Ｔ５において、負論理和回路１６１の３入力はすべて“０”となってシフト用クロックＳ１０が立ち上がるため、１段目のフリップフロップＦＦ１１，ＦＦ２１，ＦＦ３１にはそれぞれ“０”，“１”，“０”がセットされる。そのとき、２段目のフリップフロップＦＦ１２，ＦＦ２２，ＦＦ３２にはその前段のフリップフロップのデータである“１”，“０”，“０”がセットされ、３段目のフリップフロップＦＦ１３，ＦＦ２３，ＦＦ３３にはそれぞれ“０”ががセットされ、“０”，“０”，“０”となる。
【００３０】
次に、入力端子１０１から第３のパルス幅検出回路１２３による第３の検出パルス幅Ｗ３の条件を満たす入力信号Ｓ１が入力された期間Ｔ５〜Ｔ６の動作について説明する。
【００３１】
期間Ｔ５〜Ｔ６において入力端子１０１から入力された入力信号Ｓ１のパルス幅は第３のパルス幅検出回路１２３による第３の検出パルス幅Ｗ３の条件を満たすため、時刻Ｔ６のそれぞれのパルス幅検出結果としては、第１のパルス幅検出回路１２１が“０”、第２のパルス幅検出回路１２２が“０”、第３のパルス幅検出回路１２３が“１”となる。第１ないし第３のパルス幅検出回路１２１〜１２３からの出力パターンＰ（Ｔ５）は、
Ｐ（Ｔ５）＝｛０（１），０（２），１（３）｝
となる。そして、第３のパルス幅検出回路１２３のパルス幅検出結果が立ち下がる時刻Ｔ６において、負論理和回路１６１の３入力はすべて“０”となってシフト用クロックＳ１０が立ち上がるため、１段目のフリップフロップＦＦ１１，ＦＦ２１，ＦＦ３１にはそれぞれ“０”，“０”，“１”がセットされる。そのとき、２段目のフリップフロップＦＦ１２，ＦＦ２２，ＦＦ３２にはその前段のフリップフロップのデータである“０”，“１”，“０”がセットされ、３段目のフリップフロップＦＦ１３，ＦＦ２３，ＦＦ３３にはそれぞれ“１”，“０”，“０”がセットされる。
【００３２】
デコード回路１４０は、パルス幅・入力順序生成回路１３０におけるフリップフロップＦＦ１１〜ＦＦ３３から９ビットのデータであるパルス幅・入力順序パターン情報（Ｓ１１〜Ｓ１３，Ｓ２１〜Ｓ２３，Ｓ３１〜Ｓ３３）すなわち〔“０”，“０”，“１”，“０”，“１”，“０”，“１”，“０”，“０”〕を入力し、デコードすることによりモード設定信号Ｓ５０を生成出力する。
【００３３】
なお、上記において、Ｓ１１〜Ｓ１３はＰ（Ｔ３）＝｛１（１），０（２），０（３）｝に対応し、Ｓ２１〜Ｓ２３はＰ（Ｔ４）＝｛０（１），１（２），０（３）｝に対応し、Ｓ３１〜Ｓ３３はＰ（Ｔ５）＝｛０（１），０（２），１（３）｝に対応している（表記順は逆となっている）。
【００３４】
以上のように、本実施の形態によれば、パルス幅・入力順序パターン情報（Ｓ１１〜Ｓ１３，Ｓ２１〜Ｓ２３，Ｓ３１〜Ｓ３３）が入力信号のパルス幅の種類と入力順序との組み合わせのパターンを含む２次元的な情報となっており、単一のモード設定回路であって、１つの入力端子１０１から入力信号をシリーズに入力するものでありながら、すなわち、回路規模の増大を抑制しながら、多様なモード設定信号を生成することができる。
【００３５】
（実施の形態２）
図２は本発明の実施の形態２におけるモード設定回路１００ａの構成を示すブロック図である。図２において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態は、実施の形態１において、さらに入力信号通過制御回路１１０を追加したものに相当する。３段目のフリップフロップＦＦ１３，ＦＦ２３，ＦＦ３３の出力信号Ｓ１３，Ｓ２３，Ｓ３３が負論理和回路１６２に入力され、負論理和回路１６２から出力される設定期間終了信号Ｓ９が入力信号通過制御回路１１０の制御端子に入力されている。この設定期間終了信号Ｓ９はモード設定期間が終了したことを示す信号である。その他の構成については、実施の形態１と同様であるので説明を省略する。
【００３６】
図３は入力信号通過制御回路１１０の構成を示すブロック図である。
【００３７】
入力信号通過制御回路１１０は、パルス幅検出回路１１１、設定期間開始信号生成用のフリップフロップＦＦ４１〜ＦＦ４４、論理積回路１７１，１７２、反転回路１８１で構成されている。
【００３８】
パルス幅検出回路１１１は、第１ないし第３のパルス幅検出回路１２１〜１２３による検出パルス幅の入力信号Ｓ１のみの入力を許可する回路である。
【００３９】
フリップフロップＦＦ４１〜ＦＦ４４は、設定許可信号Ｓ８を生成する回路である。スルー入力信号Ｓ１ａは、フリップフロップＦＦ４１〜ＦＦ４４と設定期間終了信号Ｓ９で生成されたモード設定期間内のみ入力信号Ｓ１をスルーさせて出力する。
【００４０】
次に、上記のように構成された本実施の形態のモード設定回路の動作を図４のタイミングチャートを用いて説明する。本実施の形態では図４の全体が関係する。
【００４１】
まず、モード設定開始許可検出期間の動作について説明する。モード設定開始許可の検出は入力信号通過制御回路１１０によって行われる。期間Ｔ０〜Ｔ３がモード設定開始許可の検出動作を示している。以下、具体的に説明する。
【００４２】
入力信号通過制御回路１１０は、入力端子１０１からの予備入力信号Ｓ１′を所定サイクル分入力し、予備入力信号Ｓ１′が設定した所定の検出パルス幅の条件を満たすか否かを判定する。予備入力信号Ｓ１′が設定したパルス幅であれば、フリップフロップＦＦ４１〜ＦＦ４４に順次にパルス検出結果をセットしていく（Ｔ０〜Ｔ３）。そして、時刻Ｔ３において、フリップフロップＦＦ４１〜ＦＦ４４のすべてが“１”にセットされ、論理積回路１７１に入力される信号Ｓ２〜Ｓ６がすべて“１”になると、論理積回路１７１が導通し、設定許可信号Ｓ８が“１”にセットされる（時刻Ｔ３）。
【００４３】
このとき、パルス幅・入力順序生成回路１３０における３段目のフリップフロップＦＦ１３，ＦＦ２３，ＦＦ３３の出力がすべて“０”であって、負論理和回路１６２の出力である設定期間終了信号Ｓ９が“１”となっているため、時刻Ｔ３以降、入力信号通過制御回路１１０における論理積回路１７２が入力信号Ｓ１を通過させ、スルー入力信号Ｓ１ａとして第１ないし第３のパルス幅検出回路１２１〜１２３へ出力する。時刻Ｔ３以降は、実施の形態１の場合と同様のモード設定動作を開始する。時刻Ｔ３以降、モード設定のための所定のパルス幅（Ｗ１〜Ｗ３）をもつ入力信号Ｓ１が３サイクル分、入力されることになるが、その３サイクル分の入力信号Ｓ１の入力期間にわたって設定許可信号Ｓ８が有効になる。
【００４４】
その後、時刻Ｔ３から３サイクル分が経過した時刻Ｔ６でフリップフロップＦＦ１３に“１”がセットされることで負論理和回路１６２の出力である設定期間終了信号Ｓ９が“０”に反転し、論理積回路１７２が非導通となるため、それ以降はモード設定のための入力信号Ｓ１のスルーが禁止され、スルー入力信号Ｓ１ａが“０”となって以後のモード設定を禁止する。
【００４５】
以上のように本実施の形態によれば、実施の形態１の場合と同様に、入力信号のパルス幅の種類と入力順序との組み合わせのパターンを含む２次元的な情報であるパルス幅・入力順序パターン情報（Ｓ１１〜Ｓ１３，Ｓ２１〜Ｓ２３，Ｓ３１〜Ｓ３３）を用いることにより、単一のモード設定回路であって、１つの入力端子１０１から入力信号をシリーズに入力するだけで、回路規模の増大を抑制しながら、多様なモード設定信号を生成することができるが、さらには、モード設定のための入力信号Ｓ１の通過許可期間を一定に制限しているため、正規の使用権を持たない第三者が不正に、例えばパルスジェネレータ等を用いてあらゆるディジタルデータの組み合わせをしらみつぶし的に入力し、モード設定を行ってセキュリティを破ろうとするといった侵入に対して、安全性を確保することができる。
【００４６】
なお、上記において、図３に示す入力信号通過制御回路１１０の構成は１例に過ぎず、入力信号Ｓ１をスルー入力信号Ｓ１ａとして通過を許可する通過許可期間を設定する機能をもつものであれば、入力信号通過制御回路の構成はどのようなものでもよい。
【００４７】
（実施の形態３）
図５は本発明の実施の形態３におけるモード設定回路１００ｂの構成を示すブロック図である。図５において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態は、実施の形態１のパルス幅検出回路をｎ個搭載し、パルス幅・入力順序生成回路１３０ａにおけるフリップフロップのマトリックスをｎ×ｍ個としたものである（ｍ，ｎは任意の自然数）。
【００４８】
第ｎのパルス幅検出回路１２ｎは入力信号Ｓ１のパルス幅が第ｎの検出パルス幅Ｗｎの条件を満たすかどうかを検出するためのものである。第１ないし第ｎの検出パルス幅Ｗ１〜Ｗｎは互いに別個の大きさとする。
【００４９】
パルス幅・入力順序生成回路１３０ａは、第１のパルス幅検出回路１２１からの第１パルス幅検出信号ＳＷ１を入力してシフトするｍ個のフリップフロップＦＦ１１，ＦＦ１２，…ＦＦ１ｍと、第２のパルス幅検出回路１２２からの第２パルス幅検出信号ＳＷ２を入力してシフトするｍ個のフリップフロップＦＦ２１，ＦＦ２２，…ＦＦ２ｍと、…第ｎのパルス幅検出回路１２ｎからの第ｎパルス幅検出信号Ｓ１ｎを入力してシフトするｍ個のフリップフロップＦＦｎ１，ＦＦｎ２，…ＦＦｎｍから構成されている。
【００５０】
第１ないし第ｎのパルス幅検出回路１２１〜１２ｎから出力された第１ないし第ｎのパルス幅検出信号ＳＷ１，ＳＷ２，…ＳＷｎは負論理和回路１６１ａに入力され、負論理和回路１６１ａから出力されるシフト用クロックＳ１０ａがパルス幅・入力順序生成回路１３０ａにおけるすべてのフリップフロップＦＦ１１〜ＦＦｎｍのクロック入力端子に入力されている。
【００５１】
第１のパルス幅検出回路１２１からの第１パルス幅検出信号ＳＷ１をフリップフロップＦＦ１１〜ＦＦ１ｍにシフトさせながら保持し、第２のパルス幅検出回路１２２からの第２パルス幅検出信号ＳＷ２をフリップフロップＦＦ２１〜ＦＦ２ｍにシフトさせながら保持し、以下同様にして、第ｎのパルス幅検出回路１２ｎからの第ｎパルス幅検出信号ＳＷｎをフリップフロップＦＦｎ１〜ＦＦｎｍにシフトさせながら保持することにより、パルス幅・入力順序生成回路１３０ａは入力端子１０１からの入力信号Ｓ１についての、パルス幅の種類と入力順序の組み合わせのパターンを含む２次元的な情報であるパルス幅・入力順序パターン情報を保持する。
【００５２】
フリップフロップＦＦ１１〜ＦＦ１ｍからの出力信号Ｓ１１〜Ｓ１ｍと、フリップフロップＦＦ２１〜ＦＦ２ｍからの出力信号Ｓ２１〜Ｓ２ｍと、…フリップフロップＦＦｎ１〜ＦＦｎｍからの出力信号Ｓｎ１〜Ｓｎｍとがデコード回路１４０ａに入力されている。デコード回路１４０ａは、パルス幅・入力順序生成回路１３０ａによって保持されたｍサイクル分の入力信号Ｓ１についての合計ｎ×ｍビットのパルス幅・入力順序パターン情報（Ｓ１１〜Ｓ１ｍ，Ｓ２１〜Ｓ２ｍ，…Ｓｎ１〜Ｓｎｍ）をデコードしてモード設定信号Ｓ５０ａを出力する。
【００５３】
出力信号Ｓ１１〜Ｓ１ｍ，Ｓ２１〜Ｓ２ｍ，Ｓｎ１〜Ｓｎｍは、パルス幅・入力順序パターン情報を示しており、パルス幅の種類数についての解像度ｎと、入力順序の解像度ｍとの組み合わせのｎ×ｍ通りのモード設定の種類数に対応している。このように、本実施の形態によれば、より複雑な条件を要求することにより、さらに高いセキュリティ性を確保することができる。
【００５４】
（実施の形態４）
図６は本発明の実施の形態４におけるモード設定回路１００ｃの構成を示すブロック図である。図６において、実施の形態３の図５におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態は、実施の形態３において、さらに入力信号通過制御回路１１０ａを追加したものに相当する。ｍ段目のフリップフロップＦＦ１ｍ，ＦＦ２ｍ，…ＦＦｎｍの出力信号Ｓ１ｍ，Ｓ２ｍ，…Ｓｎｍが負論理和回路１６２ａに入力され、負論理和回路１６２ａから出力される設定期間終了信号Ｓ９ａが入力信号通過制御回路１１０ａの制御端子に入力されている。この設定期間終了信号Ｓ９ａはモード設定期間が終了したことを示す信号である。その他の構成については、実施の形態３と同様であるので説明を省略する。
【００５５】
図６に示す実施の形態４の図５の実施の形態３に対する関係は、図２に示す実施の形態２の図１の実施の形態１に対する関係と同様のものになっている。したがって、本実施の形態によれば、パルス幅の種類数についての解像度ｎと、入力順序の解像度ｍとの組み合わせのｎ×ｍ通りのモード設定の種類数に対応したパルス幅・入力順序パターン情報を示す出力信号Ｓ１１〜Ｓ１ｍ，Ｓ２１〜Ｓ２ｍ，Ｓｎ１〜Ｓｎｍを用いることにより、実施の形態１，２に比べて、より複雑な条件を要求し、さらに高いセキュリティ性を確保でき、さらに、モード設定のための入力信号Ｓ１の通過許可期間を一定に制限しているため、正規の使用権を持たない第三者が、例えばパルスジェネレータ等を用いてあらゆるディジタルデータの組み合わせをしらみつぶし的に入力し、モード設定を行ってセキュリティを破ろうとするといった侵入に対して、安全性を確保することができる。すなわち、安全且つ効率的なモード設定処理を行うことができる。
【００５６】
【発明の効果】
以上説明してきたように本発明によれば、入力信号のパルス幅の種類と入力順序との組み合わせからなるパルス幅・入力順序パターン情報を用いることにより、単一のモード設定回路であって、１つの入力端子から入力信号をシリーズに入力するものでありながら、回路規模の増大を抑制しつつ、多様なモード設定信号を生成することができる。
【００５７】
さらに、通過許可期間との組み合わせにより、条件をより複雑化してセキュリティ性を高めることができる。また、外部からのノイズ等の影響を受けることなく、安全に多くのモード設定を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるモード設定回路の構成を示すブロック図
【図２】本発明の実施の形態２におけるモード設定回路の構成を示すブロック図
【図３】実施の形態２における入力信号通過制御回路の構成を示すブロック図
【図４】実施の形態１，２の動作を示すタイミングチャート
【図５】本発明の実施の形態３におけるモード設定回路の構成を示すブロック図
【図６】本発明の実施の形態４におけるモード設定回路の構成を示すブロック図
【符号の説明】
１００，１００ａ，１００ｂ，１００ｃ…モード設定回路
１０１…入力端子
１１０，１１０ａ 入力信号通過制御回路
１１１，１２１，１２２，１２３，１２ｎ…パルス幅検出回路
１３０，１３０ａ…パルス幅・入力順序生成回路
１４０，１４０ａ…デコード回路
Ｓ１…入力信号
Ｓ１ａ…スルー入力信号
Ｓ１′…予備入力信号
Ｓ８…設定許可信号
Ｓ９，Ｓ９ａ…設定期間終了信号
Ｓ１０，Ｓ１０ａ…シフト用クロック
Ｓ５０，Ｓ５０ａ…モード設定信号
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷｎ…パルス幅検出信号
【発明の属する技術分野】
本発明は半導体集積回路のモード設定回路にかかわり、特には、異なるパルス幅によってモード設定を行う技術に関する。
【０００２】
【従来の技術】
従来のモード設定回路では、特定パルス幅の信号を決まった順序に入力することにより、モード設定を行うように構成されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平１０−１４２３００号公報（第３−６頁、図１−６）
【０００４】
【発明が解決しようとする課題】
上記従来技術によれば、モード毎にモード設定回路を搭載する必要があるため、モード数に比例して回路規模が増大してしまうという課題があり、また、特定条件を満たせば容易にモード設定が行われてしまってセキュリティが破られるという課題がある。
【０００５】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【０００６】
第１の解決手段として、本発明によるモード設定回路は、入力信号について互いに異なる検出パルス幅を検出する複数個のパルス幅検出回路と、前記パルス幅検出回路によって検出された検出パルス幅の種類と複数サイクル分の前記入力信号の入力順序との組み合わせを示すパルス幅・入力順序パターン情報を生成するパルス幅・入力順序生成回路と、前記パルス幅・入力順序生成回路による前記パルス幅・入力順序パターン情報をデコードしてモード設定信号を生成するデコード回路とを備えたものである。
【０００７】
この構成による作用は次のとおりである。ｎ個のパルス幅検出回路は、互いに異なる検出パルス幅Ｗ１〜Ｗｎを検出する。ｍサイクル分の入力信号のパルス幅をＷ（ｔ１），Ｗ（ｔ２）…Ｗ（ｔｍ）とし、これらがいずれも検出パルス幅Ｗ１〜Ｗｎのいずれかに属しているものとする。検出パルス幅Ｗ１〜Ｗｎのいずれに属しているかは、代表的にはｎビットで表すことができる。
【０００８】
時刻ｔ１での入力信号のパルス幅Ｗ（ｔ１）がｎ個の検出パルス幅Ｗ１〜Ｗｎのうちのｉ番目のＷｉのとき、ｎ個のパルス幅検出回路からの出力パターンＰ（ｔ１）は、ｎビットデータ列のうちｉビット目のみが“１”で、他のビットはすべて“０”のデータ列、すなわち、
Ｐ（ｔ１）＝｛０（１），０（２），…０（ｉ−１），１（ｉ），０（ｉ＋１），………０（ｎ）｝
となる。
【０００９】
同様に、時刻ｔ２での入力信号のパルス幅Ｗ（ｔ２）が検出パルス幅Ｗ１〜Ｗｎのうちのｋ番目のＷｋのとき、出力パターンＰ（ｔ２）は、ｎビットデータ列のうちｋビット目のみが“１”で、他のビットはすべて“０”のデータ列、すなわち、
Ｐ（ｔ２）＝｛０（１），０（２），……０（ｋ−１），１（ｋ），０（ｋ＋１），……０（ｎ）｝
となる。
【００１０】
同様に、時刻ｔｍでの入力信号のパルス幅Ｗ（ｔｍ）が検出パルス幅Ｗ１〜Ｗｎのうちのｑ番目のＷｑのとき、出力パターンＰ（ｔｍ）は、ｎビットデータ列のうちｑビット目のみが“１”で、他のビットはすべて“０”のデータ列、すなわち、
Ｐ（ｔｍ）＝｛０（１），０（２），………０（ｑ−１），１（ｑ），０（ｑ＋１），…０（ｎ）｝
となる。
【００１１】
ここの例では、１ビット目、２ビット目、ｎビット目はいずれも“０”となっているが、これは一例に過ぎず、もちろん、いずれのデータ列も互いに重複しない条件で、その１ビット目、２ビット目、ｎビット目が“０”になることもあり得る。
【００１２】
上記の各々ｎビットで総数ｍ個のデータ列Ｐ（ｔ１），Ｐ（ｔ２）…Ｐ（ｔｍ）が、ｎ個のパルス幅検出回路によって検出された検出パルス幅の種類とｍサイクル分の入力信号の入力順序との組み合わせを示すパルス幅・入力順序パターン情報であり、このパルス幅・入力順序パターン情報がパルス幅・入力順序生成回路によって生成される。そして、デコード回路は、パルス幅・入力順序生成回路によるパルス幅・入力順序パターン情報をデコードする。
【００１３】
このような入力信号のパルス幅の種類と入力順序との組み合わせからなるパルス幅・入力順序パターン情報を用いることにより、単一のモード設定回路であって、１つの入力端子から入力信号をシリーズに入力するものでありながら、回路規模の増大を抑制しつつ、多様なモード設定信号を生成することができる。
【００１４】
第２の解決手段として、本発明によるモード設定回路は、上記第１の解決手段において、前記パルス幅検出回路の前段または後段に、所定のパルス幅の予備入力信号を連続して所定サイクル分入力することでモード設定のための入力信号の通過許可期間を設定可能し、その通過許可期間のみ前記モード設定のための入力信号の通過を許可する入力信号通過制御回路を備えたものである。
【００１５】
この構成による作用は次のとおりである。ユーザにとって、モードを設定するために入力する入力信号のサイクル数は、あらかじめ分かっている。そこで、入力信号のサイクル数が例えばｍサイクルであるとすると、そのｍサイクル分相当の期間にわたって入力信号通過制御回路を通過状態に制御するための予備入力信号を対応する所定サイクル分だけあらかじめ入力する。この予備入力信号の入力によって、入力信号通過制御回路は引き続くｍサイクル分相当の通過許可期間のみ入力信号の通過を許可する。すなわち、第１の解決手段の場合の検出パルス幅の種類と入力順序との組み合わせに加えて、モード設定のための入力信号の通過許可期間を設定することにより、より複雑な条件を付加しており、セキュリティ性を高めている。すなわち、正規の使用権を持たない第三者が不正にあらゆるディジタルデータの組み合わせをしらみつぶし的に入力し、モード設定を行ってセキュリティを破ろうとする不正侵入に対して、安全性を確保することができる。
【００１６】
【発明の実施の形態】
以下、本発明にかかわるモード設定回路の実施の形態を図面に基づいて詳細に説明する。
【００１７】
（実施の形態１）
図１は本発明の実施の形態１におけるモード設定回路の構成を示すブロック図である。
【００１８】
本実施の形態のモード設定回路１００は、第１ないし第３のパルス幅検出回路１２１〜１２３、パルス幅・入力順序生成回路１３０およびデコード回路１４０から構成されている。１６１は負論理和回路である。
【００１９】
第１のパルス幅検出回路１２１は、入力端子１０１からの入力信号Ｓ１のパルス幅が第１の検出パルス幅Ｗ１の条件を満たすかどうかを検出するためのものであり、第２のパルス幅検出回路１２２は入力信号Ｓ１のパルス幅が第２の検出パルス幅Ｗ２の条件を満たすかどうかを検出するためのものであり、第３のパルス幅検出回路１２３は入力信号Ｓ１のパルス幅が第３の検出パルス幅Ｗ３の条件を満たすかどうかを検出するためのものである。上記の第１ないし第３の検出パルス幅Ｗ１，Ｗ２，Ｗ３は互いに別個の大きさとする。上記の各検出パルス幅は、ある一定の許容幅を有していてもよいものとする。例えば、検出パルス幅Ｗｉは、α，βを小さい値として、Ｗｉ−α≦Ｗｉ≦Ｗｉ＋βのように表すことができる。ここで、α＝βでもよい。
【００２０】
パルス幅・入力順序生成回路１３０は、第１のパルス幅検出回路１２１からの第１パルス幅検出信号ＳＷ１を入力してシフトする３つのフリップフロップＦＦ１１，ＦＦ１２，ＦＦ１３と、第２のパルス幅検出回路１２２からの第２パルス幅検出信号ＳＷ２を入力してシフトする３つのフリップフロップＦＦ２１，ＦＦ２２，ＦＦ２３と、第３のパルス幅検出回路１２３からの第３パルス幅検出信号ＳＷ３を入力してシフトする３つのフリップフロップＦＦ３１，ＦＦ３２，ＦＦ３３から構成されている。
【００２１】
第１ないし第３のパルス幅検出回路１２１〜１２３から出力された第１ないし第３のパルス幅検出信号ＳＷ１，ＳＷ２，ＳＷ３は負論理和回路１６１に入力され、負論理和回路１６１から出力されるシフト用クロックＳ１０がパルス幅・入力順序生成回路１３０におけるすべてのフリップフロップＦＦ１１〜ＦＦ３３のクロック入力端子に入力されている。
【００２２】
第１のパルス幅検出回路１２１からの第１パルス幅検出信号ＳＷ１をフリップフロップＦＦ１１〜ＦＦ１３にシフトさせながら保持し、第２のパルス幅検出回路１２２からの第２パルス幅検出信号ＳＷ２をフリップフロップＦＦ２１〜ＦＦ２３にシフトさせながら保持し、第３のパルス幅検出回路１２３からの第３パルス幅検出信号ＳＷ３をフリップフロップＦＦ３１〜ＦＦ３３にシフトさせながら保持することにより、パルス幅・入力順序生成回路１３０は入力端子１０１からの入力信号Ｓ１のパルス幅・入力順序パターン情報を保持する。このパルス幅・入力順序パターン情報は、パルス幅の種類と入力順序の組み合わせのパターンを含む２次元的な情報である。
【００２３】
フリップフロップＦＦ１１〜ＦＦ１３からの出力信号Ｓ１１〜Ｓ１３と、フリップフロップＦＦ２１〜ＦＦ２３からの出力信号Ｓ２１〜Ｓ２３と、フリップフロップＦＦ３１〜ＦＦ３３からの出力信号Ｓ３１〜Ｓ３３とがデコード回路１４０に入力されている。デコード回路１４０は、パルス幅・入力順序生成回路１３０によって保持された３サイクル分の入力信号Ｓ１についての合計９ビットのパルス幅・入力順序パターン情報（Ｓ１１〜Ｓ１３，Ｓ２１〜Ｓ２３，Ｓ３１〜Ｓ３３）をデコードしてモード設定信号Ｓ５０を生成出力する。
【００２４】
出力信号Ｓ１１〜Ｓ１３，Ｓ２１〜Ｓ２３，Ｓ３１〜Ｓ３３は、パルス幅・入力順序パターン情報を示しており、パルス幅の種類数についての解像度３と、入力順序の解像度３との組み合わせの３×３＝９通りのモード設定の種類数に対応している。
【００２５】
次に、上記のように構成された本実施の形態のモード設定回路の動作を図４のタイミングチャートを用いて説明する。図４のタイミングチャートは後述する実施の形態２でも使用するものであるが、本実施の形態ではＴ３以降が関係し、Ｔ３以前は考えないものとする。
【００２６】
まず、入力端子１０１から第１のパルス幅検出回路１２１による第１の検出パルス幅Ｗ１の条件を満たす入力信号Ｓ１が入力された期間Ｔ３〜Ｔ４の動作について説明する。
【００２７】
期間Ｔ３〜Ｔ４において入力端子１０１から入力された入力信号Ｓ１のパルス幅は第１のパルス幅検出回路１２１による第１の検出パルス幅Ｗ１の条件を満たすため、時刻Ｔ４のそれぞれのパルス幅検出結果としては、第１のパルス幅検出回路１２１が“１”、第２のパルス幅検出回路１２２が“０”、第３のパルス幅検出回路１２３が“０”となる。第１ないし第３のパルス幅検出回路１２１〜１２３からの出力パターンＰ（Ｔ３）は、
Ｐ（Ｔ３）＝｛１（１），０（２），０（３）｝
となる。そして、第１のパルス幅検出回路１２１のパルス幅検出結果が立ち下がる時刻Ｔ４において、負論理和回路１６１の３入力はすべて“０”となってシフト用クロックＳ１０が立ち上がるため、１段目のフリップフロップＦＦ１１，ＦＦ２１，ＦＦ３１にはそれぞれ“１”，“０”，“０”がセットされる。そのとき、２段目のフリップフロップＦＦ１２，ＦＦ２２，ＦＦ３２および３段目のフリップフロップＦＦ１３，ＦＦ２３，ＦＦ３３にはそれぞれの前段のフリップフロップの初期値がセットされ、“０”，“０”，“０”となる。
【００２８】
次に、入力端子１０１から第２のパルス幅検出回路１２２による第２の検出パルス幅Ｗ２の条件を満たす入力信号Ｓ１が入力された期間Ｔ４〜Ｔ５の動作について説明する。
【００２９】
期間Ｔ４〜Ｔ５において入力端子１０１から入力された入力信号Ｓ１のパルス幅は第２のパルス幅検出回路１２２による第２の検出パルス幅Ｗ２の条件を満たすため、時刻Ｔ５のそれぞれのパルス幅検出結果としては、第１のパルス幅検出回路１２１が“０”、第２のパルス幅検出回路１２２が“１”、第３のパルス幅検出回路１２３が“０”となる。第１ないし第３のパルス幅検出回路１２１〜１２３からの出力パターンＰ（Ｔ４）は、
Ｐ（Ｔ４）＝｛０（１），１（２），０（３）｝
となる。そして、第２のパルス幅検出回路１２２のパルス幅検出結果が立ち下がる時刻Ｔ５において、負論理和回路１６１の３入力はすべて“０”となってシフト用クロックＳ１０が立ち上がるため、１段目のフリップフロップＦＦ１１，ＦＦ２１，ＦＦ３１にはそれぞれ“０”，“１”，“０”がセットされる。そのとき、２段目のフリップフロップＦＦ１２，ＦＦ２２，ＦＦ３２にはその前段のフリップフロップのデータである“１”，“０”，“０”がセットされ、３段目のフリップフロップＦＦ１３，ＦＦ２３，ＦＦ３３にはそれぞれ“０”ががセットされ、“０”，“０”，“０”となる。
【００３０】
次に、入力端子１０１から第３のパルス幅検出回路１２３による第３の検出パルス幅Ｗ３の条件を満たす入力信号Ｓ１が入力された期間Ｔ５〜Ｔ６の動作について説明する。
【００３１】
期間Ｔ５〜Ｔ６において入力端子１０１から入力された入力信号Ｓ１のパルス幅は第３のパルス幅検出回路１２３による第３の検出パルス幅Ｗ３の条件を満たすため、時刻Ｔ６のそれぞれのパルス幅検出結果としては、第１のパルス幅検出回路１２１が“０”、第２のパルス幅検出回路１２２が“０”、第３のパルス幅検出回路１２３が“１”となる。第１ないし第３のパルス幅検出回路１２１〜１２３からの出力パターンＰ（Ｔ５）は、
Ｐ（Ｔ５）＝｛０（１），０（２），１（３）｝
となる。そして、第３のパルス幅検出回路１２３のパルス幅検出結果が立ち下がる時刻Ｔ６において、負論理和回路１６１の３入力はすべて“０”となってシフト用クロックＳ１０が立ち上がるため、１段目のフリップフロップＦＦ１１，ＦＦ２１，ＦＦ３１にはそれぞれ“０”，“０”，“１”がセットされる。そのとき、２段目のフリップフロップＦＦ１２，ＦＦ２２，ＦＦ３２にはその前段のフリップフロップのデータである“０”，“１”，“０”がセットされ、３段目のフリップフロップＦＦ１３，ＦＦ２３，ＦＦ３３にはそれぞれ“１”，“０”，“０”がセットされる。
【００３２】
デコード回路１４０は、パルス幅・入力順序生成回路１３０におけるフリップフロップＦＦ１１〜ＦＦ３３から９ビットのデータであるパルス幅・入力順序パターン情報（Ｓ１１〜Ｓ１３，Ｓ２１〜Ｓ２３，Ｓ３１〜Ｓ３３）すなわち〔“０”，“０”，“１”，“０”，“１”，“０”，“１”，“０”，“０”〕を入力し、デコードすることによりモード設定信号Ｓ５０を生成出力する。
【００３３】
なお、上記において、Ｓ１１〜Ｓ１３はＰ（Ｔ３）＝｛１（１），０（２），０（３）｝に対応し、Ｓ２１〜Ｓ２３はＰ（Ｔ４）＝｛０（１），１（２），０（３）｝に対応し、Ｓ３１〜Ｓ３３はＰ（Ｔ５）＝｛０（１），０（２），１（３）｝に対応している（表記順は逆となっている）。
【００３４】
以上のように、本実施の形態によれば、パルス幅・入力順序パターン情報（Ｓ１１〜Ｓ１３，Ｓ２１〜Ｓ２３，Ｓ３１〜Ｓ３３）が入力信号のパルス幅の種類と入力順序との組み合わせのパターンを含む２次元的な情報となっており、単一のモード設定回路であって、１つの入力端子１０１から入力信号をシリーズに入力するものでありながら、すなわち、回路規模の増大を抑制しながら、多様なモード設定信号を生成することができる。
【００３５】
（実施の形態２）
図２は本発明の実施の形態２におけるモード設定回路１００ａの構成を示すブロック図である。図２において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態は、実施の形態１において、さらに入力信号通過制御回路１１０を追加したものに相当する。３段目のフリップフロップＦＦ１３，ＦＦ２３，ＦＦ３３の出力信号Ｓ１３，Ｓ２３，Ｓ３３が負論理和回路１６２に入力され、負論理和回路１６２から出力される設定期間終了信号Ｓ９が入力信号通過制御回路１１０の制御端子に入力されている。この設定期間終了信号Ｓ９はモード設定期間が終了したことを示す信号である。その他の構成については、実施の形態１と同様であるので説明を省略する。
【００３６】
図３は入力信号通過制御回路１１０の構成を示すブロック図である。
【００３７】
入力信号通過制御回路１１０は、パルス幅検出回路１１１、設定期間開始信号生成用のフリップフロップＦＦ４１〜ＦＦ４４、論理積回路１７１，１７２、反転回路１８１で構成されている。
【００３８】
パルス幅検出回路１１１は、第１ないし第３のパルス幅検出回路１２１〜１２３による検出パルス幅の入力信号Ｓ１のみの入力を許可する回路である。
【００３９】
フリップフロップＦＦ４１〜ＦＦ４４は、設定許可信号Ｓ８を生成する回路である。スルー入力信号Ｓ１ａは、フリップフロップＦＦ４１〜ＦＦ４４と設定期間終了信号Ｓ９で生成されたモード設定期間内のみ入力信号Ｓ１をスルーさせて出力する。
【００４０】
次に、上記のように構成された本実施の形態のモード設定回路の動作を図４のタイミングチャートを用いて説明する。本実施の形態では図４の全体が関係する。
【００４１】
まず、モード設定開始許可検出期間の動作について説明する。モード設定開始許可の検出は入力信号通過制御回路１１０によって行われる。期間Ｔ０〜Ｔ３がモード設定開始許可の検出動作を示している。以下、具体的に説明する。
【００４２】
入力信号通過制御回路１１０は、入力端子１０１からの予備入力信号Ｓ１′を所定サイクル分入力し、予備入力信号Ｓ１′が設定した所定の検出パルス幅の条件を満たすか否かを判定する。予備入力信号Ｓ１′が設定したパルス幅であれば、フリップフロップＦＦ４１〜ＦＦ４４に順次にパルス検出結果をセットしていく（Ｔ０〜Ｔ３）。そして、時刻Ｔ３において、フリップフロップＦＦ４１〜ＦＦ４４のすべてが“１”にセットされ、論理積回路１７１に入力される信号Ｓ２〜Ｓ６がすべて“１”になると、論理積回路１７１が導通し、設定許可信号Ｓ８が“１”にセットされる（時刻Ｔ３）。
【００４３】
このとき、パルス幅・入力順序生成回路１３０における３段目のフリップフロップＦＦ１３，ＦＦ２３，ＦＦ３３の出力がすべて“０”であって、負論理和回路１６２の出力である設定期間終了信号Ｓ９が“１”となっているため、時刻Ｔ３以降、入力信号通過制御回路１１０における論理積回路１７２が入力信号Ｓ１を通過させ、スルー入力信号Ｓ１ａとして第１ないし第３のパルス幅検出回路１２１〜１２３へ出力する。時刻Ｔ３以降は、実施の形態１の場合と同様のモード設定動作を開始する。時刻Ｔ３以降、モード設定のための所定のパルス幅（Ｗ１〜Ｗ３）をもつ入力信号Ｓ１が３サイクル分、入力されることになるが、その３サイクル分の入力信号Ｓ１の入力期間にわたって設定許可信号Ｓ８が有効になる。
【００４４】
その後、時刻Ｔ３から３サイクル分が経過した時刻Ｔ６でフリップフロップＦＦ１３に“１”がセットされることで負論理和回路１６２の出力である設定期間終了信号Ｓ９が“０”に反転し、論理積回路１７２が非導通となるため、それ以降はモード設定のための入力信号Ｓ１のスルーが禁止され、スルー入力信号Ｓ１ａが“０”となって以後のモード設定を禁止する。
【００４５】
以上のように本実施の形態によれば、実施の形態１の場合と同様に、入力信号のパルス幅の種類と入力順序との組み合わせのパターンを含む２次元的な情報であるパルス幅・入力順序パターン情報（Ｓ１１〜Ｓ１３，Ｓ２１〜Ｓ２３，Ｓ３１〜Ｓ３３）を用いることにより、単一のモード設定回路であって、１つの入力端子１０１から入力信号をシリーズに入力するだけで、回路規模の増大を抑制しながら、多様なモード設定信号を生成することができるが、さらには、モード設定のための入力信号Ｓ１の通過許可期間を一定に制限しているため、正規の使用権を持たない第三者が不正に、例えばパルスジェネレータ等を用いてあらゆるディジタルデータの組み合わせをしらみつぶし的に入力し、モード設定を行ってセキュリティを破ろうとするといった侵入に対して、安全性を確保することができる。
【００４６】
なお、上記において、図３に示す入力信号通過制御回路１１０の構成は１例に過ぎず、入力信号Ｓ１をスルー入力信号Ｓ１ａとして通過を許可する通過許可期間を設定する機能をもつものであれば、入力信号通過制御回路の構成はどのようなものでもよい。
【００４７】
（実施の形態３）
図５は本発明の実施の形態３におけるモード設定回路１００ｂの構成を示すブロック図である。図５において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態は、実施の形態１のパルス幅検出回路をｎ個搭載し、パルス幅・入力順序生成回路１３０ａにおけるフリップフロップのマトリックスをｎ×ｍ個としたものである（ｍ，ｎは任意の自然数）。
【００４８】
第ｎのパルス幅検出回路１２ｎは入力信号Ｓ１のパルス幅が第ｎの検出パルス幅Ｗｎの条件を満たすかどうかを検出するためのものである。第１ないし第ｎの検出パルス幅Ｗ１〜Ｗｎは互いに別個の大きさとする。
【００４９】
パルス幅・入力順序生成回路１３０ａは、第１のパルス幅検出回路１２１からの第１パルス幅検出信号ＳＷ１を入力してシフトするｍ個のフリップフロップＦＦ１１，ＦＦ１２，…ＦＦ１ｍと、第２のパルス幅検出回路１２２からの第２パルス幅検出信号ＳＷ２を入力してシフトするｍ個のフリップフロップＦＦ２１，ＦＦ２２，…ＦＦ２ｍと、…第ｎのパルス幅検出回路１２ｎからの第ｎパルス幅検出信号Ｓ１ｎを入力してシフトするｍ個のフリップフロップＦＦｎ１，ＦＦｎ２，…ＦＦｎｍから構成されている。
【００５０】
第１ないし第ｎのパルス幅検出回路１２１〜１２ｎから出力された第１ないし第ｎのパルス幅検出信号ＳＷ１，ＳＷ２，…ＳＷｎは負論理和回路１６１ａに入力され、負論理和回路１６１ａから出力されるシフト用クロックＳ１０ａがパルス幅・入力順序生成回路１３０ａにおけるすべてのフリップフロップＦＦ１１〜ＦＦｎｍのクロック入力端子に入力されている。
【００５１】
第１のパルス幅検出回路１２１からの第１パルス幅検出信号ＳＷ１をフリップフロップＦＦ１１〜ＦＦ１ｍにシフトさせながら保持し、第２のパルス幅検出回路１２２からの第２パルス幅検出信号ＳＷ２をフリップフロップＦＦ２１〜ＦＦ２ｍにシフトさせながら保持し、以下同様にして、第ｎのパルス幅検出回路１２ｎからの第ｎパルス幅検出信号ＳＷｎをフリップフロップＦＦｎ１〜ＦＦｎｍにシフトさせながら保持することにより、パルス幅・入力順序生成回路１３０ａは入力端子１０１からの入力信号Ｓ１についての、パルス幅の種類と入力順序の組み合わせのパターンを含む２次元的な情報であるパルス幅・入力順序パターン情報を保持する。
【００５２】
フリップフロップＦＦ１１〜ＦＦ１ｍからの出力信号Ｓ１１〜Ｓ１ｍと、フリップフロップＦＦ２１〜ＦＦ２ｍからの出力信号Ｓ２１〜Ｓ２ｍと、…フリップフロップＦＦｎ１〜ＦＦｎｍからの出力信号Ｓｎ１〜Ｓｎｍとがデコード回路１４０ａに入力されている。デコード回路１４０ａは、パルス幅・入力順序生成回路１３０ａによって保持されたｍサイクル分の入力信号Ｓ１についての合計ｎ×ｍビットのパルス幅・入力順序パターン情報（Ｓ１１〜Ｓ１ｍ，Ｓ２１〜Ｓ２ｍ，…Ｓｎ１〜Ｓｎｍ）をデコードしてモード設定信号Ｓ５０ａを出力する。
【００５３】
出力信号Ｓ１１〜Ｓ１ｍ，Ｓ２１〜Ｓ２ｍ，Ｓｎ１〜Ｓｎｍは、パルス幅・入力順序パターン情報を示しており、パルス幅の種類数についての解像度ｎと、入力順序の解像度ｍとの組み合わせのｎ×ｍ通りのモード設定の種類数に対応している。このように、本実施の形態によれば、より複雑な条件を要求することにより、さらに高いセキュリティ性を確保することができる。
【００５４】
（実施の形態４）
図６は本発明の実施の形態４におけるモード設定回路１００ｃの構成を示すブロック図である。図６において、実施の形態３の図５におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態は、実施の形態３において、さらに入力信号通過制御回路１１０ａを追加したものに相当する。ｍ段目のフリップフロップＦＦ１ｍ，ＦＦ２ｍ，…ＦＦｎｍの出力信号Ｓ１ｍ，Ｓ２ｍ，…Ｓｎｍが負論理和回路１６２ａに入力され、負論理和回路１６２ａから出力される設定期間終了信号Ｓ９ａが入力信号通過制御回路１１０ａの制御端子に入力されている。この設定期間終了信号Ｓ９ａはモード設定期間が終了したことを示す信号である。その他の構成については、実施の形態３と同様であるので説明を省略する。
【００５５】
図６に示す実施の形態４の図５の実施の形態３に対する関係は、図２に示す実施の形態２の図１の実施の形態１に対する関係と同様のものになっている。したがって、本実施の形態によれば、パルス幅の種類数についての解像度ｎと、入力順序の解像度ｍとの組み合わせのｎ×ｍ通りのモード設定の種類数に対応したパルス幅・入力順序パターン情報を示す出力信号Ｓ１１〜Ｓ１ｍ，Ｓ２１〜Ｓ２ｍ，Ｓｎ１〜Ｓｎｍを用いることにより、実施の形態１，２に比べて、より複雑な条件を要求し、さらに高いセキュリティ性を確保でき、さらに、モード設定のための入力信号Ｓ１の通過許可期間を一定に制限しているため、正規の使用権を持たない第三者が、例えばパルスジェネレータ等を用いてあらゆるディジタルデータの組み合わせをしらみつぶし的に入力し、モード設定を行ってセキュリティを破ろうとするといった侵入に対して、安全性を確保することができる。すなわち、安全且つ効率的なモード設定処理を行うことができる。
【００５６】
【発明の効果】
以上説明してきたように本発明によれば、入力信号のパルス幅の種類と入力順序との組み合わせからなるパルス幅・入力順序パターン情報を用いることにより、単一のモード設定回路であって、１つの入力端子から入力信号をシリーズに入力するものでありながら、回路規模の増大を抑制しつつ、多様なモード設定信号を生成することができる。
【００５７】
さらに、通過許可期間との組み合わせにより、条件をより複雑化してセキュリティ性を高めることができる。また、外部からのノイズ等の影響を受けることなく、安全に多くのモード設定を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるモード設定回路の構成を示すブロック図
【図２】本発明の実施の形態２におけるモード設定回路の構成を示すブロック図
【図３】実施の形態２における入力信号通過制御回路の構成を示すブロック図
【図４】実施の形態１，２の動作を示すタイミングチャート
【図５】本発明の実施の形態３におけるモード設定回路の構成を示すブロック図
【図６】本発明の実施の形態４におけるモード設定回路の構成を示すブロック図
【符号の説明】
１００，１００ａ，１００ｂ，１００ｃ…モード設定回路
１０１…入力端子
１１０，１１０ａ 入力信号通過制御回路
１１１，１２１，１２２，１２３，１２ｎ…パルス幅検出回路
１３０，１３０ａ…パルス幅・入力順序生成回路
１４０，１４０ａ…デコード回路
Ｓ１…入力信号
Ｓ１ａ…スルー入力信号
Ｓ１′…予備入力信号
Ｓ８…設定許可信号
Ｓ９，Ｓ９ａ…設定期間終了信号
Ｓ１０，Ｓ１０ａ…シフト用クロック
Ｓ５０，Ｓ５０ａ…モード設定信号
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷｎ…パルス幅検出信号
Claims (2)
- 入力信号について互いに異なる検出パルス幅を検出する複数個のパルス幅検出回路と、
前記パルス幅検出回路によって検出された検出パルス幅の種類と複数サイクル分の前記入力信号の入力順序との組み合わせを示すパルス幅・入力順序パターン情報を生成するパルス幅・入力順序生成回路と、
前記パルス幅・入力順序生成回路による前記パルス幅・入力順序パターン情報をデコードしてモード設定信号を生成するデコード回路とを備えたモード設定回路。 - 前記パルス幅検出回路の前段または後段に、所定のパルス幅の予備入力信号を連続して所定サイクル分入力することでモード設定のための入力信号の通過許可期間を設定可能し、その通過許可期間のみ前記モード設定のための入力信号の通過を許可する入力信号通過制御回路を備えた請求項１に記載のモード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003028045A JP2004241968A (ja) | 2003-02-05 | 2003-02-05 | モード設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003028045A JP2004241968A (ja) | 2003-02-05 | 2003-02-05 | モード設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004241968A true JP2004241968A (ja) | 2004-08-26 |
Family
ID=32955610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003028045A Pending JP2004241968A (ja) | 2003-02-05 | 2003-02-05 | モード設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004241968A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100807423B1 (ko) | 2005-07-22 | 2008-02-25 | 키몬다 아게 | 메모리 소자용 전압 발생기 제어방법, 메모리 소자, 메모리소자의 클록 대기모드 제어방법 및 장치 |
-
2003
- 2003-02-05 JP JP2003028045A patent/JP2004241968A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100807423B1 (ko) | 2005-07-22 | 2008-02-25 | 키몬다 아게 | 메모리 소자용 전압 발생기 제어방법, 메모리 소자, 메모리소자의 클록 대기모드 제어방법 및 장치 |
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