JP2004233171A

JP2004233171A - 半導体装置の組立不良解析装置およびその不良解析方法

Info

Publication number: JP2004233171A
Application number: JP2003021075A
Authority: JP
Inventors: Takeshi Nakamura; 中村　　剛
Original assignee: NEC Semiconductors Kyushu Ltd
Current assignee: NEC Semiconductors Kyushu Ltd
Priority date: 2003-01-29
Filing date: 2003-01-29
Publication date: 2004-08-19

Abstract

【課題】テスタの標準機能を活用し、パッケージを破壊せず、短時間で正確に配線不良を解析する。
【解決手段】試験プログラムを供給する入力ドライバ１１と，検査値を基準値と比較するコンパレータ１６及び１７と，これらを切り替える切替スイッチ１２とを備えたテスタ３と、被試験半導体装置１と接続する接続ピン８を備えたソケット７やテスタ３および被試験側間の電気配線長補正機能を備えたテストボード６を備えた半導体検査治具２とを有し、テスタ３からの試験プログラムにより、概略試験と詳細試験を連続的に行う。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の組立不良解析システムに関し、特に半導体試験装置を用いた半導体パッケージの組立不良解析装置およびその不良解析方法に関する。
【０００２】
【従来の技術】
従来、ＢＧＡ（ボール・グリッド・アレイ）パッケージなどの半導体装置の組立工程において、ボンディングワイヤや基板の配線等のオープン不良またはショート不良の解析を行う際、非破壊解析手法として、Ｘ線，ＥＢ（エレクトロン・ビーム）を用いたテスタ解析を実施している〔例えば、特許文献１参照〕。
【０００３】
また、非破壊解析で原因究明ができない場合は、破壊解析手法である開封等による解析を実施している。しかし、開封時に不良箇所を破壊させる可能性もある事から、破壊解析を実施するにあたっては、膨大な時間を費やし、正確な解析ができず、原因不明に陥る場合もある。さらに、高額な解析装置の投資が必要となる。
【０００４】
さらに、従来の半導体パッケージの検査手法としては、パッケージの内部までは見ないマクロ的な解析で済ませているものも知られている〔例えば、特許文献２参照〕。
【０００５】
【特許文献１】
特許第３１０４７３９号公報［特開平９−２８１１８９号公報（第２頁〜３頁、図１）］
【特許文献２】
特公平０７−０５８７２９号公報（第３頁〜５頁、図１〜図４）
【０００６】
【発明が解決しようとする課題】
上述した従来の半導体パッケージの検査手法は、パッケージを破壊せずに、短時間で正確に解析することは、きわめて困難であるという欠点があり、また従来の手法は、不良解析にあたり、複雑で高額の解析装置を必要とするという欠点がある。さらに、従来の検査手法では、マクロ的な検査であり、パッツケージ内部までの検査を行っていないという欠点がある。
【０００７】
本発明の第１の目的は、半導体試験装置（テスタ）の標準機能である電気配線長測定機能を活用し、半導体組立工程でのパッケージ不良解析、特に配線のオープンやショート不良解析を、パッケージを破壊せず、短時間で正確に解析することのできる半導体装置の組立不良解析装置およびその不良解析方法を提供することにある。
【０００８】
また、本発明の第２の目的は、組立工程でのパッケージ不良解析にあたり、複雑且つ高額な解析装置の使用を不要とする半導体装置の組立不良解析装置およびその不良解析方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体装置の組立不良解析装置は、試験プログラムを供給するための入力ドライバと，検査値を基準値と比較するための複数のコンパレータと，前記入力ドライバ及び前記複数のコンパレータを切り替える切替手段とを備えた半導体検査装置と、被試験側半導体装置と接続するための接続ピンを備え且つ前記半導体検査装置および前記被試験側間の電気配線長補正機能を備えた半導体検査治具とを有して構成される。
【００１０】
また、本発明の半導体装置の組立不良解析方法は、半導体検査装置より半導体検査治具を介して複数種類の基準サンプルのデ−タおよび解析対象サンプルのデ−タを採取するデータ採取工程と，前記半導体検査装置において前記解析対象サンプルのデ−タが前記複数種類の基準サンプルのデ−タのどの範囲にあるかを判定する判定工程とを備えた概略判定ステップと、各部位の設計値および各ピンの電気量に基いて伝送速度を算出する工程と，算出された前記伝送速度により故障部位を特定する工程とを備えた詳細判定ステップとを含んて構成される。
【００１１】
【発明の実施の形態】
本発明は、半導体製品の組立工程におけるパッケージ不良解析を、半導体試験装置（テスタ）の標準機能、すなわち半導体製品測定基板（テストボード）及びソケットからなる半導体製品治工具の配線長補正機能を活用し、パッケージの不良を短時間で正確に解析するものである。特に、半導体パッケージ内のボンディングワイヤのオープン不良やショート不良、パッケージの基板配線の断線、ＧＮＤショート、さらには多層基板であるテスボード配線の断線やＧＮＤ層ショートの不良モードを断定し、故障箇所を特定するシステムである。さらに、本発明は、高度な故障解析装置の投資を必要とせず、既存設備における既存の機能原理を活用した故障解析手法であり、この解析処理を自動的なソフトウェア処理で実現するシステムである。以下、本発明の実施の形態を図面を参照して説明する。
【００１２】
図１は本発明の一実施の形態を説明するためのパッケージ，ソケットおよびテスタの接続構成図である。図１に示すように、本実施の形態は、通常の半導体検査装置（テスタ）３および半導体検査治具（ソケットやテストボード）２を用いたＢＧＡパッケージ１の故障解析のための機器接続状態を表わしている。すなわち、この接続状態では、サンプルとするためのパッケージ基板４に半田ボール５を備えたＢＧＡパッケージ１に対し、内部配線１０をパッド９に接続したテストボード６とパッド９，半田ボール５間を電気的に接続するための弾性支持された金属ピン８を備えたソケット（ベース）７とからなる半導体検査治具２を介し、金属ピン１５を備えた半導体検査装置（テスタ）３を接続している。
【００１３】
特に、このテスタ３は、被試験パッケージ４の内外各部の導通・非導通などを検査するための電流を供給する入力ドライバ１１と、入力および出力を切替えるためのＩ／Ｏスイッチ１２と、ＢＧＡパッケージ装置１から出力されたデータ値等判定するために比較する２つのコンパレータ１６，１７と、電源用のリレースイッチ１３，配線１４および前述したソケット接続用の金属ピン１５とを有して構成される。
【００１４】
本実施の形態では、半導体製品を測定する環境と同じ環境での解析を可能とするものであり、テスタ３の標準機能を適用している。標準機能とは、半導体検査治具２の先端迄の物理的長さのばらつきを無くすために、反射原理により各信号線（伝送経路）の電気配線長を測定し、テスタ３において半導体製品測定時の信号印加タイミングを補正（電気配線長補正機能）するものである。この電気配線長補正機能を活用し、半導体製品におけるオープンまたはショート不良の判断を行うときは、反射波形が入力電圧レベルの階段波か、もしくは入力電圧１／２のレベル波形かで判断する。
【００１５】
まず、本実施の形態における組立不良解析システムは、複数種類の基準サンプル〔以下の図２（ａ），（ｂ）で説明〕を使用し、パッケージ１をソケット７を搭載した半導体検査治具２に載せ、良品サンプル基準データをテスタ３において採取する。これら複数種類の基準サンプル（ここでは、２種類）は、一方はショート状態を作り、他方はオープン状態を作るためである。
【００１６】
次に、被検査対象の半導体製品（パッケージ基板）４〔以下の図２（ｃ）で説明〕を搭載したパッケージ１を半導体検査治具２のソケット７に載せ、同様にデータを採取する。
【００１７】
さらに、テスタ３より、被検査対象の半導体製品（パッケージ）４を概略解析（以下の図３で説明）する。この概略解析にあたっては、採取したデータから良品サンプル基準データと比較し、故障部位を特定する。
【００１８】
最後に、故障個所が判明すると、再度テスタ３より、被検査対象の半導体製品（パッケージ）４の詳細解析（以下の図４で説明）を行う。
【００１９】
このように、故障部位が判明後、詳細解析としては、各部位の設計値及び電気配線長より、信号の伝送速度を算出する。しかる後、良品サンプルの基準データと故障サンプルの計測データの時間差に伝送速度を掛け、各部位内の故障個所を正確に把握する。この詳細解析においては、各部位の伝送速度を算出しているが、これは伝送ライン上では電気的特性である配線容量，インダクタンスによるインピーダンスが異なり、またパッケージ１の半田ボール５と半導体検査治具２のピン８間、ピン８とパッド９間、テスタ３のピン１５とパッド９’間の各接続部の状態によって接触抵抗が異なる。これらインピーダンスや接触抵抗により、テスタ３で検出する反射波形へ影響する要因が異なる。さらに、信号の伝送速度に影響を及ぼす各部位、すなわちソケット７やテストボード６、ＢＧＡパッケージ１のパッケージ基板４の材料特性（特に、誘電率）が異なる際は、相対解析可否の確認の為、伝送速度を算出し、各部位での伝送速度に差がないことを確認する。ここで、もし差があれば、各部位での伝送速度を使用する必要がある。
【００２０】
また、本実施の形態では、あらかじめ採取したテストボード６の電気配線長に基づく基準データ、テストボード６からソケットベース７までの電気配線長に基づく基準データ、テストボード６，ソケットベース７，良品サンプルとなるパッケージ基板４までの電気配線長に基づく基準データ及び各部位の設計値を登録し、故障半導体製品の電気配線長から故障部位の解析を実施し、ついで各部位（テストボード６、ソケットベース７、半導体製品基板４）の材料特性（誘電率）を登録することにより、相対解析判定を実施し、最後に故障部位内での正確な位置判定迄のフローを自動的にソフト処理する事も可能である。
【００２１】
一方、本機能を適用できるテスタ３としては、解析対象の部位の長さが数ｍｍオーダの解析を必要とする場合、テスタ３の分解能である１ｐｓ（ピコ秒）オーダで測定が可能な事であり、さらに繰り返し精度及び分解能精度を高くするという条件が必要である。このため、高速の半導体製品測定用のテスタを用いて実施することにより、詳細な故障解析が可能である。但し、精度が劣るテスタ、低速の半導体製品測定用テスタであっても、解析対象の部位の長さによっては、実現可能である。
【００２２】
図２（ａ）〜（ｃ）はそれぞれ図１における２種類の基準サンプルおよび故障半導体製品を載せた各パッケージの拡大図である。まず、図２（ａ）に示すように、第１の基準サンプル（良品）４Ａは、パッド２２，２３間を配線２０により接続し、パッド２２には半田ボール５を接着されるとともに、パッド２３には、ボンディングワイヤ２１を介してアルミチップ１９と接続される。この第１の基準サンプル４Ａおよびアルミチップ１９は、どちらも熱放散のためにヒートシンク１８に搭載される。
【００２３】
また、図２（ｂ）に示すように、第２の基準サンプル（良品）４Ｂは、前述した第１の基準サンプル４Ａと同様、パッド２２，２３間を配線２０により接続し、パッド２２には半田ボール５を接着される。この第２の基準サンプル４Ｂは、アルミチップがない状態を作り出すために、パッド２３にはボンディングワイヤが接続されない。
【００２４】
さらに、図２（ｃ）に示すように、検査対象となる故障パッケージ４Ｃは、パッド２２，２３間の配線２０と、パッド２３およびアルミチップ１９のパッド２４を接続するボンディングワイヤ２１の両方の接続個所とに、合計３個所の故障個所２５を有していると仮定し、検査される。
【００２５】
図３は図１におけるパッケージの概略解析処理フロー図である。図３に示すように、テスタ３による故障概略解析にあたっては、測定環境に故障半導体製品４Ｃを載せ、テスタ標準機能である電気長補正機能でデータを採取する。採取にあたっては、比較すべき良品のデータが必要となる為、良品サンプル、すなわち図２（ａ）の第１の基準サンプル４Ａへボンディングしたショートサンプル（半導体基板〜ボンディング長迄の基準データ用）と、図２（ｂ）のボンディング無しサンプル（半導体製品基板までの基準データ用）とで、基準データを採取する。また、測定環境による解析誤差を無くし且つ精度よく測定を実施する為に、良品サンプル基準データ及び故障半導体製品データ採取時には、テスタ３とテストボード６との取り外しや、
半導体検査治具２におけるソケット７の交換を実施し抵抗値が変わらないように取り外しをしないことなどが前提である。この例では、故障半導体製品の電気配線長データＸに対し、各部位の良品サンプル基準データＡ，Ｂ，Ｃのどの範囲にあるかで故障部位を特定する。以下、この故障概略解析について、より具体的に説明する。
【００２６】
まず、基礎データの採取にあたっては、テスタ３に半導体検査治具２を接続し、このソケット７の電気配線長の基準データＡを測定する。この測定値は、テスタ３の記憶領域（図示省略）に記憶され、後に行われる第１および第２のコンパレータ１６，１７の比較判断の基準値として用いられる。
【００２７】
ついで、ソケット７上に第２の基準サンプル４Ｂを接続し、ソケット７とボンディングなし基準サンプル４Ｂまでの電気配線長の基準データＢを測定する。この測定値も、テスタ３の記憶領域（図示省略）に記憶され、後に行われる第１および第２のコンパレータ１６，１７の比較判断の基準値として用いられる。
【００２８】
同様に、ソケット７上に第１の基準サンプル４Ａを接続し、ソケット７とボンディング有り基準サンプル４Ａまでの電気配線長の基準データＣを測定する。この測定値も、テスタ３の記憶領域（図示省略）に記憶され、後に行われる第１および第２のコンパレータ１６，１７の比較判断の基準値として用いられる。
【００２９】
さらに、ソケット７上に解析対象のサンプル４Ｃを接続し、ソケット７と解析対象のサンプル４Ｃまでの電気配線長の検査データＸを測定する。この測定値は、テスタ３の第１および第２のコンパレータ１６，１７の被検査値側に入力される。
【００３０】
以下、被検査値と記憶させた基準データＡ，Ｂ，Ｃとの比較が行われる。まず、検査データＸと読出した基準データＡとの比較を行い、Ｘ≦Ａのときは、半導体検査治具（ソケット）２の故障と判定し、否のときは、それ以外の故障と判定をする（第１ステップの判定）。
【００３１】
ついで、上述した第１ステップの判定でＮＯと判定されたときは、検査データＸと記憶させた基準データＡ，Ｂとの比較を行う。このとき、第１，第２のコンパレータ１６，１７は、一方に基準データＡが、他方に基準データＢがそれぞれ入力される。この比較の結果、Ａ＜Ｘ≦Ｂのときは、ＢＧＡパッケージ基板部１の故障と判定し、否のときは、それ以外の故障と判定をする（第２ステップの判定）。
【００３２】
さらに、上述した第２ステップの判定でＮＯと判定されたときは、検査データＸと記憶させた基準データＢ，Ｃとの比較を行う。このとき、第１，第２のコンパレータ１６，１７は、一方に基準データＢが、他方に基準データＣがそれぞれ入力される。この比較の結果、Ｂ＜Ｘ≦Ｃのときは、ボンディングワイヤ２１の故障と判定し、否のときは、チップ内の故障と判定をする（第３ステップの判定）。
【００３３】
以上は、概略検査のステップである。なお、このフローにおいては、基準データＡ，Ｂ，Ｃおよび検査データＸを得るために、直列の手順で説明したが、手順を変えても良いし、また並列に行っても良い。
【００３４】
図４は図１におけるパッケージの詳細解析処理フロー図である。図４に示すように、概略検査が完了すると、すなわち故障部位の判明後、詳細解析としては、各部位の設計値より各部位毎の伝送速度を算出し、各部位（テストボード、ソケット、半導体製品基板、ボンディングワイヤ部）での伝送速度が一致しているか否かを検査する。各部位の材料特性である誘電率が異なる際は、後述する算出式▲１▼から▲３▼にて確認を実施する。伝送速度が異なった場合、各部位で電気配線長をそれぞれ比較し、故障個所を断定する。
【００３５】
この一連の解析フローをソフトウェア処理することにより、自動的な解析処理が可能になる。例としては、テスタ３から良品サンプル基準データ及び故障半導体製品データを自動的に処理用端末が取得し、さらに事前情報として、テストボードの各信号ライン設計長、ソケットピン設計長、半導体製品基板の各信号ライン設計長、ボンディングワイヤの各配線長の情報、各部位の材料特性（誘電率）を登録することにより、図３および図４の一連の処理フローを自動的に解析し、故障個所を短時間で解析することになる。以下、この故障詳細解析について、より具体的に説明する。
【００３６】
まず、故障概略解析が確定した後、各部位の詳細解析を行うにあたっては、各部位の設計値を基礎データベース（図示省略）より入力する。その基礎データベースとしては、半導体検査治具（ソケットやテストボード）２の設計値データＭと、半導体パッケージ４Ａおよび４Ｂの基板部の設計値データＮと、ボンディングワイヤ２１の設計値データＬとである。
【００３７】
次に、各部位におけるインピーダンスや誘電率などの電気量を入力する。この電気量は、半導体検査治具２におけるテストボード基板の電気量Ｍ１と、ボンディング無し基準サンプル４Ｂの電気量Ｎ１と、ボンディング有り基準サンプル４Ａの電気量Ｌ１とである。
【００３８】
次に、テスタ３もしくは外部のパソコン端末により、それぞれの部位における伝送速度を算出する。半導体検査治具２の故障の場合は、伝送速度ＧをＧ＝Ｍ／Ｍ１（算出式▲１▼）より求める。また、ボンディング無し基準サンプル４Ｂの故障の場合は、伝送速度ＦをＦ＝（Ｍ＋Ｎ）／Ｎ１（算出式▲２▼）より求める。同様に、ボンディング有り基準サンプル４Ａの故障の場合は、伝送速度ＨをＨ＝（Ｍ＋Ｎ＋Ｌ）／Ｌ１（算出式▲３▼）より求める。
【００３９】
さらに、故障部位が半導体検査治具２の場合は、その故障個所を（Ａ−Ｘ）×Ｇとして算出する。また、故障部位がＢＧＡパッケージ４Ｃの基板部の場合は、その故障個所を（Ｂ−Ｘ）×Ｆとして算出する。これらのいずれでもないときは、すなわちボンディングワイヤ２１の故障の場合は、故障部位を（Ｃ−Ｘ）×Ｈとして特定する。
【００４０】
以上により、各部位の詳細解析が完了する。
【００４１】
上述した本実施の形態では、半導体製品の故障解析としてＢＧＡパッケージを例に取りあげて説明したが、その他のパッケージについても同様の故障箇所の解析を行うことができることは言及するまでもないことである。
【００４２】
【発明の効果】
以上説明したように、本発明の半導体装置の組立不良解析装置およびその不良解析方法は、通常のテスタおよび配線長延長機能を持ったソケットを使用し、半導体製品を測定することにより、短時間で且つ正確に不良解析を実現できるという効果がある。また、本発明は、故障発生時に故障箇所を特定することにより、発生工程へのフィードバックを実施し、不良発生率を早急に低下させることができるという効果がある。さらに、本発明は、非破壊解析を既存設備で実現できるため、複雑且つ高額な解析装置を不要にできるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態を説明するためのパッケージ，ソケットおよびテスタの接続構成図である。
【図２】図１における２種類の基準サンプルおよび故障半導体製品を載せた各パッケージサンプルの拡大図である。
【図３】図１におけるパッケージの概略解析処理フロー図である。
【図４】図１におけるパッケージの詳細解析処理フロー図である。
【符号の説明】
１ＢＧＡパッケージ
２半導体検査治具
３半導体検査装置（テスタ）
４パッケージ基板
４Ａ，４Ｂ基準パッケージ基板
４Ｃ故障パッケージ基板
５半田ボール
６テストボード
７ソケット（ベース）
８，１５ピン
９，２２〜２４パッド
１０，１４，２０配線
１１入力ドライバ
１２Ｉ／Ｏスイッチ
１３リレースイッチ
１６，１７コンパレータ
１８ヒートシンク
１９アルミチップ
２１ボンディングワイヤ
２５故障個所

Claims

試験プログラムを供給するための入力ドライバと，検査値を基準値と比較するための複数のコンパレータと，前記入力ドライバ及び前記複数のコンパレータを切り替える切替手段とを備えた半導体検査装置と、被試験側半導体装置と接続するための接続ピンを備え且つ前記半導体検査装置および前記被試験側間の電気配線長補正機能を備えた半導体検査治具とを有することを特徴とする半導体装置の組立不良解析装置。
前記半導体検査装置は、前記入力ドライバよりパルスを送出し、前記被試験側半導体装置より返送されてきたパルスの遅延時間を前記複数のコンパレータで所定の基準値と比較判定することにより、前記被試験側半導体装置の概略判定と詳細判定を実施することを特徴とする請求項１記載の半導体装置の組立不良解析装置。
前記半導体検査治具は、前記半導体検査装置に接続され且つ所定長の内部配線を施したテストボードと、前記テストボード上に搭載され且つ前記内部配線に接続される前記接続ピンを内蔵したソケットベースとを有することを特徴とする請求項１記載の半導体装置の組立不良解析装置。
半導体検査装置より半導体検査治具を介して複数種類の基準サンプルのデ−タおよび解析対象サンプルのデ−タを採取するデータ採取工程と，前記半導体検査装置において前記解析対象サンプルのデ−タが前記複数種類の基準サンプルのデ−タのどの範囲にあるかを判定する判定工程とを備えた概略判定ステップと、各部位の設計値および各ピンの電気量に基いて伝送速度を算出する工程と，算出された前記伝送速度により故障部位を特定する工程とを備えた詳細判定ステップとを含むことを特徴とする半導体装置の組立不良解析方法。
前記概略判定ステップの判定工程は、前記半導体検査治具の故障，半導体装置の基板部の故障，ボンディングワイヤ部の故障およびチップ内の故障を判別することを特徴とする請求項４記載の半導体装置の組立不良解析方法。
前記詳細判定ステップの故障部位を特定する工程は、前記半導体検査治具内部の故障か、半導体装置の基板部のどこの故障かを判別することを特徴とする請求項４記載の半導体装置の組立不良解析方法。