JP2004221580A - Ｍｏｓトランジスタ - Google Patents
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Abstract
【課題】 障壁層を用いないことでプロセスステップを減らすことにより、トランジスタ素子およびプロセスの集積化を大きく簡略化すること。
【解決手段】 本発明のＭＯＳトランジスタは、基板と、前記基板内にあるアクティブ領域と、前記基板上にある界面酸化物薄膜と、前記界面酸化物薄膜上に形成されるＷＳｉＮｙゲート誘電体薄膜と、前記ＷＳｉＮｙゲート誘電体薄膜によって前記アクティブ領域から分離されるゲートとを含む。
【選択図】図１
【解決手段】 本発明のＭＯＳトランジスタは、基板と、前記基板内にあるアクティブ領域と、前記基板上にある界面酸化物薄膜と、前記界面酸化物薄膜上に形成されるＷＳｉＮｙゲート誘電体薄膜と、前記ＷＳｉＮｙゲート誘電体薄膜によって前記アクティブ領域から分離されるゲートとを含む。
【選択図】図１
Description
本発明は半導体分野に属する。詳細には、本発明はＭＯＳトランジスタに関する。
極めて小さなサイズ、たとえば〜０．１μｍまで縮小されたＭＯＳトランジスタを開発する際の工業上の障害の１つは、ゲート誘電体の性能である。シリコンＭＯＳＦＥＴ素子の従来のゲート誘電体はＳｉＯ２である。ＳｉＯ２は、ゲート、通常はポリシリコンを形成することができる適当なゲート誘電体材料である。
しかしながら、ＳｉＯ２ゲート誘電体を極めて薄く、すなわち〜２０オングストロームの厚みまで縮小することは、素子がチャネルからゲートへの著しい漏れ電流、すなわち寄生電流を示し始めるために、有効でないことがわかっている。極めて薄いＳｉＯ２層は不安定であることが認められており、実用上の限界に達している。漏れ電流を避けるために厚い膜厚を保持することはできるが、これは、素子をサブミクロン範囲まで縮小するのを阻む。それゆえ、工業界は、ＳｉＯ２のための基板として高い誘電率（ｋ）の薄膜を研究している。
別のゲート誘電体の研究が続けられている。別のゲート誘電体を用いる場合に直面する１つの問題は、高誘電率の誘電体を含む金属と、通常はポリシリコンであるゲートとの間に個別の障壁層を用いる必要があることである。障壁の機能は、ポリシリコンを形成するために用いられる前駆物質と高誘電率誘電体材料との反応を防ぐことである。ポリシリコンのための前駆物質はシラン（ＳｉＨ４）である。前駆物質を分解することにより、周りに水素が生成され、それが従来の金属酸化物誘電体内の露出された金属酸化物結合と反応するようになる。これらの金属酸化物誘電体、たとえばＺｒＯ２は、ポリシリコンの形成中に反応する、露出された酸化物結合を与える。これは誘電体層を劣化させ、その誘電率を減少させるようにすることができる。障壁層はこの問題に対処することができるが、１つの製造ステップが追加される。一般的に、製造ステップの数を減らすことが好ましい。
極めて薄い層、たとえば約〜１０ｎｍ未満の層として成膜されることができる適当なゲート誘電体は、高い誘電率、低い界面状態密度および良好な熱安定性を示す。ＭＯＳ素子内の高誘電率のゲート誘電体の物理的特性および電気的特性は、ＳｉＯ２の特性ほどはよく知られていない。数多くの高誘電率物質、たとえばＴａ２Ｏ５、ＨＦＯ２、ＴｉＯ２、ＳｒＴｉＯ３およびＢａＳｒＴｉＯ３は、シリコンと直に接触するとき熱的に不安定であり、障壁層を必要とする。障壁層があることで、厚みを低減する上で限界がある。
本発明の好ましいＭＯＳトランジスタは、基板内に画定される複数のアクティブ領域を含む。基板上には界面酸化物薄膜がある。ＷＳｉＮｙゲート誘電体薄膜が界面酸化物薄膜上に形成され、ゲートをアクティブ領域から分離する。
本発明の好ましいＭＯＳトランジスタは、ＷＳｉＮｙの極めて薄い誘電体薄膜を含む。誘電体薄膜の特性は形成中に制御され、高い誘電率ｋが達成される。好ましい実施形態によるトランジスタでは、ＷＳｉＮｙ誘電体薄膜は障壁層を用いることなく形成され、ゲートが誘電体薄膜上に直に形成される。本発明のプロセスは、誘電体薄膜の誘電特性を制御するように成膜条件を設定する成膜プロセスを含む。本発明の特に好ましいプロセスは、Ｎ２流、プラズマ電力および成膜温度を含む成膜パラメータを制御して、トランジスタ形成中にＷＳｉＮｙ誘電体薄膜を形成することを含む。ＷＳｉＮｙ薄膜は標準的には、誘電体としてではなく、障壁層あるいは導電層に適した薄膜として形成される。本発明は、Ｎ２流を制御することにより誘電体ＷＳｉＮｙ薄膜を予測可能に形成し、成膜中にプラズマ電力をモニタするための方法を提供する。
ここで本発明を、好ましい実施形態によるＭＯＳ素子に関して説明する。本発明を記載する際に、例示のために、特に例示的な素子、形成プロセスおよび素子応用形態が用いられるであろう。寸法および図示される素子は、本発明を例示し、本発明の理解を助けるために誇張される場合もある。図面の構成要素は互いに対して必ずしも縮尺どおりではない。むしろ、縮尺どおりに描く代わりに、本発明を明瞭に図示するために強調されている。２次元の概略的な層構造によって従来どおりに図示される単一のＭＯＳ素子は、３次元の素子構造および集積の教示を提供することは熟練者には理解されよう。従来の集積回路製造装置を用いて本発明の素子を形成し、本発明のプロセスを実行できることも、熟練者には理解されよう。
ここで図１を参照すると、本発明の好ましい実施形態によるＭＯＳトランジスタ８が示される。そのトランジスタは、基板１２内に画定されるソースおよびドレイン領域１０を有する。これらの領域は、たとえば適当な半導体基板のドーピングによって従来どおりに形成される。例示的な基板は単結晶シリコンウェーハである。本明細書において用いられるような基板は、アクティブ領域、たとえばソース、ドレイン領域およびチャネル領域を有する半導体層を含む。一般的に基板と呼ばれる場合もあるバルク層のような、別の層上に基板１２が形成される可能性も除外しない。基板１２内に画定されるソースおよびドレイン領域１０は、従来どおりに互いから離隔して配置され、ゲートスタック１３が形成されることになる基板のエリアを画定する。チャネル領域１４は、ソースおよびドレイン領域１０間にある。基板１２上にある界面酸化物薄膜１６、たとえば自然酸化物あるいはＳｉＯ２により、薄い誘電体薄膜１８の結合が容易になる。薄い界面酸化物１６の層は、〜１ｎｍ未満の厚みを有することが好ましい。本発明によれば、ゲート誘電体薄膜１８は誘電体ＷＳｉＮｙで形成される。薄膜１８は、〜１０−〜３５の範囲内の高い誘電率ｋを有する。ゲート誘電体薄膜１８は〜１０ｎｍ未満の厚みを有し、〜２−〜５ｎｍの範囲内の厚みを有することが好ましい。
図１の好ましい実施形態によれば、ゲート２０、たとえばポリシリコンが、障壁層を用いることなく、ゲート誘電体薄膜１８上に直に形成される。ゲート誘電体ＷＳｉＮｙ薄膜１８上に直にゲート２０を形成することにより、１つの形成プロセスステップがなくなり、ＭＯＳトランジスタを形成するための製造工程が簡単に、かつ低コストになる。障壁層をなくすことは、トランジスタ素子およびプロセスの集積化を著しく簡略化する。ＷＳｉＮｙ薄膜１８の特性は、ポリシリコンゲート２０の成膜中に安定しており、それはゲートを成膜するための前駆物質と反応する場合でも、ゲート誘電体薄膜１８への影響が最小限に抑えられるか、あるいは全くないことを意味する。
ソースおよびドレイン領域１０上に配置されるゲート２０についての酸化物スペーサ２２は、ホットキャリア効果を低減する。ゲート２０、ならびにソースおよびドレイン領域１０へのコンタクト２６が形成される。通常は、コンタクトは層間誘電体２７を貫通して形成されるであろう。本発明の好ましい応用形態におけるコンタクト２６は、ＭＯＳトランジスタ８をさらに別の素子に接続する、集積回路に含まれる回路配線パターンの一部を形成する。トランジスタ８は従来どおりに動作し、ソースおよびドレイン電圧がチャネル領域１４内のキャリア流を制御し、ゲート電圧がチャネルを制御する。
ここで、ＭＯＳトランジスタのアクティブ領域上にゲートスタックを形成するための好ましい方法を図２に関連して説明する。最初のステップ３０は、成膜のためのアクティブ領域の界面を準備する。これは、たとえば界面層を形成することを含むことができる。これは、たとえば、Ａｒでソフトスパッタエッチングすることにより、界面から余分な自然酸化物を除去することを含む場合もある。実施形態によっては、自然酸化物の薄い〜１ｎｍ以下の層が界面層として残されるものもある。本発明の実施形態は、準備するステップ３０の前にトランジスタのドレイン、ソース領域およびチャネル領域を形成するための従来のステップを含むこともできる。また、ドレインおよびソース領域は後に、たとえばゲートスタックの後に、注入によって形成される場合もある。アクティブ領域界面を準備した後に、誘電体ＷＳｉＮｙの薄膜を成膜するための環境条件が設定される（ステップ３２）。ＷＳｉＮｙ成膜のためにＡｒ＋Ｎ２の環境を用いることができる。Ｎ２流が存在する環境の中でＷＳｉ３Ｎ４ターゲットがスパッタリングされることができ、これにより誘電体ＷＳｉＮｙの成膜を開始する（ステップ３４）。
誘電体ＷＳｉＮｙを確実に生成するかどうかは、成膜チャンバ内で成膜中にプラズマ電力条件をモニタする（ステップ３６）ことに左右される。ここで図３を参照して、プラズマ電圧および電力により、成膜されることになるＷＳｉＮｙのタイプについてのリアルタイム情報を提供する。一例のグラフは、成膜中の窒素流に対するプラズマ電圧（菱形の点で描かれており、左側縦軸の目盛り）および電流（四角形の点で描かれており、右側縦軸の目盛り）を示す。約２０ｓｃｃｍよりわずかに小さいところでは、プラズマ電流が急激に減少するとともに、プラズマ電圧は急激に増加する。この場所は、他の成膜条件に大きく依存して変化する。成膜条件には、反応物の圧力、全電力、相対的なガス流、成膜温度およびターゲットのタイプがある。いずれの場合でも、プラズマ電圧が急激に増加し始め、プラズマ電流が急激に減少し始める窒素流の量は、誘電体ＷＳｉＮｙ薄膜がその窒素流以上で成膜することになることを正確に予測する指標である。窒素流を制御する（ステップ３８）と同時に、モニタすること（ステップ３６）により、高誘電率誘電体ＷＳｉＮｙ薄膜が確実に形成されるようになる。
好適例として、誘電体ＷＳｉＮｙ薄膜は低温、たとえば室温で成膜できる。誘電体薄膜は、たとえば急熱アニールシステムにおいてアニールされ（ステップ４０）、結合を緩和し、かつ直にゲートを成膜するための誘電体薄膜の界面を準備することができる。アニーリング温度も比較的低温、たとえば〜４５０℃にすることができる。次に、誘電体ＷＳｉＮｙ薄膜上にゲートが直に形成される（ステップ４２）。通常は、これは、フォトリソグラフィでマスクパターンを形成すること、およびゲートエッチング工程とを含み、ゲートは回路配線パターンの一部として成膜される。ゲートを形成した後に、ゲート酸化物スペーサがゲートスタックの環境に成膜される（ステップ４４）。スペーサの後にドーピングが行われ、たとえば当業者に知られているように注入することより、トランジスタのソースおよびドレイン領域を形成することができる。集積回路形成工程では、その後、層間誘電体、ならびにソースおよびドレインコンタクトが形成され、トランジスタと、他の類似の素子との集積とが完了される。
本発明のトランジスタは、集積回路を形成するために用いられる従来の装置を変更することなく、集積回路プロセスに容易に組み込むことができる。障壁層を用いないことで、ゲート成膜中にゲート誘電体が劣化しないようにするために障壁層を必要とするプロセスに比べて、１つのプロセスステップをなくすことができる。これは、トランジスタ素子およびプロセスの集積化を大きく簡略化する。
本発明の特定の実施形態が図示および記載されてきたが、他の変更形態、置換形態および代替形態が当業者には明らかであることは理解されたい。そのような変更形態、置換形態および代替形態は、添付の特許請求の範囲によって確定されるべきである本発明の精神および範囲から逸脱することなく行うことができる。
本発明の種々の特徴は、添付の特許請求の範囲に記載される。
Claims (10)
- ＭＯＳトランジスタであって、
基板と、
前記基板内にあるアクティブ領域と、
前記基板上にある界面酸化物薄膜と、
前記界面酸化物薄膜上に形成されるＷＳｉＮｙゲート誘電体薄膜と、
前記ＷＳｉＮｙゲート誘電体薄膜によって前記アクティブ領域から分離されるゲートとを含むＭＯＳトランジスタ。 - 前記ＷＳｉＮｙゲート誘電体薄膜は〜１０ｎｍ未満の厚みを有する請求項１に記載のＭＯＳトランジスタ。
- 前記ＷＳｉＮｙゲート誘電体薄膜は〜２−〜５ｎｍの範囲内の厚みを有する請求項１に記載のＭＯＳトランジスタ。
- ホットキャリア効果を低減するために前記ゲートの環境に堆積されるスペーサをさらに含む請求項１に記載のＭＯＳトランジスタ。
- 前記アクティブ領域はソース、ドレイン領域およびチャネル領域を含み、前記トランジスタはさらに、前記ゲート、ならびに前記ソースおよびドレイン領域への素子コンタクトを含む請求項４に記載のＭＯＳトランジスタ。
- 前記素子コンタクトは回路配線パターンの一部を構成する請求項５に記載のＭＯＳトランジスタ。
- 集積回路の一部として形成される請求項６に記載のＭＯＳトランジスタ。
- ＭＯＳトランジスタゲート誘電体ＷＳｉＮｙ薄膜を形成するための方法であって、
前記ゲート誘電体ＷＳｉＮｙ薄膜を成膜するための界面を準備するステップと、
前記ゲート誘電体ＷＳｉＮｙ薄膜を成膜するための環境条件を設定するステップと、
前記ゲート誘電体ＷＳｉＮｙ薄膜を成膜するステップとを含むＭＯＳトランジスタゲート誘電体ＷＳｉＮｙ薄膜を形成するための方法。 - 前記設定するステップは、前記ゲート誘電体ＷＳｉＮｙ薄膜を成膜するために窒素流を制御することを含む請求項８に記載の方法。
- 前記成膜するステップは、成膜中にプラズマ電力をモニタすること、および前記ゲート誘電体ＷＳｉＮｙ薄膜を成膜するために窒素流を制御することを含む請求項９に記載の方法。
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| RU2723982C1 (ru) * | 2019-08-06 | 2020-06-18 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) | Способ изготовления полупроводникового прибора |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US46789A (en) * | 1865-03-14 | Peeey g | ||
| US81862A (en) * | 1868-09-08 | Alfred arnemann | ||
| US5440174A (en) * | 1992-10-20 | 1995-08-08 | Matsushita Electric Industrial Co., Ltd. | Plurality of passive elements in a semiconductor integrated circuit and semiconductor integrated circuit in which passive elements are arranged |
| JPH08125412A (ja) * | 1994-10-19 | 1996-05-17 | Mitsubishi Electric Corp | 伝送線路，及びその製造方法 |
| US5907188A (en) * | 1995-08-25 | 1999-05-25 | Kabushiki Kaisha Toshiba | Semiconductor device with conductive oxidation preventing film and method for manufacturing the same |
| US5916634A (en) * | 1996-10-01 | 1999-06-29 | Sandia Corporation | Chemical vapor deposition of W-Si-N and W-B-N |
| JPH10223900A (ja) * | 1996-12-03 | 1998-08-21 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| US5872376A (en) * | 1997-03-06 | 1999-02-16 | Advanced Micro Devices, Inc. | Oxide formation technique using thin film silicon deposition |
| US6084279A (en) * | 1997-03-31 | 2000-07-04 | Motorola Inc. | Semiconductor device having a metal containing layer overlying a gate dielectric |
| EP0908934B1 (en) * | 1997-10-07 | 2008-12-31 | Texas Instruments Incorporated | Method of manufacturing a gate electrode |
| US6861356B2 (en) * | 1997-11-05 | 2005-03-01 | Tokyo Electron Limited | Method of forming a barrier film and method of forming wiring structure and electrodes of semiconductor device having a barrier film |
| US6103607A (en) * | 1998-09-15 | 2000-08-15 | Lucent Technologies | Manufacture of MOSFET devices |
| US6339246B1 (en) * | 1998-12-11 | 2002-01-15 | Isik C. Kizilyalli | Tungsten silicide nitride as an electrode for tantalum pentoxide devices |
| KR100296126B1 (ko) * | 1998-12-22 | 2001-08-07 | 박종섭 | 고집적 메모리 소자의 게이트전극 형성방법 |
| US6294807B1 (en) * | 1999-02-26 | 2001-09-25 | Agere Systems Guardian Corp. | Semiconductor device structure including a tantalum pentoxide layer sandwiched between silicon nitride layers |
| US20020043466A1 (en) * | 1999-07-09 | 2002-04-18 | Applied Materials, Inc. | Method and apparatus for patching electrochemically deposited layers using electroless deposited materials |
| US6444478B1 (en) * | 1999-08-31 | 2002-09-03 | Micron Technology, Inc. | Dielectric films and methods of forming same |
| US6383879B1 (en) * | 1999-12-03 | 2002-05-07 | Agere Systems Guardian Corp. | Semiconductor device having a metal gate with a work function compatible with a semiconductor device |
| JP2001185506A (ja) * | 1999-12-22 | 2001-07-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6184072B1 (en) * | 2000-05-17 | 2001-02-06 | Motorola, Inc. | Process for forming a high-K gate dielectric |
| US6383873B1 (en) * | 2000-05-18 | 2002-05-07 | Motorola, Inc. | Process for forming a structure |
| US20020089023A1 (en) * | 2001-01-05 | 2002-07-11 | Motorola, Inc. | Low leakage current metal oxide-nitrides and method of fabricating same |
| US6541280B2 (en) * | 2001-03-20 | 2003-04-01 | Motorola, Inc. | High K dielectric film |
| US6518106B2 (en) * | 2001-05-26 | 2003-02-11 | Motorola, Inc. | Semiconductor device and a method therefor |
| US7037862B2 (en) * | 2001-06-13 | 2006-05-02 | Micron Technology, Inc. | Dielectric layer forming method and devices formed therewith |
| JP3781666B2 (ja) * | 2001-11-29 | 2006-05-31 | エルピーダメモリ株式会社 | ゲート電極の形成方法及びゲート電極構造 |
| US6696332B2 (en) * | 2001-12-26 | 2004-02-24 | Texas Instruments Incorporated | Bilayer deposition to avoid unwanted interfacial reactions during high K gate dielectric processing |
| US6794281B2 (en) * | 2002-05-20 | 2004-09-21 | Freescale Semiconductor, Inc. | Dual metal gate transistors for CMOS process |
-
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