TW200412671A - MOS transistor with high k gate dielectric - Google Patents

Description

200412671 玖、發明說明： 【發明所屬戈_技勒宁領超^】 發明領域 本發明係屬於半導體的領域。本發明尤係關於MSO電 5 晶體。 發明背景 在將MOS電晶體縮小至很小尺寸（例如小至〇· 1 gm)的 發展過程中之一產業上的障礙，係為閘極介電質的性能。 10在矽MOSFET元件中的傳統閘極介電質係為§1〇2。si〇2為一 穩定的閘極介電質材料’其上可供製成閘極，典型係為多 晶矽。但是，將Si〇2閘極介電質的尺寸減至超薄範圍内（即 小於20A的厚度）’已被證實是無效用的，因為該等元件會 開始大量的洩漏電流，即寄生電子流會由通道流向該閘 15極。極薄的Sl〇2層已知會不穩定，並已達到實用的極限。 雖可保持較厚的薄膜來避免洩漏電流，但此會與將元件縮 小至次微米範圍的目標衝突。故業界已在尋求高介電常數 (k)膜來取代Si〇2。 尋求替代的閘極介電質之研究仍持續進行中。使用不 20同的閘極介電質所遇到之一困難係，必須在一含有高k介電 質的金屬和該閘極之間使用一個別的障壁層，其典型為多 晶矽。該障壁層的功能係阻止用來形成該多晶矽的前身質 與南k介電質材料發生反應。該多晶矽的前身質即為矽烷 (SiH4)。該前身質的分解會在其環境中產生氫，而氫會與在 5 200412671 一傳統金屬氧化物介電質中之曝露的金屬氧化物鍵發生反 應。該等金屬氧化物介電質，例如Zr02，會形成曝露的氧 化物鍵，其在形成多晶矽時將會反應。此將會劣化該介電 質層，並減降其介電常數。障壁層能解決此問題，但會增 5 加一製程步驟。而一般原則係最好能減少製程步驟為較佳。 可被沈積成超薄層，例如約l〇nm或更小厚度之適用的 閘極介電質，應具有高介電常數，低介電狀態密度及良好 的熱穩定性等。在MOS元件中之高介電常數閘極介電質的 物理及電性質，並不似Si02的性質一般被普遍公知。許多 10 高 k材料，例如Ta205、HF02、Ti02、SrTi03、及BaSrTi03 等，當直接與矽接觸時會變得熱不穩定，而需要一障壁層。 惟該等障壁層會形成縮小厚度的限制。 【發明内容】 發明概要 15 本發明之一較佳的MOS電晶體含有主動區等形成於一 基材中。一介面氧化物薄膜係設在該基材上。一WSiN^I 極介電薄膜會被設在該介面氧化物薄膜上，而使一閘極與 該等主動區隔絕。 圖式簡單說明 20 第1圖為本發明一較佳實施例之MOS電晶體的示意圖； 第2圖為本發明在一MOS之主動區上製成一閘極膜疊 的較佳實施方法之方塊圖；及 第3圖為較佳實施例之介電WSiNy薄膜的生長條件之 描點說明圖。 6 c 】 較佳實施例之詳細說明 本發明所提供之MOS電晶體乃包含WSiNy製成的超薄 介電膜。該介電膜的性質會在製造時被控制來達到一高介 5電常數k°在較佳實施例的電晶體中，WSiNy介電膜等會被 製成而不設置障壁層，且一閘極會被直接設在該介電膜 上。本發明的製法包括沈積製程，而會設定沈積條件來控 制該等介電薄膜的介電性質。本發明之一特定的較佳製法 係包括在製造電晶體時來控制沈積參數，如n2流、電漿能 10量等，及沈積溫度，而來製成WSiNy介電膜。WSiNy膜正常 並不會形成介電質，而會形成適用於障壁層或導電層的薄 膜。本發明則提供一種方法，能在沈積時藉控制N2流並監 控電漿能量，而可預定地來製成介電的wsiNy膜。 本發明現將參照較佳實施例的^408元件來說明。在描 15述本發明時，特定例舉的元件、製造方法、及元件用途等 係僅供說明而已。尺寸及例示元件可能會被誇大來供說明 和瞭解本發明之用。各圖式的元件並不需要互相按照比 例。而是，當要清楚地示出發明重點時將會予以誇張強調。 被以傳統方式用-二維示意膜層結構來示出的單獨M0S元 20件，專業人員應可瞭解其乃在提供一三維結構且為集積物 的說明。專業人員亦可瞭解，本發明的元件和方法係可用 傳統的積體電路製造設備來製成或實施。 現請茶閱第1圖，本發明之一較佳實施例的M 〇 S電晶體 8乃被示出。該電3«具有源極區和&極區辦形成於一基 7 200412671 材12中。該各區係例如藉摻雜一適當的半導體基材而以傳 統的製法來形成。一舉例的基材為一單晶矽晶圓。於此所 述的基材乃包括-半導體層，其具有主動區等，即源極、 汲極、和通逼區等，且不排除該基材12亦被設在另一層上 5的可能性，該另一層例如為一塊層，其通常亦被視為一基 材。形成於基材12中的源極和汲極區1〇會互相分開，而如 習知一般，在基材上形成一可供製成一閘疊13的區域。有 一通道區14介於該等源極和汲極區1〇之間。一介面氧化物 薄膜16，例如自然氧化物或Si〇2，會被設在該基材12上以 10便接合一薄介電膜18。該薄介面氧化物層π之厚度最好小 於lnm。依據本發明，該閘極介電薄膜ι8係由絕緣的 所製成。該薄膜18具有約1〇〜35的高介電常數k。該閘極介 電薄膜18的厚度係小於1 〇nm，而最好是在2〜5nm的範圍 内。 15 依據第1圖的較佳實施例，一閘極20，例如多晶矽，會 被直接設在該介電薄膜18上而未使用一障壁層。將該間極 20直接製設在WSiNy介電薄膜18上，將可免除一製程步 驟，而能減少生產該MOS電晶體之製程的複雜性和費用。 免除該障壁層將可大大地簡化電晶體元件和製程的整合。 20該WSiNy薄膜18的特性在沈積該多晶石夕閘極2〇時是很穩定 的思即在沈積閘極時任何與其前身質的反應，對該閘極介 電薄膜18只有極小的或幾乎沒有影響。 氧化物間隔物22會被設在源極和沒極區1 〇上並包圍該 閘極20，俾減少熱載子效應。接觸物26等會被製成來觸接 8 200412671 閘極20和源極與汲極區10。通常，該等接觸物26會被製成 穿過一層間介電質27。在本發明之較佳實施例中的接觸物 2 6會形成一電路互接紋路的一部份，該紋路係被包含於一 可將該MOS電晶體8連接於其它裝置的積體電路中。該電晶 5 體8會如習知地操作，即以源極和汲極電壓控制該通道區14 中的載子流，而以閘極電壓控制該通道。 在一 MOS電晶體之主動區上製成一閘疊的較佳方法， 現將參照第2圖來說明。一最先步驟30係製備該主動區的介 面以供沈積。此可包括例如，製成一介面層。此亦可包括 10 例如以Ar來軟丨賤射餘刻而由該介面除去過多的自然氧化 物。在某些實施例中，一 lnm或更少的薄層自然氧化物會被 保留來作為一介面層。本發明的實施例亦可包括在該準備 步驟30之前，先來製成該電晶體之汲極、源極和通道區等 的習知步驟。該等汲極和源極區亦可在嗣後才來製成，例 15 如在製成閘疊之後，經由植入而來形成。在備妥該主動區 介面之後，用來沈積一介電〜8丨斗薄膜之環境條件將會被 設定（步驟32)。一Ar+N2的環境係能被用來沈積WSiNy。一 WSi3N4的靶嗣可在一具有N2流的環境中被濺射來開始沈積 介電的WSiNy(步驟34)。 20 介電的WSiNy要可靠地製成係有賴在沈積時來監測一 沈積腔室中的電漿能量狀態（步驟36)。請參閱第3圖，電漿 的電壓和能量將會提供有關被沈積之WSiNy類型的瞬時資 訊。該圖例乃示出在沈積時，電漿電壓（以菱形描點來繪成 的左垂直標度)和電流（以矩形描點來繪成的的右垂直標度) 9 200412671 相對於N2流的關係。在稍低於約20sccm時，電裝電壓合 速增加，而電漿電流會迅速減少。此遽變點會依據其^的 沈積條件而改變，即如反應器壓力、總能量、相對氣體充 沈積溫度和把的種類荨。在任何情況下，當電漿雷 电&開始 遽增而電漿電流開始遽減時的N2流量係為一精準的予貝、 流下來沈 值，即一介電WSiNy膜將會在此值及更高的” 積。配合該N2流的控制（步驟38)，該監控步驟36將可確保 高k介電WSiNy膜的形成。

較好是，該介電WSiNy膜能在低溫，例如室溫，來被 10沈積。該等介電膜亦可例如在一快速熱退火系統中來被退 火(步驟40)，俾釋開鍵結並製備該介電膜的介面以供閘極 直接沈積其上。該退火溫度亦可較低，例約45〇t：。然後， 該閘極會被直接製成（步驟42)於該介電的WsiNy膜上。通 常，此係包含以光微影法來形成罩幕圖案，及一閘極蝕刻 15製程，且該閘極會被沈積形成一電路互接紋路的一部份。 该閘極製成之後’氧化物間隔物則會被沈積（步驟44)來圍繞 該閘疊。在製成間隔物之後，乃可例如藉專業人士所習知 的植入法來製成該電晶體的源極和汲極區等。在一積體電 路形成製程中，一層間介電質及源極和汲極接觸物等嗣可 20被製成，而來完成一電晶體及其與其它相同元件的整合。 本發明的電晶體之製法乃可容易地融入於積體電路製 程中，而不必修正用來製成該等積體電路的習知設備。不 必使用一P早壁層，則相較於需要一障壁層的製程將可減少 一製程步驟，而能確保當沈積該閘極時不會令閘極介電膜 10 200412671 劣化。此將可大為簡化電晶體元件及製程的整合。 雖本發明之一特定實施例已被示出及說明，應請瞭解 其它的修正、替代及變化等亦為專業人士所可輕易得知。 該等修正、替代、變化等將可被製成而不超出本發明的精 5 神與範疇，其應由所附申請專利範圍來決定。 本發明的各種特徵係陳述於所附申請專利範圍中。 t圖式簡單說明3 第1圖為本發明一較佳實施例之MOS電晶體的示意圖； 第2圖為本發明在一 MOS之主動區上製成一閘極膜疊 10 的較佳實施方法之方塊圖；及 第3圖為較佳實施例之介電WSiNy薄膜的生長條件之 描點說明圖。 【圖式之主要元件代表符號表】 18…薄介電膜 20…閘極 22…間隔物 26…接觸物 27…層間介電質 3〇〜44…各步驟

8—MOS電晶體 10…源極/汲極區 12…基材 13…閘疊 14…通道區 16…介面氧化物薄膜 11

Claims (1)

1. 200412671 拾、申請專利範圍： 1. 一種MOS電晶體，包含： 一基材； 主動區等設在該基材中， 5 —介面氧化物薄膜設在該基材上； 一 WSiNy閘極介電薄膜設在該介面氧化物薄膜 上；及 一閘極藉該WSiNy閘極介電薄膜來與該等主動區 隔離。 10 2·如申請專利範圍第1項之MOS電晶體，其中該WSiN^I 極介電薄膜具有小於l〇nm的厚度。 3·如申請專利範圍第2項之MOS電晶體，其中該WSiNy閘 極介電薄膜具有2〜5nm的厚度。 4.如申請專利範圍第1項之MOS電晶體，更含有間隔物等 15 設在該閘極周圍以減少熱載子效應。 5·如申請專利範圍第4項之MOS電晶體，其中該等主動區 包含源極/汲極及通道區等，而該電晶體更包含對該等 閘極與源極和汲極區之元件接觸物。 6. 如申請專利範圍第5項之MOS電晶體，其中該等元件接 20 觸物包含一電路互接紋路的一部份。 7. 如申請專利範圍第6項之MOS電晶體，其乃構成一積體 電路的一部份。 8. —種用來製成一 MOS電晶體閘極介電WSiNy^膜的方 法，包含以下步驟： 12 製備一可供沈積該閘極介電WSiNy薄膜的介面； 设定用來沈積該閘極介電wsiNy薄膜的環境條 件；及 、 沈積該閘極介電WSiNy薄膜。 9·如:請專利範圍第8項之方法，其中該設定步驟包含控 制氮氣流來沈積該介電WsiN。 1〇·如申請專職圍第9奴方法，其中該沈積步驟包含在 沈積時來監測電漿能量及控制該氮氣流來沈積該介電 WSiNy。

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