JP2004179854A - フォーマット変換回路 - Google Patents
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Abstract
【解決手段】フォーマット変換回路100は、サンプリングクロックCKに同期してビデオデータVDを書き込みかつ読み出すFIFOメモリ101と、MPEG2−TSのパケットヘッダを発生するヘッダ発生回路102と、ビデオデータVDの水平同期信号を検出する同期タイミング検出回路103と、パケットヘッダのバイト数とFIFOメモリ101から読み出されたビデオデータVDのバイト数とをカウントするカウンタ104と、カウントされたバイト数が4バイトに達するまでパケットヘッダを選択し、その後はFIFOメモリ101から読み出されたビデオデータを選択するスイッチ105とを備える。
【選択図】 図8
Description
【発明の属する技術分野】
本発明は、フォーマット変換回路に関し、さらに詳しくは、ビデオデータのフォーマットをMPEG2(Moving Picture Experts Group phase 2)−TS(Transport Stream)の疑似フォーマットに変換するフォーマット変換回路に関する。
【0002】
【従来の技術】
図11は、従来のビデオデータキャプチャシステムの全体構成を示す機能ブロック図である。このビデオデータキャプチャシステムは、既存のデジタル放送受信機用システムチップ1にキャプチャ回路3を追加することにより、アナログビデオ信号をキャプチャし、そのキャプチャしたビデオデータをシステムメモリに転送する。
【0003】
現在提供されているデジタル放送受信機用システムチップ1は、図11に示すように、CPU(中央演算処理装置)11と、MPEGデコーダ12と、オーディオデコーダ13と、ビデオエンコーダ14と、外部バスインタース15と、内部ローカルバス16と、メモリコントローラ17と、デマルチプレクサ18と、その他の回路群19とを備える。
【0004】
デジタル放送受信機用システムチップ1を用い、NTSC(National Television System Committee)やPAL(Phase Alternating Line)形式などのアナログビデオ信号をキャプチャしてシステムメモリ2に転送するためには、デジタル放送受信機用システムチップ1の外部にキャプチャ回路3を追加する必要がある。
【0005】
キャプチャ回路3は、1フレーム分のビデオデータを蓄積するフレームバッファメモリ31と、フレームバッファメモリ31の読出及び書込動作を制御するメモリコントローラ32と、フレームバッファメモリ31から読み出された1フレーム分のビデオデータを外部バス4経由でデジタル放送受信機用システムチップ1に転送するデータ転送インターフェース33とを備える。
【0006】
アナログビデオ信号はビデオデコーダ5によりITUR−BT.656又は601形式のデジタルビデオデータに変換され、キャプチャ回路3に入力される。キャプチャ回路3は入力されたビデオデータを蓄積し、その蓄積したビデオデータをフレーム単位で一括してデジタル放送受信機用システムチップ1に転送する。デジタル放送受信機用システムチップ1において、外部バス4経由で転送されたビデオデータは外部バスインターフェース15により内部ローカルバス16に転送される。メモリコントローラ17は、内部ローカルバス16に転送されたビデオデータをシステムメモリ2に書き込む。
【0007】
キャプチャ回路3をデジタル放送受信機用システムチップ1に内蔵することも可能であるが、ビデオデータのインターフェース用にピン数が増え、キャプチャ回路3の追加により回路規模が大きくなる。その結果、デジタル放送受信機用システムチップ1のコストが高くなる。
【0008】
【特許文献1】
特開平10−116064号公報
【特許文献2】
特開平9−322148号公報
【特許文献3】
特開平10−198632号公報
【0009】
【発明が解決しようとする課題】
本発明の目的は、既存のデジタル放送受信機用システムチップをそのまま用い、キャプチャ回路を追加することなく、外部から与えられるビデオデータのキャプチャを可能とするフォーマット変換回路を提供することである。
【0010】
【課題を解決するための手段】
本発明によるフォーマット変換回路は、記憶手段と、ヘッダ発生手段と、同期検出手段と、選択手段とを備える。記憶手段は、ビデオデータを記憶するためのものである。ヘッダ発生手段は、動画圧縮規格に従うパケットヘッダを発生する。同期検出手段は、ビデオデータの同期信号を検出する。選択手段は、同期検出手段が同期信号を検出してからその次の同期信号を検出するまでの間に、ヘッダ発生手段により発生されたパケットヘッダの選択とそのパケットヘッダに対応するペイロードとして記憶手段から読み出された所定量のビデオデータの選択とを繰り返す。
【0011】
このフォーマット変換回路では、選択手段によりビデオデータは所定量ごとに分割され、分割されたビデオデータの間に動画圧縮規格に従ってパケットヘッダが挿入される。これにより、ビデオデータのフォーマットは動画圧縮規格に似たフォーマットに変換される。この変換されたビデオデータをデジタル放送受信機用システムチップにその動画圧縮規格用の入力ポートから入力すれば、そのシステムチップはそのビデオデータを正規のデータと同等に処理する。その結果、キャプチャしたビデオデータをシステムメモリまで転送することができる。また、ビデオデータは分割され、そのまま出力されるので、フォーマット変換はリアルタイムに行われる。しかもビデオデータのある同期信号とその次の同期信号との間にパケットヘッダ及びペイロードの複数の組み合わせが出力されるので、パケットヘッダの挿入に伴うビデオデータの処理の遅れは同期期間で吸収される。
【0012】
好ましくは、選択手段は、カウンタと、スイッチとを含む。カウンタは、同期検出手段により検出された同期信号に応答してリセットされ、ヘッダ発生手段から出力されたパケットヘッダの量と記憶手段から読み出されたビデオデータの量とをカウントする。スイッチは、カウンタによりカウントされたパケットヘッダの量が所定量に達するまでヘッダ発生手段により発生されたパケットヘッダを選択し、カウンタによりカウントされたパケットヘッダの量が所定量に達した後は記憶手段から読み出されたビデオデータを選択する。
【0013】
以上の結果、本発明によるフォーマット変換回路は、既存のデジタル放送受信機用システムチップをそのまま用い、キャプチャ回路を追加することなく、外部から与えられるビデオデータのキャプチャが可能である。
【0014】
【発明の実施の形態】
以下、添付図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明を援用する。
【0015】
図1は、本発明の実施の形態によるフォーマット変換回路100を含むビデオデータキャプチャシステムの全体構成を示す機能ブロック図である。図1に示すように、このビデオデータキャプチャシステムでは、図11に示したキャプチャ回路3の代わりにフォーマット変換回路100が追加される。フォーマット変換回路100は、ビデオデコーダ5から出力されたデジタルビデオデータVDのフォーマットをMPEG2−TSの疑似フォーマットに変換する。MPEG2−TSの疑似フォーマットに変換されたビデオデータ(以下「MPEG2−TSデータ」という。)MDは、デジタル放送受信機用システムチップ1のMPEG2−TS用入力ポートを通じてデマルチプレクサ18に与えられる。デマルチプレクサ18は、MPEG2−TSのデータパケットを処理するための回路である。デマルチプレクサ18及びMPEG2−TS用入力ポートは、既存のデジタル放送受信機用システムチップ1に常設されている。
【0016】
ここで、デジタルビデオデータVDはたとえばITUR−BT.656形式の場合は8ビットであり、その中に水平同期信号や垂直同期信号などの制御信号を含む。デジタルビデオデータVDはITUR−BT.656形式に限定されることなく、たとえばITUR−BT.601形式などでもよい。
【0017】
フォーマット変換回路100によりフォーマットをMPEG2−TSの疑似フォーマットに変換してMPEG2−TSデータMDをデマルチプレクサ18に入力すれば、デマルチプレクサ18はその入力されたMPEG2−TSデータMDをMPEG2−TSに規定された真のデータと同等に処理する。その結果、入力されたMPEG2−TSデータMDは内部ローカルバス16及びメモリコントローラ17経由でシステムメモリ2に転送され得る。システムメモリ2は、CPU11のワーク領域とデコーダ12,13及びグラフィックス20に関連するワーク領域とを有する。このようにキャプチャされたビデオデータをシステムメモリ2に取り込めば、グラフィックス20はそのビデオデータをグラフィック処理することができる。
【0018】
フォーマット変換回路100の詳細を説明する前に、既存のデジタル放送受信機用システムチップ1に常設されているデマルチプレクサ18の機能を説明する。
【0019】
デマルチプレクサ18は、図2に示すように、(1)パケット同期機能、(2)PID(Packet Identification)フィルタリング機能、(3)クロックリカバリ機能、(4)スクランブル解除機能、(5)エラー処理機能、(6)データ処理機能(PES(Packetized Elementary Stream)又はESパケット組み立て)、(7)データ転送機能という、概ね7つの機能を有する。MPEG2−TSの各データパケットは188バイトの固定長を有する。各データパケットは、最小4バイトのパケットヘッダと、データ本体の情報を含むペイロードとからなる。パケットヘッダは、パケットの先頭を示す同期バイト、パケットの個別ストリームの属性を示すPIDなどを含む。
【0020】
デマルチプレクサ18はパケット同期機能により同期バイトを検出し、連続したMPEG2−TSデータMDを188バイトのデータパケットに分割する。続いて、デマルチプレクサ18はPIDフィルタリング機能によりPIDを参照し、必要なデータパケットを抽出する。続いて、デマルチプレクサ18はデータ処理機能により、抽出したデータパケットを必要な形式に組み立てPIDごとに管理する。続いて、デマルチプレクサ18はデータ転送機能により、クロックリカバリ関連のデータをクロックリカバリ機能に転送し、スクランブル解除関連のデータをスクランブル解除機能に転送し、エラー処理関連のデータをエラー処理機能に転送し、ビデオデータをMPEGデコーダ12に転送し、オーディオデータをオーディオデコーダ13に転送し、その他のデータをシステムメモリ2に転送する。その他の機能は必要に応じてシステムメモリ1のデータを処理し、転送する。
【0021】
以上の説明から明らかなように、デマルチプレクサ18を利用してビデオデータをシステムメモリ2まで転送するためには、図3に示すように、同期バイト及びPIDを含む4バイトのパケットヘッダをビデオデータ184バイトごとに挿入すればよい。フォーマット変換回路100はこのようなフォーマット変換を行うためのものであるが、図11に示した従来のキャプチャ回路3には必要なフレームバッファメモリ31を不要とするために、次の2つの条件を満足する必要がある。
(1)フォーマット変換をリアルタイムで行うこと
(2)入力されるビデオデータVDのサンプリングクロックと出力されるMPEG2−TSデータMDのサンプリングクロックとを同期させること
【0022】
図3に示したようにビデオデータVDを184バイト単位で断片化し、その間にパケットヘッダを挿入しなければならないのであるから、上記(1)の条件を満足するためには、図4に示したように184バイトのビデオデータVDを受け取る間に188バイトのMPEG2−TSデータMDを処理する方法が考えられる。この場合、入力されるビデオデータVDの転送速度と出力されるMPEG2−TSデータMDの転送速度との間には次式の関係が成立する必要がある。
【0023】
MPEG2−TSデータ転送速度=188/184×ビデオデータ転送速度
しかし、この方法ではMPEG2−TSデータMDをビデオデータVDの約1.02倍の速度で転送しなければならず、ビデオデータVDのサンプリングクロックに同期してMPEG2−TSデータMDを転送することができない。よって、この方法では上記(2)の条件を満足しない。
【0024】
一方、上記(2)の条件を満足するためには、図5に示したように入力されるビデオデータVD及び出力されるMPEG2−TSデータMDを同じサンプリングクロックで処理しかつ転送する方法が考えられる。しかし、この方法ではMPEG2−TSデータMDの転送が184バイトのデータパケットごとにパケットヘッダの4バイト分だけ遅れる。よって、この方法を単純に採用すると、上記(1)の条件を満足しなくなる。本発明の実施の形態によるフォーマット変換回路100はこの後者の方法を採用しながらも上記(1)の条件も満足するように構成される。以下にその構成を説明する。
【0025】
図6にビデオデータVDのフレーム構成を示す。図6から明らかなように、1フレームはn本のラインから構成され、これらのラインが逐次的に並んでビデオデータVDを構成する。このビデオデータVDには、映像の有効データが存在しない2種類の同期期間が存在する。1つは水平同期期間であり、もう1つは垂直同期期間である。水平同期期間はライン間に存在し、垂直同期期間はフレーム間に存在する。
【0026】
図5に示した方法ではパケットヘッダを挿入する分だけ疑似MPEG2−TSフォーマットへの変換処理が遅れるが、本発明の実施の形態によるフォーマット変換回路100はビデオデータVDに存在する水平同期期間を利用してこの遅れを吸収する。この遅れを吸収するための方法を図7に示す。
【0027】
図7に示すように、入力されたビデオデータVDは複数に分断され、出力されるべきMPEG2−TSデータMDのペイロードとなる。各ペイロードの前にはMPEG2−TSに規定されたパケットヘッダが挿入される。図7に示した例では、ラインXの有効データの転送が終了した後に未だペイロードが転送されている。しかし、このペイロードの転送もラインXに続く水平同期期間中に終了する。この水平同期期間が終了して次のラインX+1の有効データの転送が開始すると、再びペイロードの転送が開始する。1ラインのデータを188バイトのペイロードに分断すると、188バイト未満の端数データが生じる場合がある。この場合は、端数データにダミーデータを付加して188バイトのペイロードとすればよい。このような方法でビデオデータVDのフォーマットを疑似MPEG2−TSに変換すると、ビデオデータVDの水平同期期間中に有効データが存在しない空白期間が生じる。このような空白期間は垂直同期期間でも同様に生じる。本発明によるフォーマット変換回路100は、このような空白期間を除く期間で有効なデータが存在することを示すデータバリッド信号を生成するように構成される。
【0028】
図8にこのような動作を実現するフォーマット変換回路100の詳細を示す。図8に示すように、フォーマット変換回路100は、FIFO(First−In First−Out)メモリ101と、ヘッダ発生回路102と、同期タイミング検出回路103と、カウンタ104と、スイッチ105とを備える。フォーマット変換回路100にはビデオデータVD及びそのサンプリングクロックCKが入力される。ITUR−BT.656形式のビデオデータVDの場合、水平同期信号や垂直同期信号などの制御信号はビデオデータVDに埋め込まれている。制御信号がビデオデータVDに埋め込まれていない場合、制御信号はビデオデータVDと併せて入力される。フォーマット変換回路100からはMPEG2−TSデータMDが出力されるとともに、ビデオデータVDのサンプリングクロックCKがMPEG2−TSデータMDのサンプリングクロックCKとしてそのまま出力される。また、フォーマット変換回路100からは出力されるMPEG2−TSデータMDの有効性を示すデータバリッド信号DVも併せて出力される。
【0029】
FIFOメモリ101は、ビデオデータVDのサンプリングクロックCKに応答してビデオデータVDを記憶する。すなわち、FIFOメモリ101は、ビデオデータVDのサンプリングクロックCKに同期してビデオデータVDを書き込み、かつ、同じサンプリングクロックCKに同期してビデオデータVDを読み出す。FIFOメモリ101はまた、後述するカウンタ104から出力されたデータバリッド信号DVが活性化されるとリセットされ、その記憶したビデオデータVDを消去する。
【0030】
ヘッダ発生回路102は、ビデオデータVDのサンプリングクロックCKに応答してMPEG2−TSに従うパケットヘッダを発生する。パケットヘッダは、MPEG2−TSに規定された通りのPID及び同期バイトを含む。
【0031】
同期タイミング検出回路103は、ビデオデータVDのサンプリングクロックCKに応答してビデオデータVDの水平同期信号を検出し、カウンタ104及びFIFOメモリ101に通知する。
【0032】
カウンタ104は、同期タイミング検出回路103により検出された水平同期信号に応答してリセットされ、ヘッダ発生回路102から出力されたパケットヘッダのバイト数とFIFOメモリ101から読み出されたビデオデータVDのバイト数とをカウントする。
【0033】
スイッチ105は、カウンタ104によりカウントされたバイト数がMPEG2−TSに規定されたパケットヘッダのバイト数(具体的には4バイト)に達するまでヘッダ発生回路102により発生されたパケットヘッダを選択し、カウンタ104によりカウントされたバイト数がMPEG2−TSに規定されたパケットヘッダのバイト数(具体的には4バイト)に達した後はFIFOメモリ101から読み出されたビデオデータを選択する。スイッチ105は具体的には、2つの入力端子1051及び1052と、出力端子1053とを有する。入力端子1051はFIFOメモリ101から出力されるビデオデータを受ける。入力端子1052はヘッダ発生回路102から出力されるパケットヘッダを受ける。スイッチ105はカウンタ104から出力されるセレクト信号SEに応答して切り換わる。具体的には、カウンタ104のカウント値が「4」以下のとき出力端子1053は入力端子1052に接続され、カウンタ104のカウント値が「4」を超えたとき出力端子1053は入力端子1051に接続される。
【0034】
次に、図9及び図10のタイミング図を参照し、以上のように構成されたフォーマット変換回路100の動作を説明する。
【0035】
図9及び図10に示すように、ビデオデータVDのサンプリングクロックCKに同期してビデオデータVDがFIFOメモリ101に書き込まれる。具体的には、サンプリングクロックCKの1サイクルごとに1バイトのビデオデータVDが書き込まれる。本例では、1水平期間(ある水平同期期間から次の水平同期期間までの期間)内に1440バイトの有効なビデオデータVDが入力される。水平同期期間内には無効な(無意味な)データが入力される。水平同期信号HSは水平同期期間でL(論理ロー)レベルに活性化され、水平期間でH(論理ハイ)レベルに非活性化される。図9及び図10ではビデオデータVDとは別に水平同期信号HSが示されているが、ITUR−BT.656形式のビデオデータVDの場合、水平同期信号HSはビデオデータVDに埋め込まれている。したがって、この場合、水平同期信号HSはビデオデータVDから抽出される。
【0036】
水平同期信号HSがLレベルに非活性化されている水平同期期間ではセレクト信号SEはLレベルであるから、ヘッダ発生回路102から出力された4バイトのパケットヘッダはスイッチ105により選択され、MPEG2−TSデータMDとして出力される。カウンタ104はこのパケットヘッダのバイト数をカウントするから、カウント値CVは「0」から「4」になる。カウント値が「0」でなくなると、カウンタ104はデータバリッド信号DVをHレベルに活性化する。
【0037】
水平同期期間が終了すると、有効なビデオデータVDが順次FIFOメモリ101に書き込まれ、直ちに読み出される。カウント値が「4」を超え「5」になると、カウンタ104はセレクト信号SEをHレベルに変更する。これにより、スイッチ105が切り換わり、4バイトのパケットヘッダに続いてFIFOメモリ101から読み出されたビデオデータが選択され、MPEG2−TSデータMDのペイロードとして出力される。
【0038】
カウンタ104はパケットヘッダに引き続き、FIFOメモリ101から読み出されたビデオデータのバイト数をカウントする。カウンタ104が184バイト目のビデオデータをカウントすると、カウント値は「188」に達する。この時点でフォーマット変換回路100は184バイトのビデオデータをMPEG2−TSデータMDのペイロードとして出力したことになるから、カウンタ104はセレクト信号SEをLレベルに変更し、再びヘッダ発生回路102から出力されたパケットヘッダを選択するようスイッチ105を切り換える。
【0039】
以降、上記と同じ動作を繰り返す。ただし、最初の184バイトのビデオデータVDはリアルタイムにMPEG2−TSデータMDとして出力されるが、2番目以降の184バイトのビデオデータVDはその前に挿入されるパケットヘッダの分だけ遅れて出力される。たとえば、2番目の184バイトのビデオデータVD(185〜368)は4バイト分だけ遅れ、3番目の184バイトのビデオデータVD(369〜552)は8バイト(=4バイト×2)分だけ遅れ、最後(7番目)の184バイトのビデオデータVD(1288〜1440)は28バイト(=4バイト×7)分だけ遅れる。
【0040】
本例ではビデオデータVDは1440バイトであるから、184バイトのペイロードに分割されると、最後のペイロードは152(1440÷184の余り)バイトしかない。そこで、最後のペイロードには32(=184−152)バイトのダミーデータが付加される。ダミーデータはどのようなデータであってもよいが、ここではFIFOメモリ101から任意に読み出したデータがダミーデータとされる。カウンタ104は有効なデータに引き続きダミーデータもカウントし、カウント値CVが「188」に達すると、セレクト信号SEをLレベルに変更し、さらにデータバリッド信号DVをLレベルに非活性化する。
【0041】
次のラインのビデオデータVDも上記と同様に処理される。次のラインのビデオデータVDのフォーマット変換が開始するとき、カウンタ104はデータバリッド信号DVを再びHレベルに活性化する。FIFOメモリ101は前のラインのビデオデータVDを消去するために、このHレベルのデータバリッド信号DVに応答してリセットされる。
【0042】
以上のように本発明の実施の形態では、4バイトのパケットヘッダを挿入する期間中に入力されたビデオデータVDをFIFOメモリ101に留めておく必要がある。したがって、FIFOメモリ101に必要な容量は一般に次式で表される。
【0043】
FIFOのサイズ={(ビデオデータ1ライン分のバイト数/184)−A}×パケットヘッダのバイト数
A=0:ビデオデータ1ライン分のバイト数が184で割り切れない場合
A=1:ビデオデータ1ライン分のバイト数が184で割り切れる場合
本例では、ビデオデータ1ライン分のバイト数=14440で、パケットヘッダのバイト数=4であるから、A=0となり、FIFOメモリ101に必要な容量は次式により28バイトとなる。
【0044】
FIFOのサイズ={(1440/184)−0}×4=28(バイト)
したがって、従来のフレームバッファメモリ31に必要な容量に比べ、本発明の実施の形態のFIFOメモリ101に必要な容量は大幅に小さくなる。具体的には、NTSCの場合、有効なデータ量は1ライン当たり1440バイトで、1フレームには485ラインが存在するから、1フレーム当たりのデータ量は698400バイト(=1440バイト×485ライン)となる。よって、従来のフレームバッファメモリ31には698400バイトの容量が必要であるのに対し、本発明の実施の形態のFIFOメモリ101にはわずか28バイトの容量しか必要でない。
【0045】
以上のように本発明の実施の形態によれば、フォーマット変換回路100はビデオデータVDのフォーマットをMPEG2−TSの疑似フォーマットに変換しているため、その変換したMPEG2−TSデータMDをデジタル放送受信機用システムチップ1にMPEG2−TS用入力ポートから入力すれば、デマルチプレクサ18はその入力されたMPEG2−TSデータMDを正規のMPEG2−TSデータと同等に処理する。その結果、従来のようにキャプチャ回路3を用いることなく、キャプチャしたビデオデータVDをシステムメモリ2まで転送することができる。また、フォーマット変換回路100は、ビデオデータVDのサンプリングクロックCKに同期してビデオデータをFIFOメモリ101に書き込み、かつ、同じサンプリングクロックCKに同期してFIFOメモリ101からビデオデータを読み出し、さらにビデオデータVDのサンプリングクロックCKをそのままMPEG2−TSデータMDのサンプリングクロックCKとして出力するようにしているため、MPEG2−TSデータMDをビデオデータVDと同期させることができる。しかも、フォーマット変換回路100はパケットヘッダの挿入に伴うビデオデータVDの処理の遅れを水平同期期間で吸収するようにしているため、フォーマット変換をリアルタイムで行うことができる。
【0046】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
【図面の簡単な説明】
【図1】本発明の実施の形態によるフォーマット変換回路を含むビデオデータキャプチャシステムの全体構成を示す機能ブロック図である。
【図2】図1に示したデジタル放送受信機用システムチップのデマルチプレクサによるMPEG2−TSデータの処理方法を説明するための図である。
【図3】図1に示したビデオデコーダから出力されるビデオデータのフォーマット変換方法の一例を説明するための図である。
【図4】フォーマット変換方法の他の例を説明するための図である。
【図5】図1に示したフォーマット変換回路によるフォーマット変換方法を説明するための図である。
【図6】図1に示したビデオデコーダから出力されるビデオデータのフレーム構成を示す図である。
【図7】図1に示したフォーマット変換回路によるフォーマット変換方法の全容を説明するための図である。
【図8】図1に示したフォーマット変換回路の構成を示す機能ブロック図である。
【図9】図8に示したフォーマット変換回路の動作を示すタイミング図である。
【図10】図9に続くタイミング図である。
【図11】従来のビデオデータキャプチャシステムの全体構成を示す機能ブロック図である。
【符号の説明】
100 フォーマット変換回路
101 FIFOメモリ
102 ヘッダ発生回路
103 同期タイミング検出回路
104 カウンタ
105 スイッチ
Claims (5)
- ビデオデータを記憶するための記憶手段と、
動画圧縮規格に従うパケットヘッダを発生するヘッダ発生手段と、
前記ビデオデータの同期信号を検出する同期検出手段と、
前記同期検出手段が同期信号を検出してからその次の同期信号を検出するまでの間に、前記ヘッダ発生手段により発生されたパケットヘッダの選択とそのパケットヘッダに対応するペイロードとして前記記憶手段から読み出された所定量のビデオデータの選択とを繰り返す選択手段とを備えたことを特徴とするフォーマット変換回路。 - 請求項1に記載のフォーマット変換回路であって、
前記選択手段は、
前記同期検出手段により検出された同期信号に応答してリセットされ、前記ヘッダ発生手段から出力されたパケットヘッダの量と前記記憶手段から読み出されたビデオデータの量とをカウントするカウンタと、
前記カウンタによりカウントされたパケットヘッダの量が所定量に達するまで前記ヘッダ発生手段により発生されたパケットヘッダを選択し、前記カウンタによりカウントされたパケットヘッダの量が所定量に達した後は前記記憶手段から読み出されたビデオデータを選択するスイッチとを含むことを特徴とするフォーマット変換回路。 - ビデオデータのフォーマットをMPEG2−TSの疑似フォーマットに変換するフォーマット変換回路であって、
前記ビデオデータのクロックに応答して前記ビデオデータを記憶するためのFIFOメモリと、
前記ビデオデータのクロックに応答して前記MPEG2−TSに従うパケットヘッダを発生するヘッダ発生回路と、
前記ビデオデータの水平同期信号を検出する同期タイミング検出回路と、
前記同期タイミング検出回路により検出された水平同期信号に応答してリセットされ、前記ヘッダ発生回路から出力されたパケットヘッダのバイト数と前記FIFOメモリから読み出されたビデオデータのバイト数とをカウントするカウンタと、
前記カウンタによりカウントされたバイト数が前記MPEG2−TSに規定されたパケットヘッダのバイト数に達するまで前記ヘッダ発生回路により発生されたパケットヘッダを選択し、前記カウンタによりカウントされたバイト数が前記MPEG2−TSに規定されたパケットヘッダのバイト数に達した後は前記FIFOメモリから読み出されたビデオデータを選択するスイッチとを備えたことを特徴とするフォーマット変換回路。 - 請求項3に記載のフォーマット変換回路であって、
前記カウンタは、前記パケットヘッダ及び前記ビデオデータのバイト数とをカウントしている間、前記MPEG2−TSの疑似フォーマットに変換されたデータの有効性を示すデータバリッド信号を出力することを特徴とするフォーマット変換回路。 - 請求項4に記載のフォーマット変換回路であって、
前記FIFOメモリは、前記カウンタから出力されたデータバリッド信号に応答してリセットされ、その記憶したビデオデータを消去することを特徴とするフォーマット変換回路。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020174851A1 (ja) * | 2019-02-28 | 2020-09-03 | ソニーセミコンダクタソリューションズ株式会社 | 復調回路、復調方法、送信装置 |
CN112188137A (zh) * | 2019-07-01 | 2021-01-05 | 北京华航无线电测量研究所 | 基于fpga的高帧频逐行图像转换至标清pal隔行图像实现方法 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3786121B2 (ja) * | 2004-03-09 | 2006-06-14 | セイコーエプソン株式会社 | データ転送制御装置及び電子機器 |
GB2412825B (en) * | 2004-03-31 | 2007-05-23 | Sony Uk Ltd | Packet-based video network |
JP2006268260A (ja) * | 2005-03-23 | 2006-10-05 | Seiko Epson Corp | データ転送制御装置及び電子機器 |
JP2012257041A (ja) * | 2011-06-08 | 2012-12-27 | Sony Corp | 通信装置、通信システム、通信方法及びプログラム |
US8664984B2 (en) * | 2012-06-01 | 2014-03-04 | Lsi Corporation | Pulse synchronizer circuit |
US9392214B2 (en) | 2013-02-06 | 2016-07-12 | Gyrus Acmi, Inc. | High definition video recorder/player |
US10361814B2 (en) * | 2016-06-15 | 2019-07-23 | Friday Harbor Llc | Encoding for frameless packet transmissions |
US10560357B2 (en) | 2017-11-28 | 2020-02-11 | Marvell World Trade Ltd. | Distributed checksum calculation for communication packets |
US10673994B2 (en) * | 2018-03-29 | 2020-06-02 | Marvell International Ltd. | Network packet generator employing multiple header templates and configurable hardware registers |
US10469633B2 (en) | 2018-03-29 | 2019-11-05 | Marvell World Trade Ltd. | Low-latency pipeline for media-to-ethernet frame packaging |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4237553A (en) * | 1978-12-26 | 1980-12-02 | Bell Telephone Laboratories, Incorporated | Data packet multiplexing in a staggered fashion |
DE69520919T2 (de) * | 1994-09-28 | 2002-03-28 | Matsushita Electric Industrial Co., Ltd. | Digitale Verabeitung geeignet für ein analoges vom Standard abweichendes Videosignal |
JP3977881B2 (ja) | 1996-05-29 | 2007-09-19 | 株式会社日立製作所 | 受信装置 |
US5812760A (en) * | 1996-06-25 | 1998-09-22 | Lsi Logic Corporation | Programmable byte wise MPEG systems layer parser |
JP3926873B2 (ja) * | 1996-10-11 | 2007-06-06 | 株式会社東芝 | コンピュータシステム |
US5831690A (en) * | 1996-12-06 | 1998-11-03 | Rca Thomson Licensing Corporation | Apparatus for formatting a packetized digital datastream suitable for conveying television information |
JPH10198632A (ja) | 1997-01-13 | 1998-07-31 | Matsushita Electric Ind Co Ltd | Pcカード |
US5844615A (en) * | 1997-01-16 | 1998-12-01 | General Instrument Corporation | Communication of VBI data in digital television data streams |
WO1998043423A1 (fr) | 1997-03-25 | 1998-10-01 | Sony Corporation | Procede et dispositif generant un flux d'acheminement et dispositif de transmission de programme |
US6233253B1 (en) * | 1997-05-23 | 2001-05-15 | Thomson Licensing S.A. | System for digital data format conversion and bit stream generation |
US6553147B2 (en) * | 1998-10-05 | 2003-04-22 | Sarnoff Corporation | Apparatus and method for data partitioning to improving error resilience |
JP2000165445A (ja) | 1998-11-30 | 2000-06-16 | Sony Corp | データパケット化装置及び方法並びにデータ多重化装置 |
JP2000209580A (ja) * | 1999-01-13 | 2000-07-28 | Canon Inc | 画像処理装置およびその方法 |
JP2001251266A (ja) | 2000-03-07 | 2001-09-14 | Sony Corp | データ送出装置及びトランスポートストリーム生成装置並びにそのデータストリーム生成方法 |
JP2003529296A (ja) * | 2000-03-27 | 2003-09-30 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 第1形式の入力ストリームに第2形式のデータを挿入する方法 |
KR100673419B1 (ko) * | 2000-12-28 | 2007-01-24 | 엘지전자 주식회사 | 전송 시스템 및 데이터 처리 방법 |
US7356051B2 (en) * | 2001-01-24 | 2008-04-08 | Broadcom Corporation | Digital visual interface with audio and auxiliary data cross reference to related applications |
FR2821998A1 (fr) * | 2001-03-06 | 2002-09-13 | Koninkl Philips Electronics Nv | Procede de codage d'images numeriques base sur la dissimulation d'erreurs |
JP2003304560A (ja) * | 2002-04-10 | 2003-10-24 | Sony Corp | デジタルビデオエンコーダ |
US7027515B2 (en) * | 2002-10-15 | 2006-04-11 | Red Rock Semiconductor Ltd. | Sum-of-absolute-difference checking of macroblock borders for error detection in a corrupted MPEG-4 bitstream |
-
2002
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-
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020174851A1 (ja) * | 2019-02-28 | 2020-09-03 | ソニーセミコンダクタソリューションズ株式会社 | 復調回路、復調方法、送信装置 |
US11483600B2 (en) | 2019-02-28 | 2022-10-25 | Sony Semiconductor Solutions Corporation | Demodulation circuit, demodulation method, and transmitter |
CN112188137A (zh) * | 2019-07-01 | 2021-01-05 | 北京华航无线电测量研究所 | 基于fpga的高帧频逐行图像转换至标清pal隔行图像实现方法 |
CN112188137B (zh) * | 2019-07-01 | 2022-07-08 | 北京华航无线电测量研究所 | 基于fpga的高帧频逐行图像转换至标清pal隔行图像实现方法 |
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Publication number | Publication date |
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