JPH1188441A - メモリ制御装置及び方法、送信装置、受信装置 - Google Patents

メモリ制御装置及び方法、送信装置、受信装置

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JPH1188441A
JPH1188441A JP9248515A JP24851597A JPH1188441A JP H1188441 A JPH1188441 A JP H1188441A JP 9248515 A JP9248515 A JP 9248515A JP 24851597 A JP24851597 A JP 24851597A JP H1188441 A JPH1188441 A JP H1188441A
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JP9248515A
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Yasuyuki Tanaka
康之 田中
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Canon Inc
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
    • G06F5/12—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F2205/10—Indexing scheme relating to groups G06F5/10 - G06F5/14
    • G06F2205/108—Reading or writing the data blockwise, e.g. using an extra end-of-block pointer
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    • G06F2205/12—Indexing scheme relating to groups G06F5/12 - G06F5/14
    • G06F2205/126—Monitoring of intermediate fill level, i.e. with additional means for monitoring the fill level, e.g. half full flag, almost empty flag

Abstract

(57)【要約】 【課題】 所定量のデータの読み出し若しくは書き込み
のタイミングにズレが生じても、該データの欠落を最小
限にとどめることのできるメモリ制御装置及び方法を提
供する。 【解決手段】 固定長データを所定数記憶するメモリか
ら読み出されたデータ量を検出し、該検出されたデータ
量を所定値と比較し、該比較結果に応じて前記メモリの
読み出しアドレスを制御する。又、固定長データを所定
数記憶するメモリに書き込まれたデータ量を検出し、該
検出されたデータ量を所定値と比較し、該比較結果に応
じて前記メモリの書き込みアドレスを制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリ制御装置及び
方法、送信装置、受信装置に係り、特にメモリに対する
読み出し及び書き込み制御に関するものである。
【０００２】
【従来の技術】近年、ディジタル技術の発展に伴い、膨
大なデータ量のディジタルデータ（例えば、動画像デー
タ）を圧縮符号化することによってデータ量の削減を行
い、比較的低い伝送レートで記録媒体等に伝送する装置
が開発されている。
【０００３】この種の装置として、最近、ＨＤ民生用デ
ジタルＶＣＲ評議会により、ディジタル化されたビデオ
信号を磁気テープに対して記録再生するディジタルＶＴ
Ｒのフォーマットが規格化された。
【０００４】この規格に基づくディジタルＶＴＲでは、
入力されたビデオ信号をＤＣＴ、量子化、更に可変長符
号化の技術を用いて圧縮符号化し、その情報量を１２５
Ｍｂｐｓ程度から２５Ｍｂｐｓ程度に圧縮している。こ
のように圧縮されたビデオ信号は、メモリを介してエラ
ー検出／訂正用の検出訂正符号（例えば、リードソロモ
ン積符号）が付加され、磁気テープに所定のデータ形式
で記録される。
【０００５】また、前記規格に基づいて生成されたビデ
オ信号は、所定単位のブロックデータ毎にパケッタイズ
され、ディジタルインタフェースを介して外部の記録装
置等へ高速に伝送することもできる。
【０００６】
【発明が解決しようとする課題】このように、ディジタ
ルＶＴＲにより圧縮符号化されたディジタルビデオ信号
をリアルタイムに記録、再生する場合、或いは外部の機
器（例えば、他のディジタルＶＴＲ）に対してリアルタ
イムに送信、受信する場合、通常、複数フレーム単位の
ビデオ信号を一時的に記憶可能なメモリが必要となる。
【０００７】例えば、ディジタルＶＴＲにてリアルタイ
ムに生成されたディジタルビデオ信号を、該信号の速度
とは異なる速度の伝送路を介して外部に伝送する場合、
送信側では、伝送されるディジタルビデオ信号を伝送路
の伝送速度に合わせるため、一時的にメモリに保持する
必要がある。そして、送信側はメモリに保持されたディ
ジタルビデオ信号を伝送路の伝送速度に合わせて１パケ
ット分のデータ毎に順次読み出し、出力する。
【０００８】又、外部から送信されるパケットを順次受
信する場合も同様に、受信した各パケットのデータを元
のディジタルビデオ信号の速度に戻すため、各パケット
のデータを一時的にメモリに保持する必要がある。
【０００９】このように、例えばメモリに保持されたデ
ータを１パケット分のデータ毎に読み出す、或いは１パ
ケット分のデータ毎にメモリに書き込む場合には次のよ
うな問題点があった。
【００１０】例えば、メモリから１パケット分のデータ
を読み出すタイミングにズレが生じた場合、そのパケッ
ト分のデータの全てを読み出せないことがあった。その
結果、メモリに残された残りのデータが、次に読み出さ
れるデータと共に読み出されるため、その読み出しデー
タは全くでたらめなデータ配列となってしまうことがあ
った。
【００１１】又、メモリへ１パケット分のデータを書き
込むタイミングにズレが生じた場合には、そのパケット
分のデータの全てを書き込めないことがあった。その結
果、そのパケットのデータの一部は、次にメモリに書き
込まれるデータと共に書き込まれるため、その書き込み
データは全くでたらめなデータ配列となってしまうこと
があった。
【００１２】以上の背景から本出願の発明の第１の目的
は、所定量のデータの読み出し若しくは書き込みのタイ
ミングにズレが生じても、該データの欠落を最小限にと
どめることのできるメモリ制御装置及び方法を提供する
ことである。
【００１３】又、本出願の発明の第２の目的は、一時的
にメモリに記憶されたデータを所定量毎に順次外部の出
力する際に、メモリの読み出しタイミングにズレが生じ
ても、該データの欠落を最小限にとどめることのできる
送信装置を提供することである。
【００１４】更に、本出願の発明の第３の目的は、外部
より順次入力される所定量のデータを一時的にメモリに
記憶する際に、メモリの書き込みタイミングにズレが生
じても、該データの欠落を最小限にとどめることのでき
る受信装置を提供することである。
【００１５】
【課題を解決するための手段】上述のような目的を達成
するために、本発明のメモリ制御装置は、固定長データ
を所定数記憶するメモリから読み出されたデータ量を検
出する検出手段と、前記検出手段により検出されたデー
タ量を所定値と比較する比較手段と、前記比較手段の比
較結果に応じて前記メモリの読み出しアドレスを制御す
る制御手段とを具備することを特徴とする。
【００１６】又、本発明のメモリ制御装置は、固定長デ
ータを所定数記憶するメモリに書き込まれたデータ量を
検出する検出手段と、前記検出手段により検出されたデ
ータ量を所定値と比較する比較手段と、前記比較手段の
比較結果に応じて前記メモリの書き込みアドレスを制御
する制御手段とを具備することを特徴とする。
【００１７】又、本発明のメモリ制御装置は、所定量の
データからなるパケットを一単位として、データを記憶
するメモリを制御するメモリ制御装置であって、過去に
読み出されたパケットのプリセットアドレスに対して前
記所定量のデータに対応する量分アドレスをシフトする
ことにより、次に読み出されるパケットのプリセットア
ドレスを設定するアドレス制御手段を具備することを特
徴とする。
【００１８】又、本発明のメモリ制御装置は、所定量の
データからなるパケットを一単位として、データを記憶
するメモリを制御するメモリ制御装置であって、過去に
書き込まれたパケットのプリセットアドレスに対して前
記所定量のデータに対応する量分アドレスをシフトする
ことにより、次に書き込まれるパケットのプリセットア
ドレスを設定するアドレス制御手段を具備することを特
徴とする。
【００１９】又、本発明のメモリ制御方法は、固定長デ
ータを所定数記憶するメモリから読み出されたデータ量
を検出し、該検出されたデータ量を所定値と比較し、該
比較結果に応じて前記メモリの読み出しアドレスを制御
することを特徴とする。
【００２０】又、本発明のメモリ制御方法は、固定長デ
ータを所定数記憶するメモリに書き込まれたデータ量を
検出し、該検出されたデータ量を所定値と比較し、該比
較結果に応じて前記メモリの書き込みアドレスを制御す
ることを特徴とする。
【００２１】又、本発明の受信装置は、外部よりパケッ
ト伝送された固定長データを受信する受信手段と、前記
受信手段により受信された固定長データを所定数を記憶
する記憶手段と、前記記憶手段から読み出されたデータ
量を検出する検出手段と、前記検出手段により検出され
たデータ量を所定値と比較する比較手段と、前記比較手
段の比較結果に応じて前記記憶手段の読み出しアドレス
を制御する制御手段とを具備することを特徴とする。
【００２２】更に、本発明の送信装置は、固定長データ
を所定数を記憶する記憶手段と、前記記憶手段に記憶さ
れたデータを前記固定長データ毎にパケット化し、外部
に送信する送信手段と、前記記憶手段に書き込まれたデ
ータ量を検出する検出手段と、前記検出手段により検出
されたデータ量を所定値と比較する比較手段と、前記比
較手段の比較結果に応じて前記記憶手段の書き込みアド
レスを制御する制御手段とを具備することを特徴とす
る。
【００２３】
【発明の実施の形態】以下、本発明のメモリ制御装置及
び方法、送信装置、受信装置について図面を用いて詳細
に説明する。
【００２４】図１は本発明に係る実施例におけるディジ
タルＶＴＲの構成を示すブロック図である。
【００２５】図１において、１０は本発明が適用される
ディジタルＶＴＲ、２０はディジタル化されたビデオ信
号やオーディオ信号を双方向に伝送可能な伝送路で、例
えばシリアルバスにて構成されている。３０は被写体の
光学像を撮像し、該撮像信号からビデオ信号を生成する
ビデオカメラ、４０はディジタルＶＴＲ１０より出力さ
れたビデオ信号に斯かる画像を表示するモニタである。
【００２６】以下に、ディジタルＶＴＲ１０における記
録再生動作について説明する。
【００２７】図１において、操作部１１９により「記
録」の指示を行うと、ビデオカメラ３０等の外部機器よ
り出力されたビデオ信号は入出力回路１０１に入力され
る。入出力回路１０１は入力されたビデオ信号をディジ
タル信号に変換すると共に、フィルタ処理等を施してビ
デオメモリ１０３に出力する。
【００２８】ビデオメモリ１０３は複数フレーム分（本
実施例では２フレーム）の圧縮されていないビデオ信号
を記憶可能であり、記憶されたビデオ信号を後段の圧縮
／伸長回路１０５の処理に適した順番に読み出して（シ
ャフリング）出力する。圧縮／伸長回路１０５は前述の
ようにＤＣＴ、量子化、可変長符号化等の技術を用いて
ビデオ信号の情報量を圧縮すると共に符号化し、もとの
入力ビデオ信号の順に読み出されるようトラックメモリ
１０７に供給する。
【００２９】トラックメモリ１０７は複数フレーム分
（本実施例では３フレーム分）の圧縮されたビデオ信号
及びオーディオ信号、その他の付加信号を記憶可能なメ
モリである。ここで、本実施例のトラックメモリ１０７
は３バンク構成となっており、これら３つのバンクを入
力ビデオ信号に同期して順次切り換えて各フレームのビ
デオ信号を記憶する。
【００３０】誤り訂正処理回路１０９はトラックメモリ
１０９にアクセスして、誤りを検出して訂正するための
誤り検出符号（例えば、リードソロモン積符号）を用い
てトラックメモリ１０７に書き込まれたビデオ信号に対
して誤り訂正符号化処理を施す。
【００３１】トラックメモリ１０７より読み出されたビ
デオ信号は、記録再生処理回路１１３に出力される。記
録再生処理回路１１３は誤り訂正符号化されたビデオ信
号に対してＩＤ、同期信号等を付加すると共にデジタル
変調処理を施して記録再生回路１１５に出力する。記録
再生回路１１５は、記録再生処理回路１１３にて変調さ
れたビデオ信号を回転ヘッドを用いて磁気テープに記録
する。
【００３２】次に、操作部１１９により「再生」の指示
を行うと、記録再生回路１１５より再生されたビデオ信
号は記録再生処理回路１１３に出力される。記録再生処
理回路１１３は、再生されたビデオ信号を復調すると共
に元のデジタル信号を検出する。また記録再生処理回路
１１３は更に、同期信号、ＩＤ信号を検出し、ＩＤ信号
に基づいて再生ビデオ信号をトラックメモリ１０７に書
き込む。
【００３３】誤り訂正処理回路１０９は、トラックメモ
リ１０７にアクセスして、トラックメモリ１０７に書き
込まれたビデオ信号に対して誤り訂正復号化処理を施し
て再生ビデオ信号中のエラーを訂正し、訂正不能な信号
は他の再生ビデオ信号により補間する。
【００３４】誤り訂正復号化処理が施されたビデオ信号
は、圧縮／伸長回路１０５に出力される。圧縮／伸長回
路１０５は、再生ビデオ信号に対して記録時とは逆の処
理を施して、再生ビデオ信号を復号すると共にその情報
量を伸長し、ビデオメモリ１０３に書き込む。ビデオメ
モリ１０３は、ラスタスキャンの順番にビデオ信号を読
み出して入出力回路１０１に供給する。入出力回路１０
１は、ビデオメモリ１０３より読み出されたビデオ信号
に対して画素の補間等を行い、モニタ４０による表示に
適した形態の信号に変換すると共にアナログ信号に変換
し、モニタ４０に出力する。
【００３５】次に、ディジタルＶＴＲ１０におけるビデ
オ信号の伝送動作について説明する。
【００３６】図１において、１１１はＩＥＥＥ１３９４
シリアルバスに準拠したディジタルインタフェース（Ｄ
ＩＦ）であり、伝送路２０を介して接続された他の機器
と双方向に同期通信若しくは非同期通信できる。又、Ｄ
ＩＦ１１１は、圧縮／符号化回路１０５の供給する圧縮
ビデオ信号及び不図示の音声信号処理回路の供給するオ
ーディオ信号、又は記録再生処理回路１１３の供給する
再生信号を所定のフォーマットにパケッタイズして他の
機器に出力できる。
【００３７】図２は本発明に係る実施例におけるトラッ
クメモリ１０７に記憶されるデータの構成例を示す図で
ある。
【００３８】図２において、トラックメモリ１０７に記
憶されるデータは、７７バイトの有効データ（２０４）
に対して３バイトのＩＤデータが付加された８０バイト
で１ブロックを構成している。３バイトのＩＤデータの
うち、ＩＤ０（２０１）はデータのタイプ（ヘッダ、サ
ブコード、ビデオＡＵＸ、オーディオ、ビデオのいずれ
か）を示し、ＩＤ１（２０２）は再生データを伝送する
場合にそのデータが記録されていたトラックの番号を示
す（本実施例のディジタルＶＴＲ１０では、１フレーム
のビデオ信号をＮＴＳＣ方式では１０本のトラックに記
録し、ＰＡＬ方式では１２本のトラックに記録してい
る。従って本実施例のトラック番号は、これら１０本ま
たは１２本のトラックのうちどのトラックに記録されて
いたデータであるかを示す）。また、ＩＤ２（２０３）
はブロックの番号を示している。
【００３９】本実施例において、１トラック分のデータ
は、１個のヘッダブロック、２個のサブコードブロッ
ク、３個のビデオＡＵＸブロック、９個のオーディオブ
ロック、１３５個のビデオブロックにより構成される。
通常、送信時においてトラックメモリ１０７は、１トラ
ック分のデータを６ブロック（４８０バイト）単位に順
次ＤＩＦ１１１に出力する。そしてＤＩＦ１１１は、該
６ブロックを１パケット分のデータ（以下、ＤＩＦデー
タという）としてパケッタイズして外部の機器に対して
送信する。
【００４０】ここでＤＩＦ１１１は、所定の通信サイク
ル期間（１２５μｓ）毎に転送帯域が保証されたisochr
onous（同期）転送と、必要に応じて不定期なタイミン
グで通信を行うasynchronous（非同期）転送の２つの通
信方式を有している。例えば、上記のヘッダデータ、サ
ブコードデータ、ビデオＡＵＸデータ、ビデオデータ及
びオーディオデータから構成されるＤＩＦデータは、is
ochronous（同期）転送用の伝送パケットにパケッタイ
ズされ、一定のデータレートで連続的に他の機器のディ
ジタルインタフェースにシリアル転送される。又、制御
コマンドのような制御データはasynchronous（非同期）
転送用のパケットにパケッタイズされてシリアル転送さ
れる。
【００４１】図３は本発明に係る実施例におけるisochr
onous（同期）転送用の伝送パケットの構成例を示す図
である。尚、本実施例のパケットは、１２＋４×Ｎバイ
トのデータで構成される。
【００４２】図３において、３０１は長さフィールドで
あり、ヘッダ部（３０１〜３０５）の後に続くデータフ
ィールドのバイト長を規定する。３０２はisochronous
転送用のチャンネル番号を示すフィールドであり、８ビ
ットのデジタル信号を使ってisochronous転送に論理的
な番号を与える。受信側ではこのチャンネル番号を参照
し、必要としているisochronous転送データを判別す
る。３０３はtcodeフィールドであり、このパケットがi
sochronous転送用のパケットである場合には、その旨を
示す値が挿入される。３０４はsyフィールドで、ソース
とディスティネーションの間で同期情報のやり取りをす
るのに使われ、アプリケーション・ソフトウェアが利用
する。３０５はヘッダＣＲＣフィールドであり、３０１
〜３０４のフィールドのデータに対するエラー検出用コ
ードである。３０６はデータフィールドであり、例えば
ＤＩＦデータ等のisochronous転送用データを格納す
る。３０７はデータＣＲＣであり、パケットデータのエ
ラー検出用コードである。
【００４３】又、ＤＩＦ１１１が、外部のディジタルイ
ンタフェースによりisochronous転送されたビデオ信号
を受信する場合について説明する。
【００４４】ＤＩＦ１１１は、伝送路２０を介してisoc
hronous転送されたパケットを順次受信すると共に、該
パケットのヘッダを用いて各パケットに含まれるＤＩＦ
データを取り出し、トラックメモリ１０７に書き込む。
ここで、ＶＴＲ１０が記録状態（例えば、ディジタルダ
ビング処理中）である場合には、トラックメモリ１０７
に書き込まれた複数のＤＩＦデータからなるトラックデ
ータを読み出して記録再生処理回路１１３に出力し、前
述の如く記録処理を行う。また、再生状態となっていた
場合には、外部より受信された複数のＤＩＦデータから
なるビデオ信号を前述の如く、圧縮／伸長回路１０５を
用いて復号し、モニタ４０にて表示する。
【００４５】図４は本発明に係る実施例におけるＤＩＦ
１１１の送信回路の構成を示すブロック図である。本実
施例では同図において、トラックメモリ１０７から出力
されたＤＩＦデータをＤＩＦ１１１の具備するメモリに
一時的に記憶させ、外部に送信する処理について説明す
る。
【００４６】図４において、４０１はＮパケット分のＤ
ＩＦデータ（本実施例では、１パケット分のＤＩＦデー
タは４８０バイト）を記憶可能なＦＩＦＯメモリで、例
えば２ポートＲＡＭにより構成されている。４０２はＦ
ＩＦＯメモリ４０１の書き込みアドレスをカウントする
書き込みアドレスカウンタで、ＦＩＦＯメモリ４０１に
１バイト分ＤＩＦデータが書き込まれる度にカウント値
をインクリメントさせる。４０３はライトイネーブル信
号（制御回路１１７から出力される）の示す書き込み期
間に１パケット分のＤＩＦデータ（４８０バイト）が書
き込まれたか否かを検査する検査回路、４０４は書き込
みアドレスカウンタ４０２のカウント値と検査回路４０
３の出力から所定のプリセット値を生成する設定値生成
回路、４０５はＦＩＦＯメモリ４０１から読み出された
ＤＩＦデータをisochronous転送用パケットにパケッタ
イズして、各isochronousパケットを所定の通信サイク
ル毎に割り当てられた転送帯域に出力する送信回路、４
０６は送信回路４０５から出力されるパケットのヘッダ
を生成するヘッダ生成回路である。
【００４７】図４において、トラックメモリ１０７から
ＤＩＦ１１１に供給される１パケット分のＤＩＦデータ
５０１は、ＦＩＦＯメモリ４０１に入力される。又、制
御回路１１７からＤＩＦ１１１に供給されるクロック５
０３及びライトイネーブル信号５０２は、ＦＩＦＯメモ
リ４０１、書き込みアドレスカウンタ４０２及び検査回
路４０３に供給される。
【００４８】ＦＩＦＯメモリ４０１は、ライトイネーブ
ル信号５０２がＬＯになると、トラックメモリ１０７か
ら出力されるＤＩＦデータ５０１をクロック５０３に応
じて１バイト単位に書き込む。尚、本実施例のＦＩＦＯ
メモリ４０１は、２パケット分のＤＩＦデータ（９６０
バイト）を記憶する容量を有している。
【００４９】書き込みアドレスカウンタ４０２は、ライ
トイネーブル信号５０２がＬＯとなり、ＦＩＦＯメモリ
４０１に入力されたＤＩＦデータがアドレス０に書き込
まれるとカウント値を１とする。そして、カウント値は
１バイトのＤＩＦデータがＦＩＦＯメモリ４０１に書き
込まれる度にインクリメントされ、その値は次に書き込
むべきアドレスとしてＦＩＦＯ４０１に供給される。こ
れにより書き込みアドレスカウンタ４０２は、ＦＩＦＯ
メモリ４０１に書き込まれたＤＩＦデータの量を検出で
きると共に、次に書き込みアドレスを指示することがで
きる。書き込みカウンタ４０２のカウント値（５０４）
は、検査回路４０３及び設定値生成回路４０４にも供給
される。
【００５０】検査回路４０３は、ライトイネーブル信号
５０２の示す期間に所定のパケット分のＤＩＦデータが
書き込まれたか否かを検査する処理回路である。
【００５１】以下、図６を用いて本発明に係る実施例に
おける検査回路４０３の構成例を示し、その動作を説明
する。
【００５２】図６において、制御回路１１７から出力さ
れるクロック５０３及びライトイネーブル信号５０２
は、レジスタ６０１に入力される。レジスタ６０１の出
力は、インバータ６０２により反転され、ＡＮＤゲート
６０３に入力される。ＡＮＤゲート６０３は、制御回路
１１７から出力されるライトイネーブル信号５０２とイ
ンバータ６０２の出力とで論理積をとる。これにより、
ＡＮＤゲート６０３は、ライトイネーブル信号５０２の
立ち上がりのタイミングを検出できる。このタイミング
は図５のＴ５０５に示す。
【００５３】一方、書き込みアドレスカウンタ４０２か
ら出力されたカウント値５０４は、比較手段６０４によ
り「０」であるか否かを比較される。この結果、比較回
路６０４は、一致すればＨＩを、不一致ならばＬＯを出
力し、後段のＯＲゲート６０５に供給する。又、比較回
路６０５及び６０６も同様に、書き込みアドレスカウン
タ４０２から出力されたカウント値５０４を「４８０」
及び「９６０」と比較し、その比較結果（一致すればＨ
Ｉ、不一致ならばＬＯ）を後段のＯＲゲート６０７に出
力する。この結果、ＯＲゲート６０７の出力は、検査回
路４０３に入力されたカウント値が０、４８０若しくは
９６０の場合にＨＩとなり、それ以外のカウント値の場
合にＬＯとなる。
【００５４】ＯＲゲート６０７の出力は、インバータ６
０８を介して反転され、ＡＮＤゲート６０９に入力され
る。ＡＮＤゲート６０９は、ＡＮＤゲート６０３の出力
とインバータ６０８の出力とで論理積をとる。つまり、
ＡＮＤゲート６０９は、ライトイネーブル信号５０２の
立ち上がり時のカウント値５０４を検査し、そのカウン
ト値５０４が０、４８０或いは９６０と一致すればＬ
Ｏ、不一致であればＨＩを出力する。このＡＮＤゲート
６０９の出力は、検査回路４０３の検査結果として設定
値算出回路４０４及び書き込みアドレスカウンタ４０２
に供給される。
【００５５】これにより、検査回路４０３は、ライトイ
ネーブル信号５０２の示す期間に１ＤＩＦデータ（４８
０バイト）が書き込まれたか否かを検査することができ
る。尚、書き込みアドレスカウンタ４０２に供給される
検査結果は、設定値生成回路４０４からの出力値をプリ
セットするプリセットイネーブル信号として供給され
る。
【００５６】設定値生成回路４０４は、書き込みアドレ
スカウンタ４０２のカウント値と検査回路４０３の出力
から所定のプリセット値を生成し、その結果を書き込み
アドレスカウンタ４０２に供給する。
【００５７】図７は書き込みアドレスカウンタ４０２の
カウント値と該カウント値に応じて生成されるプリセッ
ト値との対応を示す図である。
【００５８】図７において、設定値生成回路４０４は、
検査回路４０３の出力がＨＩの場合（即ち、ライトイネ
ーブル信号５０２の立ち上がり時にカウント値５０４が
０、４８０若しくは９６０でない場合）、予め設定され
たプリセット値を書き込みアドレスカウンタ４０２に出
力する。つまり、入力されたカウント値が０〜２４０の
場合は「０」、２４１〜４８０の場合は「４８０」、４
８１〜９６０の場合は「９６０」を出力する。この結
果、書き込みアドレスカウンタ４０２のカウンタ値は、
設定値生成回路４０４により生成された設定値にプリセ
ットされる。これにより、次にＦＩＦＯメモリ４０１に
書き込まれるＤＩＦデータの書き込みアドレス０又は４
８０の倍数に補正することができる。
【００５９】ＦＩＦＯメモリ４０１に書き込まれたＮパ
ケット分のＤＩＦデータは、送信回路４０５の読み出し
要求に応じて１パケット単位（本実施例では、４８０バ
イト単位）に読み出される。送信回路４０５は、ヘッダ
生成回路４０６にて生成されたisochronousパケット用
のヘッダ、１パケット分のＤＩＦデータ及びエラー検出
用のＣＲＣからisochronousパケットを生成し、各isoch
ronousパケットを所定の通信サイクル毎に割り当てられ
た転送帯域に出力する。
【００６０】以上により、トラックメモリ１０７から出
力される１パケット分のＤＩＦデータの書き込みが正常
に行われなかった場合でも、該ＤＩＦデータの欠落を最
小限にとどめ、次のパケット分のＤＩＦデータを正常に
書き込むことができる。
【００６１】続いて、ＦＩＦＯメモリ４０１に書き込ま
れたＮパケット分のＤＩＦデータを読み出す動作につい
て図８を用いて説明する。図８は本実施例におけるＤＩ
Ｆ１１１の受信回路の構成例を示すブロック図である。
尚、同図において、図４と同一或いはそれに相当する機
能を有する部材については同一の符号を付し、説明を省
略する。
【００６２】図８において、８０１は図４に示すＦＩＦ
Ｏメモリ４０１と同様に、Ｎパケット分のＤＩＦデータ
を記憶可能なＦＩＦＯメモリ、８０２はＦＩＦＯメモリ
８０１の読み出しアドレスをカウントする読み出しアド
レスカウンタで、ＦＩＦＯメモリ８０１から１バイト分
のＤＩＦデータが読み出される度にカウント値をインク
リメントさせる。８０３はリードイネーブル信号（制御
回路１１７から出力される）の示す読み出し期間に１パ
ケット分のＤＩＦデータが読み出されたか否かを検査す
る検査回路、８０４は読み出しアドレスカウンタ８０２
のカウント値と検査回路８０３の出力から所定のプリセ
ット値を生成する設定値生成回路、８０５は伝送路２０
を介して転送されたisochronousパケットを受信し、該
パケットに含まれるＤＩＦデータをＦＩＦＯメモリ８０
１に書き込む受信回路、８０６は受信回路８０５にて受
信されるパケットのヘッダを検出するヘッダ検出回路で
ある。
【００６３】受信回路８０５は、伝送路２０を介して所
定の通信サイクル毎にisochronous転送されるパケット
を順次受信し、各パケットのヘッダをヘッダ検出回路８
０６にて検出する。ヘッダの検出後、受信回路８０５
は、各パケットに含まれるＤＩＦデータ（本実施例で
は、４８０バイト）を順次ＦＩＦＯメモリ４０１に出力
する。ＦＩＦＯメモリ８０１は、１パケット毎に入力さ
れるＤＩＦデータを順次書き込み、記憶する。尚、本実
施例のＦＩＦＯメモリ８０１は、２パケット分のＤＩＦ
データを記憶可能な容量を有している。
【００６４】ＦＩＦＯメモリ８０１に記憶されたＤＩＦ
データは、制御回路１１７から出力されるリードイネー
ブル信号がＬＯになると、同じく制御回路１１７から出
力されるクロックに応じて１バイト単位に読み出され
る。ＦＩＦＯメモリ８０１より読み出されたＤＩＦデー
タは、トラックメモリ１０７に供給され、記憶される。
【００６５】読み出しアドレスカウンタ８０２は、リー
ドイネーブル信号がＬＯとなり、ＦＩＦＯメモリ８０１
に記憶されたＤＩＦデータがアドレス０から読み出され
るとカウント値を１とする。そして、カウント値は１バ
イトのＤＩＦデータがＦＩＦＯメモリ８０１から読み出
される度にインクリメントされ、その値は次に読み出す
べきアドレスとしてＦＩＦＯ８０１に供給される。これ
により読み出しアドレスカウンタ８０２は、ＦＩＦＯメ
モリ８０１から読み出されたＤＩＦデータの量を検出で
きると共に、次に読み出すアドレスを指示することがで
きる。読み出しアドレスカウンタ８０２のカウント値
は、検査回路８０３及び設定値生成回路８０４にも供給
される。
【００６６】検査回路８０３は、リードイネーブル信号
（制御回路１１７から出力される）の示す期間に所定の
パケット分のＤＩＦデータが読み出されたか否かを検査
する処理回路である。つまり、検査回路８０３は、リー
ドイネーブル信号の立ち上がり時に、読み出しアドレス
カウンタ８０２のカウント値が０、４８０若しくは９６
０であるかを検査し、不一致である場合にはＨＩを設定
値生成回路８０４に出力する。
【００６７】設定値生成回路８０４は、読み出しアドレ
スカウンタ８０２のカウント値と検査回路８０３の出力
から所定のプリセット値を生成し、その結果を読み出し
アドレスカウンタ８０２に供給する。つまり、設定値生
成回路８０４は、検査回路８０３の出力がＨＩで、読み
出しカウンタ８０２から出力されたカウント値が０〜２
４０の場合は「０」を出力する。又、検査回路８０３の
出力がＨＩで、カウント値が２４１〜４８０の場合は
「４８０」、４８１〜９６０の場合は「９６０」を出力
する。この結果、読み出しアドレスカウンタ８０２のカ
ウンタ値は、設定値生成回路８０４により生成された設
定値にプリセットされる。これにより、次にＦＩＦＯメ
モリ８０１から読み出されるＤＩＦデータの読み出しア
ドレスを０又は４８０の倍数に補正することができる。
【００６８】以上により、ＦＩＦＯメモリ８０１に記憶
された１パケット分のＤＩＦデータの読み出しが正常に
行われなかった場合でも、該ＤＩＦデータの欠落を最小
限にとどめ、次のパケット分のＤＩＦデータを正常に読
み出すことができる。
【００６９】以上のように本実施例では、ライトイネー
ブル信号がＦＩＦＯメモリ４０１への書き込みを指示し
ている期間に、ＦＩＦＯメモリ４０１に書き込まれたＤ
ＩＦデータを１バイト単位にカウントしている。そし
て、上記ライトイネーブル信号の立ち上がり時にカウン
タの値を検査し、その検査結果が所定の値以外であった
場合には、そのカウント値に応じた設定値に書き込むア
ドレスをプリセットする。これにより、静電気等による
ノイズにより上記イネーブル信号やクロックにスパイク
が生じた場合でも、データの欠落を最小限にとどめ通信
の途絶を回避することができる。
【００７０】又、本実施例では、リードイネーブル信号
がＦＩＦＯメモリ４０１からの読み出しを指示している
期間に、ＦＩＦＯメモリ４０１から読み出されたＤＩＦ
データを１バイト単位にカウントしている。そして、上
記リードイネーブル信号の立ち上がり時にカウンタの値
を検査し、その検査結果が所定の値以外であった場合に
は、そのカウント値に応じた設定値に読み出しアドレス
をプリセットする。これにより、静電気等によるノイズ
により上記イネーブル信号やクロックにスパイクが生じ
た場合でも、データの欠落を最小限にとどめ通信の途絶
を回避することができる。
【００７１】尚、本発明はその精神、又はその主要な特
徴から逸脱することなく、様々な形で実施することがで
きる。例えば、本実施例ではトラックメモリ１０７から
入力される１パケット分のＤＩＦデータをＦＩＦＯメモ
リ４０１に書き込み際、及びＦＩＦＯメモリ４０１に記
憶されたＤＩＦデータを１パケット毎に読み出してトラ
ックメモリ１０７に出力する際の処理ついて説明した
が、ＦＩＦＯメモリ４０１に記憶されたＤＩＦデータを
１パケット毎に読み出して送信回路４０５に出力する
際、及び受信回路８０４にて１パケット毎に受信された
ＤＩＦデータをＦＩＦＯメモリに書き込む際においても
前述の実施例と同様の処理及びそれに伴う効果をあげる
ことができる。したがって前述の実施例はあらゆる点お
いて単なる例示に過ぎず、限定的に解釈してはならな
い。
【００７２】
【発明の効果】以上説明したように本発明によれば、デ
ータの読み出し若しくは書き込みのタイミングにズレが
生じても、次のデータの読み出し若しくは書き込みアド
レスを制御することにより、データの欠落を最小限にと
どめることができる。
【００７３】又、本発明によれば、一時的にメモリに記
憶されたデータを所定量毎に順次外部の出力する際に、
メモリの読み出しタイミングにズレが生じても、次の読
み出されるデータの読み出しアドレスを制御することに
より、データの欠落を最小限にとどめることができる。
【００７４】更に、本発明によれば、外部より順次入力
される所定量のデータを一時的にメモリに記憶する際
に、メモリの書き込みタイミングにズレが生じても、次
の書き込まれるデータの書き込みアドレスを制御するこ
とにより、データの欠落を最小限にとどめることができ
る。
【図面の簡単な説明】
【図１】本発明に係る実施例におけるディジタルＶＴＲ
の構成を示すブロック図。
【図２】本発明に係る実施例におけるトラックメモリ１
０７に記憶されるデータの構成例を示す図。
【図３】本発明に係る実施例におけるisochronous（同
期）転送用の伝送パケットの構成例を示す図。
【図４】本実施例におけるＤＩＦ１１１の送信回路の構
成例を示すブロック図。
【図５】本実施例におけるＤＩＦデータ、ライトイネー
ブル信号及びクロックのタイミングを示すタイミングチ
ャート。
【図６】本実施例における検査回路４０３の構成例を示
すブロック図。
【図７】書き込みアドレスカウンタ４０２のカウント値
と該カウント値に応じて生成されるプリセット値との対
応を示す図。
【図８】本実施例におけるＤＩＦ１１１の受信回路の構
成例を示すブロック図。

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】 固定長データを所定数記憶するメモリか
    ら読み出されたデータ量を検出する検出手段と、 前記検出手段により検出されたデータ量を所定値と比較
    する比較手段と、 前記比較手段の比較結果に応じて前記メモリの読み出し
    アドレスを制御する制御手段とを具備することを特徴と
    するメモリ制御装置。
  2. 【請求項２】 請求項１において、前記検出手段は、前
    記メモリに記憶された固定長データを読み出す期間に読
    み出されたデータ量を検出することを特徴とするメモリ
    制御装置。
  3. 【請求項３】 請求項２において、前記検出手段は、前
    記読み出し期間内のクロックをカウントするカウント手
    段を含み、前記読み出し期間の終了時のカウンタ値から
    該読み出し期間に読みだされたデータ量を検出すること
    を特徴とするメモリ制御装置。
  4. 【請求項４】 請求項１〜３の何れかにおいて、前記所
    定値は、０若しくは前記固定長データのデータ量の整数
    倍であることを特徴とするメモリ制御装置。
  5. 【請求項５】 請求項１〜４の何れかにおいて、前記制
    御手段は、前記比較手段の比較結果に応じて前記メモリ
    の読み出しアドレスを前記所定値分シフトすることを特
    徴とするメモリ制御装置。
  6. 【請求項６】 請求項１〜４の何れかにおいて、前記制
    御手段は、前記比較手段の比較結果に応じて前記メモリ
    の読み出しアドレスを前記所定値にプリセットすること
    を特徴とするメモリ制御装置。
  7. 【請求項７】 請求項１〜６の何れかにおいて、前記メ
    モリは、ＦＩＦＯメモリであることを特徴とするメモリ
    制御装置。
  8. 【請求項８】 請求項１〜７の何れかにおいて、前記メ
    モリに記憶されるデータは、圧縮符号化された画像デー
    タであることを特徴とするメモリ制御装置。
  9. 【請求項９】 請求項１〜８の何れかにおいて、前記メ
    モリ制御装置は更に、前記メモリの読み出し期間を制御
    するリードイネーブル信号を入力する入力手段と、 前記メモリの書き込み期間を制御するライトイネーブル
    信号を生成する書き込み信号生成手段を具備し、 前記リードイネーブル信号は前記メモリ制御装置の外部
    にて生成され、前記ライトイネーブル信号は前記メモリ
    制御装置の内部にて生成されることを特徴とするメモリ
    制御装置。
  10. 【請求項１０】 固定長データを所定数記憶するメモリ
    に書き込まれたデータ量を検出する検出手段と、 前記検出手段により検出されたデータ量を所定値と比較
    する比較手段と、 前記比較手段の比較結果に応じて前記メモリの書き込み
    アドレスを制御する制御手段とを具備することを特徴と
    するメモリ制御装置。
  11. 【請求項１１】 請求項１０において、前記検出手段
    は、前記メモリに記憶された固定長データを書き込む期
    間に書き込まれたデータ量を検出することを特徴とする
    メモリ制御装置。
  12. 【請求項１２】 請求項１１において、前記検出手段
    は、前記書き込み期間内のクロックをカウントするカウ
    ント手段を含み、前記書き込み期間の終了時のカウンタ
    値から該書き込み期間に書き込まれたデータ量を検出す
    ることを特徴とするメモリ制御装置。
  13. 【請求項１３】 請求項１０〜１２の何れかにおいて、
    前記所定値は、０若しくは前記固定長データのデータ量
    の整数倍であることを特徴とするメモリ制御装置。
  14. 【請求項１４】 請求項１０〜１３の何れかにおいて、
    前記制御手段は、前記比較手段の比較結果に応じて前記
    メモリの書き込みアドレスを前記所定値分シフトするこ
    とを特徴とするメモリ制御装置。
  15. 【請求項１５】 請求項１０〜１３の何れかにおいて、
    前記制御手段は、前記比較手段の比較結果に応じて前記
    メモリの書き込みアドレスを前記所定値にプリセットす
    ることを特徴とするメモリ制御装置。
  16. 【請求項１６】 請求項１０〜１５の何れかにおいて、
    前記メモリは、ＦＩＦＯメモリであることを特徴とする
    メモリ制御装置。
  17. 【請求項１７】 請求項１０〜１６の何れかにおいて、
    前記メモリに記憶されるデータは、圧縮符号化された画
    像データであることを特徴とするメモリ制御装置。
  18. 【請求項１８】 請求項１０〜１７の何れかにおいて、
    前記メモリ制御装置は更に、前記メモリの書き込み期間
    を制御するライトイネーブル信号を入力する入力手段を
    具備し、 前記ライトイネーブル信号は、前記メモリ制御装置の外
    部にて生成されることを特徴とするメモリ制御装置。
  19. 【請求項１９】 外部よりパケット伝送された固定長デ
    ータを受信する受信手段と、 前記受信手段により受信された固定長データを所定数を
    記憶する記憶手段と、 前記記憶手段から読み出されたデータ量を検出する検出
    手段と、 前記検出手段により検出されたデータ量を所定値と比較
    する比較手段と、 前記比較手段の比較結果に応じて前記記憶手段の読み出
    しアドレスを制御する制御手段とを具備することを特徴
    とする受信装置。
  20. 【請求項２０】 請求項１９において、前記検出手段
    は、前記固定長データの読み出しを指示する期間内に読
    み出されたデータ量を検出することを特徴とする受信装
    置。
  21. 【請求項２１】 請求項１９若しくは２０において、前
    記所定値は、０若しくは前記固定長データのデータ量の
    整数倍であることを特徴とする受信装置。
  22. 【請求項２２】 請求項１９〜２１の何れかにおいて、
    前記制御手段は、前記比較手段の比較結果に応じて前記
    記憶手段の読み出しアドレスを前記所定値分シフトする
    ことを特徴とする受信装置。
  23. 【請求項２３】 請求項１９〜２１の何れかにおいて、
    前記制御手段は、前記比較手段の比較結果に応じて前記
    記憶手段の読み出しアドレスを前記所定値にプリセット
    することを特徴とする受信装置。
  24. 【請求項２４】 請求項１９〜２３の何れかにおいて、
    前記受信手段は、所定の通信サイクル毎にパケット伝送
    された固定長データを受信することを特徴とする受信装
    置。
  25. 【請求項２５】 請求項１９〜２４の何れかにおいて、
    前記記憶手段に記憶された固定長データは、前記受信装
    置と接続された記録装置に記録されることを特徴とする
    受信装置。
  26. 【請求項２６】 固定長データを所定数を記憶する記憶
    手段と、 前記記憶手段に記憶されたデータを前記固定長データ毎
    にパケット化し、外部に送信する送信手段と、 前記記憶手段に書き込まれたデータ量を検出する検出手
    段と、 前記検出手段により検出されたデータ量を所定値と比較
    する比較手段と、 前記比較手段の比較結果に応じて前記記憶手段の書き込
    みアドレスを制御する制御手段とを具備することを特徴
    とする送信装置。
  27. 【請求項２７】 請求項２６において、前記検出手段
    は、前記固定長データの書き込みを指示する期間内に書
    き込まれたデータ量を検出することを特徴とする送信装
    置。
  28. 【請求項２８】 請求項２６若しくは２７において、前
    記所定値は、０若しくは前記固定長データのデータ量の
    整数倍であることを特徴とする送信装置。
  29. 【請求項２９】 請求項２６〜２８の何れかにおいて、
    前記制御手段は、前記比較手段の比較結果に応じて前記
    記憶手段の書き込みアドレスを前記所定値分シフトする
    ことを特徴とする送信装置。
  30. 【請求項３０】 請求項２６〜２８の何れかにおいて、
    前記制御手段は、前記比較手段の比較結果に応じて前記
    記憶手段の書き込みアドレスを前記所定値にプリセット
    することを特徴とする送信装置。
  31. 【請求項３１】 請求項２６〜３０の何れかにおいて、
    前記送信手段は、前記固定長データ毎にパケット化され
    た各パケットデータを所定の通信サイクル毎にパケット
    伝送することを特徴とする送信装置。
  32. 【請求項３２】 請求項２６〜３１の何れかにおいて、
    前記記憶手段に記憶された固定長データは、前記送信装
    置と接続されたカメラ装置によって生成された画像情報
    若しくは再生装置によって再生された画像情報よりなる
    ことを特徴とする送信装置。
  33. 【請求項３３】 所定量のデータからなるパケットを一
    単位として、データを記憶するメモリを制御するメモリ
    制御装置であって、 過去に読み出されたパケットのプリセットアドレスに対
    して前記所定量のデータに対応する量分アドレスをシフ
    トすることにより、次に読み出されるパケットのプリセ
    ットアドレスを設定するアドレス制御手段を具備するこ
    とを特徴とするメモリ制御装置。
  34. 【請求項３４】 所定量のデータからなるパケットを一
    単位として、データを記憶するメモリを制御するメモリ
    制御装置であって、 過去に書き込まれたパケットのプリセットアドレスに対
    して前記所定量のデータに対応する量分アドレスをシフ
    トすることにより、次に書き込まれるパケットのプリセ
    ットアドレスを設定するアドレス制御手段を具備するこ
    とを特徴とするメモリ制御装置。
  35. 【請求項３５】 固定長データを所定数記憶するメモリ
    から読み出されたデータ量を検出し、該検出されたデー
    タ量を所定値と比較し、該比較結果に応じて前記メモリ
    の読み出しアドレスを制御することを特徴とするメモリ
    制御方法。
  36. 【請求項３６】 固定長データを所定数記憶するメモリ
    に書き込まれたデータ量を検出し、該検出されたデータ
    量を所定値と比較し、該比較結果に応じて前記メモリの
    書き込みアドレスを制御することを特徴とするメモリ制
    御方法。
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