WO2020174851A1 - 復調回路、復調方法、送信装置 - Google Patents

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WO2020174851A1
WO2020174851A1 PCT/JP2019/050498 JP2019050498W WO2020174851A1 WO 2020174851 A1 WO2020174851 A1 WO 2020174851A1 JP 2019050498 W JP2019050498 W JP 2019050498W WO 2020174851 A1 WO2020174851 A1 WO 2020174851A1
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packet
tlv packet
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head
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雄一 平山
知也 小島
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the technology according to the present disclosure includes a demodulation circuit that divides a variable-length packet that is superimposed and transmitted on a broadcast wave to generate a fixed-length packet, a demodulation method that uses the demodulation circuit, and a demodulation circuit.
  • a demodulation circuit that divides a variable-length packet that is superimposed and transmitted on a broadcast wave to generate a fixed-length packet
  • a demodulation method that uses the demodulation circuit
  • a demodulation circuit Regarding a transmitter.
  • variable length packets eg TLV, ALP
  • TS fixed length packets
  • a signal processing technique used for digital broadcasting or the like for transmitting variable-length packets for example, as disclosed in Patent Document 1 and Patent Document 2, a processing unit that performs demodulation processing and a processing unit that performs demux processing are provided.
  • a variable-length packet is transmitted by using a signal line.
  • the present technology has a demodulation circuit capable of dividing a variable-length packet and generating a fixed-length packet in a simple format, a demodulation method using the demodulation circuit, and a transmission including the demodulation circuit.
  • the purpose is to provide a device.
  • a demodulation circuit when converting a TLV packet having a variable data length that is transmitted by being superimposed on a broadcast wave into a divided TLV packet having a fixed data length, divides the divided TLV packet into Embed the header part.
  • the speed for switching the L level and the H level of the clock signal with respect to the head data is set to double the speed with respect to the data after the head data.
  • a demodulation method when converting a TLV packet that has a variable data length and is transmitted by being superimposed on a broadcast wave into a divided TLV packet that has a fixed data length, divides the divided TLV packet into This is a method of embedding the header part. In addition to this, it is a method of setting the speed for switching the L level and the H level of the clock signal for the head data to twice the speed for the data after the head data.
  • a transmission device includes a demodulation circuit and a transmission-side back-end processing circuit that QAM-modulates the demodulated signal demodulated by the demodulation circuit for cable broadcasting.
  • the demodulation circuit embeds a header portion of a divided TLV packet when converting a TLV packet having a variable data length and superposed on a broadcast wave and transmitted into a divided TLV packet having a fixed data length.
  • the demodulation circuit sets the speed for switching the L level and the H level of the clock signal for the head data to twice the speed for the data after the head data.
  • the transmitter 1 constitutes a broadcasting system 10 together with the receiver 2 and the network 3.
  • the broadcasting system 10 is a system related to digital cable television broadcasting (cable broadcasting).
  • the transmission device 1 is a device on the broadcasting station side that performs digital cable television broadcasting.
  • the receiving device 2 receives the broadcast wave transmitted from the transmitting device 1 via the network 3.
  • the transmission via the network 3 can also be transmission of information relating to the content being broadcast.
  • the transmitter 1 includes a transmitter tuner 11, a demodulation circuit 12, and a transmitter backend processing circuit 13.
  • the transmitter tuner 11 and the demodulation circuit 12 may be configured by an LSI in which the transmitter tuner 11 and the demodulation circuit 12 are integrated.
  • the antenna 4 is connected to the transmitting tuner 11.
  • the antenna 4 is an antenna for receiving satellite broadcasting.
  • the demodulation circuit 12 includes a transmission side front end processing circuit 12a and a fixed length packet generation unit 12b.
  • the demodulation circuit 12 and the transmission-side backend processing circuit 13 are connected by four signal lines (in the case of serial transmission) as a plurality of signal lines.
  • the four signal lines are a sync signal line, a valid signal line, a clock signal line, and a data signal line.
  • the sync signal line is a 1-bit signal line that transmits a sync (SYNC) signal.
  • the valid signal line is a 1-bit signal line that transmits a valid signal.
  • the clock signal line is a 1-bit signal line that transmits a clock (CLK) signal.
  • the data signal line is a 1-bit signal line that transmits a data (DATA) signal.
  • the data signal line corresponds to 1 bit to 8 bits, and may be configured by any one of 1 to 8 signal lines. For example, in the case of serial transmission, the data signal line is composed of one signal line, and in the case of 8-bit parallel transmission, the data signal line is composed of eight signal lines.
  • the demodulation circuit 12 and the transmission-side back-end processing circuit 13 may have a plurality of signal lines, in addition to four signal lines, and may further include an error signal line.
  • the error signal line is a 1-bit signal line that transmits error information indicating the occurrence of an error (ERR).
  • ERR error information indicating the occurrence of an error
  • FIG. 5 shows basic output waveforms of a clock signal, a sync signal, a valid signal, and a data signal.
  • the basic output waveform is defined in order to explain the role of each signal. Further, the waveform of each signal is appropriately changed so as to satisfy the conditions required by the transmission side backend processing circuit 13 and to reduce power consumption, as will be described later.
  • the clock signal is a signal that represents the output timing of data that forms a fixed-length packet.
  • the clock signal is a signal that alternately repeats L level and H level.
  • the sync signal represents the timing of the head of the packet included in the fixed length packet.
  • the sync signal is temporarily changed from the L (Low) level to the H (High) level only at the timing of the beginning of the packet.
  • the valid signal represents a section (valid section) in which a packet exists in the TLV. For example, the valid signal becomes H level in the valid section and becomes L level in the section other than the valid section (invalid section).
  • the data signal is a fixed-length packet signal.
  • the data length (packet length) of the packet is 188 bytes. When the error signal line is provided, the error signal is also transmitted.
  • the error signal becomes H level when an error occurs and becomes L level when no error occurs.
  • the data signal supplied from the demodulation circuit 12 to the transmission side back end processing circuit 13 is all fixed length packets.
  • the transmission front-end processing circuit 12a performs the following processing for each frame, triggered by the detection of the frame synchronization signal that is a signal for synchronizing the frames. As an example, a case where one frame includes 120 slots will be described below.
  • the transmission-side front-end processing circuit 12a demodulates a main signal of APSK (amplitude phase modulation) system or PSK system.
  • the transmission side front end processing circuit 12a demodulates the transmission TMCC signal of the ⁇ /2 shift BPSK modulation method.
  • the transmission TMCC signal is a signal in which a BCH code or an LDPC code is added to a TMCC (Transmission & Multiplexing Configuration Control) signal.
  • the TMCC signal of each frame includes TMCC information regarding each slot forming the frame. Further, the transmission-side front-end processing circuit 12a obtains TMCC information by subjecting the TMCC signal to outer code error detection/correction processing for decoding the BCH code and inner code error detection/correction processing for decoding the LDPC code. Further, the transmission-side front-end processing circuit 12a demodulates the main signal included in each slot of the target frame based on the information included in the TMCC information and necessary for demodulating the main signal included in each slot of the target frame. ..
  • the information necessary for demodulating the main signal is, for example, a parameter indicating the carrier modulation method of each slot or a parameter indicating the coding rate of the LDPC code. Further, the transmission side front end processing circuit 12a performs deinterleaving processing on the main signal of the slot.
  • the transmission-side front-end processing circuit 12a performs error correction on the demodulated signal received from the transmission-side front-end processing circuit 12a by an error correction method using a BCK code or an LDPC code as an error correction code. Further, the transmission-side front-end processing circuit 12a outputs the TLV packet (a plurality of TLV packets) obtained by performing the error correction to the fixed length packet generation unit 12b.
  • the packet type area is assigned as an area used to identify the type of packet stored in the TLV packet (see FIG. 6).
  • the data length area is an area in which the number of data bits following the data length area is written.
  • the data area (data area) has a variable length of 8 ⁇ N bits and is an area in which data is written.
  • the fixed-length packet generation unit 12b executes a process of converting a received TLV packet into a divided TLV packet, as shown in FIG. 8, when the divided TLV of JCTEA STD-002-6.1 (multiple carrier system) is taken as an example. To do.
  • the TLV packet received by the fixed length packet generation unit 12b is a set of variable length TLV packets.
  • the fixed-length packet generation unit 12b converts the collected variable-length TLV packets into fixed-length divided TLV packets.
  • FIG. 8 shows, as an example, the case where two TLV packets (TLV packet 1, TLV packet 2) are converted into three fragmented TLV packets (fragmented TLV packet 1, fragmented TLV packet 2, fragmented TLV packet 3). ..
  • the divided TLV packet is a fixed length packet of 188 bytes. Further, as shown in FIG. 8, the divided TLV packet is composed of a synchronization byte, a transport error indicator, a TLV packet start indicator, a PID, and a payload.
  • the payload may include a head TLV instruction.
  • the sync byte is defined as, for example, “0x47”.
  • the transport error indicator is a flag indicating whether or not there is a bit error in the fragmented TLV packet. For example, a transport error indicator of "1" indicates that at least 1 bit of uncorrectable error is present in the fragmented TLV packet.
  • the TLV packet start indicator When the TLV packet start indicator is "1", it indicates that the beginning of the TLV packet is included in the payload of the fragmented TLV packet.
  • the divided TLV packet 2 includes only the TLV packet 1 and does not include the beginning of the TLV packet 1, so the TLV packet start indicator of the divided TLV packet 2 is set to “0”.
  • the divided TLV packet 3 includes the TLV packet 1 and the TLV packet 2, and includes the head of the TLV packet 2, so the TLV packet start indicator of the divided TLV packet 3 is set to “1”.
  • the PID is an area used to identify that the payload data is TLV data.
  • the head TLV instruction is the head 1 byte of the payload used when the TLV packet start indicator is "1".
  • the value of the start TLV instruction indicates which byte of the payload has the start position of the TLV packet.
  • the receiving side can detect the head position of the TLV packet included in the payload of the divided TLV packet.
  • the TLV packet start indicator is "0"
  • the head TLV instruction is not inserted in the payload.
  • FIG. 9 and 10 When the fixed-length packet generation unit 12b converts a TLV packet having a variable data length into a fragmented TLV packet having a fixed data length, as shown in FIG. 9 and FIG.
  • the section is filled with 3 bytes or 4 bytes of information including the synchronization byte, transport error indicator, TLV packet start indicator, '0', PID, and head TLV instruction shown in FIG.
  • FIGS. 9 and 10 will be described with reference to an example in which a multi-carrier system is used as a format for converting a TLV packet into a divided TLV packet having a data length of 188 bytes.
  • the divided TLV packet to be converted does not include the head TLV instruction, as shown in FIG.
  • the 3-byte data from the head is embedded as a packet header in the header portion of the divided TLV packet.
  • the speed of switching the L level and the H level of the clock signal for the first 6 bytes of data including the packet header is set to double the speed of the data of the first 6 bytes and subsequent data. .. That is, when the received TLV packet does not include the head TLV instruction, the speed of switching the L level and the H level of the clock signal to the head 6 bytes only for the data of 6 bytes from the head of the divided TLV packet. It is twice as fast as the data after.
  • the fragmented TLV packet to be converted includes the head TLV instruction, as shown in FIG.
  • 4-byte data from the head is embedded as a packet header in the header part of the fragmented TLV packet.
  • the speed of switching the L level and the H level of the clock signal with respect to the first 8-byte data including the packet header is set to be twice as fast as the data of the first 8-byte data and thereafter. .. That is, when the received TLV packet includes the head TLV instruction, the speed of switching the L level and the H level of the clock signal from the head 8 bytes of the divided TLV packet to the data of 8 bytes from the head is set. Double speed for data after data.
  • the fixed-length packet generation unit 12b sets the speed of switching the L level and the H level of the clock signal to 6 bytes or 8 bytes from the beginning only for the data of 6 bytes or 8 bytes from the beginning of the divided TLV packet. Set twice as fast as the data after the data.
  • the transmission-side back-end processing circuit 13 converts the broadcast wave supplied from the demodulation circuit 12 into the broadcast wave of digital cable television broadcast. Then, the converted broadcast wave (digital broadcast wave) is transmitted to the receiving device 2 via a cable (cable television transmission path).
  • a cable cable television transmission path.
  • the digital broadcast wave to be transmitted from the transmission device 1 to the reception device 2 is divided and transmitted by including two carriers modulated by the 256QAM modulation method and one carrier modulated by the 64QAM modulation method. ..
  • the transmitter 1 uses a 64QAM modulation method and a 256QAM modulation method as a modulation method according to the transmission capacity required for transmitting the main signal. Then, the transmission device 1 generates a main signal in units of slots. At this time, the transmission device 1 modulates the main signal of each slot by the modulation method selected for the slot of the main signal. Therefore, the transmitting device 1 converts the TLV packet into the divided TLV packet, further performs cable modulation, and transmits the divided TLV packet to the receiving device 2 via the cable.
  • the transmission device 1 includes the demodulation circuit 12 including the fixed length packet generation unit 12b.
  • the fixed-length packet generation unit 12b embeds a packet header in the header portion of a divided TLV packet when converting a TLV packet having a variable data length into a divided TLV packet having a fixed data length.
  • the switching speed between the L level and the H level of the clock signal is set to 2 times for the data of the top 3 bytes or 4 bytes of data or later. Set to double speed.
  • the transmitter 1 QAM-modulates the demodulated signal demodulated by the demodulator circuit 12 for broadcasting digital cable television broadcasting such as JCTEA STD-002-6.1 (multiple carrier system). Equipped with. Further, as described above, satellite broadcasting is broadcast as digital broadcasting waves of the MMT/TLV system. Therefore, the transmission device 1 converts the digital broadcast wave of the MMT/TLV system into a divided TLV packet as a broadcast wave of the digital cable television broadcast and transmits it.
  • digital cable television broadcasting such as JCTEA STD-002-6.1 (multiple carrier system). Equipped with.
  • satellite broadcasting is broadcast as digital broadcasting waves of the MMT/TLV system. Therefore, the transmission device 1 converts the digital broadcast wave of the MMT/TLV system into a divided TLV packet as a broadcast wave of the digital cable television broadcast and transmits it.
  • the reception device 2 includes a reception side tuner 21, a reception side front end processing circuit 22, and a reception side back end processing circuit 23.
  • the reception side tuner 21 receives the digital broadcast wave (divided TLV packet) transmitted from the transmission device 1 via the cable, and supplies the reception side front end processing circuit 22.
  • the reception-side front-end processing circuit 22 is an LSI that handles demodulation processing.
  • the reception side backend processing circuit 23 is an LSI that handles demux processing.
  • the reception-side front-end processing circuit 22 and the reception-side back-end processing circuit 23 can be configured with one LSI, or can be configured as different LSIs.
  • the reception-side front-end processing circuit 22 and the reception-side back-end processing circuit 23 are configured by different LSIs, the reception-side front-end processing circuit 22 can be processed by the reception-side back-end processing circuit 23 that is a circuit in the subsequent stage. And need to.
  • reception-side front-end processing circuit 22 and the reception-side back-end processing circuit 23 are configured by different LSIs, it is necessary to output data so as to satisfy the conditions required by the reception-side back-end processing circuit 23.
  • the reception-side front-end processing circuit 22 supplies the demodulated data so as to satisfy the condition required by the reception-side back-end processing circuit 23.
  • the reception-side front-end processing circuit 22 and the reception-side back-end processing circuit 23 are configured as different LSIs will be described.
  • the reception side front end processing circuit 22 demodulates the QAM modulation of the reception signal supplied by the reception side tuner 21. Further, the reception-side front-end processing circuit 22 performs error correction on the demodulated signal by an error correction method using a Reed-Solomon code as an error correction code. Furthermore, the reception-side front-end processing circuit 22 supplies the reception-side back-end processing circuit 23 with the divided TLV packet obtained by performing the error correction or the converted TLV packet. As described above, the reception side front end processing circuit 22 acquires the divided TLV packet. Therefore, the reception-side front-end processing circuit 22 outputs the divided TLV packet or the converted TLV packet to the reception-side back-end processing circuit 23.
  • the reception-side back-end processing circuit 23 is formed using, for example, an SOC (System-on-a-chip).
  • the processing performed by the reception-side back-end processing circuit 23 divides the divided TLV packet output by the reception-side front-end processing circuit 22 or the converted TLV packet into, for example, moving image content, a video portion, an audio portion, a subtitle portion, and the like. It is a process (demax process).
  • the output signal (sync signal, valid signal, data signal, clock signal) output by the reception-side front-end processing circuit 22 is supplied to the reception-side back-end processing circuit 23. Then, the reception-side back-end processing circuit 23 separates the data included in the supplied signal, for example, video data and audio data. Further, the reception-side back-end processing circuit 23 performs a process of decoding video data into a video signal and a process of decoding audio data into an audio signal to generate a video or audio signal and outputs it to the display 5. ..
  • step S2 it is determined whether or not the divided TLV packet to be converted includes the head TLV instruction. If it is determined in step S2 that the divided TLV packet to be converted includes the head TLV instruction, the process proceeds to step S3. When it is determined in step S2 that the divided TLV packet to be converted does not include the head TLV instruction, the process proceeds to step S4.
  • step S3 a process of embedding the 4-byte data from the beginning as a packet header in the header portion of the divided TLV packet.
  • the speed for switching the L level and the H level of the clock signal only for the data of 8 bytes from the head of the divided TLV packet is twice as high as the speed of the data of 8 bytes from the head and thereafter.
  • step S4 a process of embedding the 3-byte data from the beginning as a packet header in the header portion of the divided TLV packet.
  • the speed of switching the L level and the H level of the clock signal only for the data of 6 bytes from the head of the divided TLV packet is twice as high as the speed of the data of 6 bytes from the head and thereafter.
  • step S5 the transmission-side back-end processing circuit 13 QAM-modulates the demodulated signal demodulated by the demodulation circuit 12 and then outputs the demodulated signal to the receiving device 2.
  • the demodulation method performed by using the demodulation circuit 12 of the first embodiment is such that when a TLV packet having a variable data length is converted into a fragmented TLV packet having a fixed data length, the packet is added to the header part of the fragmented TLV packet.
  • This is a method of embedding a header.
  • the speed of switching between the L level and the H level of the clock signal for the first 6 bytes or 8 bytes of data including the packet header is set to the first 6 bytes or 8 bytes. Set the speed twice as fast as the data after.
  • the ratio of whether the length of the header packet is 3 bytes or 4 bytes is not determined, it is necessary to have a large buffer size in order to smooth the clock frequency.
  • the demodulation circuit 12 that can generate a fixed-length packet by dividing a variable-length packet without requiring a memory for buffering. Becomes Further, according to the configuration of the first embodiment, it is possible to provide a demodulation method capable of dividing a variable-length packet and generating a fixed-length packet without requiring a memory for buffering. .. Further, according to the configuration of the first embodiment, there is provided the transmitter 1 including the demodulation circuit 12 capable of dividing a variable-length packet and generating a fixed-length packet without requiring a memory for buffering. It becomes possible to do.
  • the data of 3 bytes or 4 bytes from the head of the fragmented TLV packet is set as the target of inserting the packet header, but the present invention is not limited to this. That is, of the three fragmented TLV packets, at least one of the fragmented TLV packet 1 and the fragmented TLV packet 2 may be the target of inserting the packet header of the data of 3 bytes or 4 bytes from the beginning. Similarly, continuous 4-byte data of the divided TLV packet 1, the divided TLV packet 2, and the divided TLV packet 3 may be the target for inserting the packet header.
  • the speed (switching speed) at which the clock signal is switched between the L level and the H level is 6 bytes or 8 bytes from the beginning only for data of 6 bytes or 8 bytes from the beginning of the divided TLV packet.
  • the speed was set to twice that of the data after the data.
  • the present invention is not limited to this. That is, when the divided TLV packet to be converted does not include the head TLV instruction, the switching speed may be set to double the speed for data larger than 6 bytes from the head for other data. ..
  • the configuration of the divided TLV packet is configured to include data for which the switching speed is set to double and data for setting the switching speed to half the speed of the other data in addition to the other data. ..
  • the amount of data for setting the switching speed to half the speed of other data is the same as the amount of data that exceeds 6 bytes.
  • the switching speed may be set to double the speed of the data of more than 8 bytes from the head for the other data. ..
  • the configuration of the divided TLV packet is configured to include data for which the switching speed is set to double and data for setting the switching speed to half the speed of the other data in addition to the other data. ..
  • the amount of data for setting the switching speed to half the speed of other data is the same as the amount of data that exceeds 8 bytes.
  • FIG. 12 shows a configuration example of a general-purpose personal computer.
  • a general-purpose personal computer has a built-in CPU (Central Processing Unit) 100.
  • An input/output interface 102 is connected to the CPU 100 via a bus 101.
  • a ROM (Read Only Memory) 103 and a RAM (Random Access Memory) 104 are connected to the bus 101.
  • the input/output interface 102 includes an input unit 105 formed by using an input device such as a keyboard and a mouse for a user to input an operation command, and an output unit 106 for outputting a processing operation screen and an image of a processing result to a display device. It is connected.
  • the input/output interface 102 is connected to a storage unit 107 such as a hard disk drive that stores programs and various data.
  • the input/output interface 102 is connected to a communication unit 108 including a LAN (Local Area Network) adapter and the like, which executes a communication process via a network typified by the Internet.
  • LAN Local Area Network
  • a magnetic disk including a flexible disk
  • an optical disk including a CD-ROM (Compact Disc-Read Only Memory), and a DVD (Digital Versatile Disc)
  • the input/output interface 102 is connected with a drive 110 for reading/writing data from/to a removable medium 109 such as a magneto-optical disk (including MD (Mini Disc)) or a semiconductor memory.
  • a removable medium 109 such as a magneto-optical disk (including MD (Mini Disc)) or a semiconductor memory.
  • the CPU 100 executes various processes according to a program stored in the ROM 103 or a program installed in the storage unit 107 and loaded into the RAM 104 from the storage unit 107.
  • the program installed in the storage unit 107 is read from a removable medium 109 such as a magnetic disk, an optical disk, a magneto-optical disk, or a semiconductor memory.
  • the RAM 104 also appropriately stores data and the like necessary for the CPU 100 to execute various processes.
  • the CPU 100 loads, for example, the program stored in the storage unit 107 into the RAM 104 via the input/output interface 102 and the bus 101 and executes the program. As a result, the series of processes described above is performed.
  • the program executed by the computer can be recorded and provided in the removable medium 109 such as a package medium, for example.
  • the program can be provided via a wired or wireless transmission medium such as a local area network, the Internet, or digital satellite broadcasting.
  • the program can be installed in the storage unit 107 via the input/output interface 102 by mounting the removable medium 109 in the drive 110.
  • the program can be received by the communication unit 108 via a wired or wireless transmission medium and installed in the storage unit 107.
  • the program can be installed in the ROM 103 or the storage unit 107 in advance.
  • the processing performed by the computer according to the program does not necessarily have to be performed in time series in the order described as the flowchart. That is, the processing performed by the computer according to the program also includes processing that is executed in parallel or individually (for example, parallel processing or object processing).
  • the program may be processed by one computer (processor) or may be processed by a plurality of computers in a distributed manner. Further, the program may be transferred to a remote computer and executed.
  • the system means a set of a plurality of constituent elements (devices, modules (components), etc.), and it does not matter whether or not all the constituent elements are in the same housing. Therefore, a plurality of devices housed in separate housings and connected via a network, and one device housing a plurality of modules in one housing are all systems.
  • the demodulation circuit, the demodulation method, and the transmission device of the present disclosure do not have to include all the constituent elements described in the above-described embodiments and the like, and conversely may include other constituent elements. It should be noted that the effects described in the present specification are merely examples and are not limited, and there may be other effects.
  • the present technology may have a configuration of cloud computing in which a plurality of devices share one function through a network and jointly process the functions.
  • the present technology may have the following configurations.
  • (1) When converting a TLV packet having a variable data length superimposed and transmitted on a broadcast wave into a fragmented TLV packet having the fixed data length, a header including a packet header embedded in a header part of the fragmented TLV packet Demodulation circuit for setting the speed of switching the L level and the H level of the clock signal for the data of 2) to twice the speed of the data after the head data.
  • the divided TLV packet does not include a head TLV instruction indicating that the head of the TLV packet is included, the L level and the H level of the clock signal are applied only to data of 6 bytes from the head of the divided TLV packet.
  • the speed for switching between and is set to be twice as fast as the data from the first 6 bytes onward, and when the divided TLV packet includes the first TLV instruction, for the data 8 bytes from the first of the divided TLV packet.
  • the demodulation circuit according to (1) wherein the speed of switching the L level and the H level of the clock signal is doubled with respect to the data of the 8-byte data from the head only.
  • the speed for switching between and is set to be twice as fast as the data from the first 6 bytes onward, and when the divided TLV packet includes the first TLV instruction, for the data 8 bytes from the first of the divided TLV packet.
  • the demodulation method described in (3) above in which the speed of switching the L level and the H level of the clock signal is doubled with respect to the data of the 8-byte data from the head.
  • the demodulation circuit when the divided TLV packet does not include a head TLV instruction indicating that the head of the TLV packet is included, only the data of 6 bytes from the head of the divided TLV packet of the clock signal.
  • the speed for switching between the L level and the H level is set to be twice as fast as the data subsequent to the 6-byte data, and when the divided TLV packet includes the head TLV instruction, 8 bytes from the head of the divided TLV packet are used.
  • the transmission device according to (5), wherein the speed of switching the L level and the H level of the clock signal only for data is doubled for the data of the 8-byte data and thereafter.

Abstract

送信装置が、放送波に重畳されて送信されたデータ長が可変長であるＴＬＶパケットをデータ長が固定長である分割ＴＬＶパケットに変換する際に、分割ＴＬＶパケットのヘッダ部に埋め込むパケットヘッダを含む先頭のデータに対してクロック信号のＬレベルとＨレベルとを切り替える速度を、先頭のデータ以降のデータに対して二倍の速度に設定する復調回路と、復調回路が復調した復調信号をケーブル放送向けにＱＡＭ変調する送信側バックエンド処理回路を備える。

Description

復調回路、復調方法、送信装置
　本開示に係る技術（本技術）は、放送波に重畳されて送信された可変長パケットを分割して固定長パケットを生成する復調回路と、復調回路を用いた復調方法と、復調回路を含む送信装置に関する。
　高度広帯域衛星デジタル放送の伝送方式(ＡＲＩＢ　ＳＴＤ－Ｂ４４)やＡＴＳＣ３．０等の新しい放送方式では、これまでの固定長パケット(例えば、ＴＳ)に加え、可変長パケット(例えば、ＴＬＶ，ＡＬＰ)を伝送することが可能となっている。可変長パケットを伝送するデジタル放送等に用いる信号処理の技術としては、例えば、特許文献１や特許文献２に開示されているように、復調処理を行う処理部とデマックス処理を行う処理部との間で、信号線を用いて可変長パケットを伝送するものがある。
国際公開第２０１６／１９９６０３号 国際公開第２０１６／１９９６０４号
　しかしながら、可変長パケットを受け取れない従来のバックエンド処理回路（ＬＳＩ）と接続する場合には、可変長パケットを分割して、パケット長が固定された固定長パケットを生成する際に、同期バイト等を含むヘッダパケットを固定長パケットに挿入する必要がある。特許文献１や特許文献２に開示されている技術では、可変長パケットを分割して固定長パケットを生成する際に、クロック周波数の変換が必要となり、一定のクロック周波数で伝送しようとするとバッファリング用のメモリが増えるという問題点がある。
　本技術は、上記問題点を鑑み、シンプルなフォーマットで、可変長パケットを分割して固定長パケットを生成することが可能な復調回路と、復調回路を用いた復調方法と、復調回路を含む送信装置を提供することを目的とする。
　本技術の一態様に係る復調回路は、放送波に重畳されて送信されたデータ長が可変長であるＴＬＶパケットをデータ長が固定長である分割ＴＬＶパケットに変換する際に、分割ＴＬＶパケットのヘッダ部を埋め込む。これに加え、先頭のデータに対してクロック信号のＬレベルとＨレベルとを切り替える速度を、先頭のデータ以降のデータに対して二倍の速度に設定する。
　本技術の一態様に係る復調方法は、放送波に重畳されて送信されたデータ長が可変長であるＴＬＶパケットをデータ長が固定長である分割ＴＬＶパケットに変換する際に、分割ＴＬＶパケットのヘッダ部を埋め込む方法である。これに加え、先頭のデータに対してクロック信号のＬレベルとＨレベルとを切り替える速度を、先頭のデータ以降のデータに対して二倍の速度に設定する方法である。
　本技術の一態様に係る送信装置は、復調回路と、復調回路が復調した復調信号をケーブル放送向けにＱＡＭ変調する送信側バックエンド処理回路を備える。復調回路は、放送波に重畳されて送信されたデータ長が可変長であるＴＬＶパケットをデータ長が固定長である分割ＴＬＶパケットに変換する際に、分割ＴＬＶパケットのヘッダ部を埋め込む。これに加え、復調回路は、先頭のデータに対してクロック信号のＬレベルとＨレベルとを切り替える速度を、先頭のデータ以降のデータに対して二倍の速度に設定する。
放送システムの構成を示す図である。 送信装置と受信装置の構成を示すブロック図である。 信号線の説明図である。 信号線の説明図である。 信号線で授受する信号の説明図である。 ＴＬＶパケットのパケット種別の構成を示す図である。 ＴＬＶパケットの構成を示す図である。 ＴＬＶパケットから分割ＴＬＶパケットへ変換する処理の説明図である。 固定長パケット生成部が行う処理を示す図である。 固定長パケット生成部が行う処理を示す図である。 送信装置の動作を示すフローチャートである。 パーソナルコンピュータの構成例を示す図である。
　以下、図面を参照して、本技術の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。各図面は模式的なものであり、現実のものとは異なる場合が含まれる。以下に示す実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであって、本技術の技術的思想は、下記の実施形態に例示した装置や方法に特定するものでない。本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることが可能である。
　（第１実施形態）
　送信装置１は、図１に示すように、受信装置２と、ネットワーク３と共に、放送システム１０を構成する。
　放送システム１０は、デジタルケーブルテレビ放送（ケーブル放送）に関わるシステムである。
　送信装置１は、デジタルケーブルテレビ放送を行う放送局側の装置である。
　受信装置２は、ネットワーク３を介して、送信装置１から送信された放送波を受信する。なお、ネットワーク３を介した送信は、放送されているコンテンツに係わる情報の送信とすることも可能である。
　＜送信装置の構成＞
　送信装置１は、図２に示すように、送信側チューナ１１と、復調回路１２と、送信側バックエンド処理回路１３を含む。なお、送信側チューナ１１と復調回路１２とを統合したＬＳＩにより、送信側チューナ１１と復調回路１２を構成してもよい。
　送信側チューナ１１には、アンテナ４が接続される。アンテナ４は、衛星放送を受信するアンテナである。
　復調回路１２は、送信側フロントエンド処理回路１２ａと、固定長パケット生成部１２ｂを含む。
　図３に示すように、復調回路１２と送信側バックエンド処理回路１３は、複数本の信号線として、４本の信号線（シリアル伝送の場合）によって接続されている。４本の信号線は、シンク信号線と、バリッド信号線と、クロック信号線と、データ信号線である。
　シンク信号線は、シンク（ＳＹＮＣ）信号を伝送する１ビットの信号線である。バリッド信号線は、バリッド（ＶＡＬＩＤ）信号を伝送する１ビットの信号線である。クロック信号線は、クロック（ＣＬＫ）信号を伝送する１ビットの信号線である。
　データ信号線は、データ（ＤＡＴＡ）信号を伝送する１ビットの信号線である。なお、データ信号線は、１ビットから８ビットに対応しており、１本から８本のうちいずれかの信号線で構成してもよい。例えば、シリアル伝送の場合、データ信号線は１本の信号線で構成され、８ビットのパラレル伝送の場合、データ信号線は、８本の信号線で構成される。
　以下に説明するように、本技術によれば、データ信号線の本数（クロック信号の１周期で伝送するビット数）に応じて、シンク信号、バリッド信号、クロック信号をそれぞれ制御することが可能である。
　なお、図４に示すように、復調回路１２と送信側バックエンド処理回路１３は、複数本の信号線として、４本の信号線に加え、さらに、エラー信号線を備える構成としても良い。
　エラー信号線は、エラー（ＥＲＲ）の発生を示すエラー情報を伝送する１ビットの信号線である。なお、図３及び図４に示した信号線は、一例であり、他の信号を伝送する信号線が、送信側フロントエンド処理回路１２ａと固定長パケット生成部１２ｂとの間に設けられていても勿論良い。
　図５に、クロック信号、シンク信号、バリッド信号、およびデータ信号の基本的な出力波形を示す。基本的な出力波形と定義したのは、各信号の役割について説明するためである。また、各信号の波形は、後述するように、送信側バックエンド処理回路１３が要求する条件を満たすように、また、消費電力を低減させる等の目的に応じて、適切に変更される。
　クロック信号は、固定長パケットを構成するデータの出力タイミングを表す信号である。クロック信号は、ＬレベルとＨレベルとを交互に繰り返す信号である。シンク信号は、固定長パケットに含まれるパケットの先頭のタイミングを表す。シンク信号は、例えば、パケットの先頭のタイミングだけ、一時的に、Ｌ（Ｌｏｗ）レベルからＨ（Ｈｉｇｈ）レベルになる。バリッド信号は、ＴＬＶにおいて、パケットが存在する区間（有効区間）を表す。バリッド信号は、例えば、有効区間で、Ｈレベルになり、有効以外の区間（無効区間）で、Ｌレベルになる。データ信号は、固定長パケットの信号である。パケットは、データ長（パケット長）が１８８バイトである。
　なお、エラー信号線が設けられている場合、エラー信号も伝送される。エラー信号は、エラーが発生しているときにＨレベルになり、エラーが発生していないときにＬレベルになる。
　復調回路１２から送信側バックエンド処理回路１３に供給されるデータ信号は、固定長パケットの全て、である。
　送信側フロントエンド処理回路１２ａは、フレームを同期させるための信号であるフレーム同期信号の検出をトリガとして、フレーム毎に以下の処理を行う。以下、一例として、１つのフレームに、１２０のスロットが含まれている場合について説明する。
　送信側フロントエンド処理回路１２ａは、ＡＰＳＫ（振幅位相変調）方式やＰＳＫ方式の主信号を復調する。これに加え、送信側フロントエンド処理回路１２ａは、π／２シフトＢＰＳＫ変調方式の伝送ＴＭＣＣ信号を復調する。伝送ＴＭＣＣ信号とは、ＴＭＣＣ（Ｔｒａｎｓｍｉｓｓｉｏｎ　＆　Ｍｕｌｔｉｐｌｅｘｉｎｇ　Ｃｏｎｆｉｇｕｒａｔｉｏｎ　Ｃｏｎｔｒｏｌ）信号にＢＣＨ符号やＬＤＰＣ符号が付加された信号である。なお、各フレームのＴＭＣＣ信号には、フレームを構成する各スロットに関するＴＭＣＣ情報が含まれている。さらに、送信側フロントエンド処理回路１２ａは、ＴＭＣＣ信号に対して、ＢＣＨ符号を復合する外符号誤り検出訂正処理及びＬＤＰＣ符号を復合する内符号誤り検出訂正処理を施すことによって、ＴＭＣＣ情報を得る。また、送信側フロントエンド処理回路１２ａは、ＴＭＣＣ情報に含まれている、対象フレームの各スロットが含む主信号の復調に必要な情報に基づいて、対象フレームの各スロットが含む主信号を復調する。なお、主信号の復調に必要な情報とは、例えば、各スロットのキャリア変調方式を示すパラメータや、ＬＤＰＣ符号の符号化率を示すパラメータである。さらに、送信側フロントエンド処理回路１２ａは、スロットの主信号に対してデインタリーブ処理を施す。
　送信側フロントエンド処理回路１２ａは、誤り訂正符号としてＢＣＫ符号やＬＤＰＣ符号を用いた誤り訂正方式により、送信側フロントエンド処理回路１２ａから入力を受けた復調信号の誤り訂正を行う。また、送信側フロントエンド処理回路１２ａは、誤り訂正を行うことで得られたＴＬＶパケット（複数のＴＬＶパケット）を、固定長パケット生成部１２ｂに出力する。
　パケット種別の領域は、ＴＬＶパケットに格納するパケットの種別を識別するために使用する領域として割り当てられている（図６を参照）。
　データ長の領域は、図７に示すように、データ長の領域よりも後に続くデータビット数が書き込まれる領域である。データの領域（データ領域）は、８×Ｎビットであり、可変長の領域であるとともに、データが書き込まれる領域である。
　固定長パケット生成部１２ｂは、ＪＣＴＥＡ　ＳＴＤ－００２－６．１(複数搬送波方式)の分割ＴＬＶを例にすると、図８に示すように、受信したＴＬＶパケットを分割ＴＬＶパケットに変換する処理を実行する。固定長パケット生成部１２ｂが受信したＴＬＶパケットは、可変長なＴＬＶパケットの集合である。そして、固定長パケット生成部１２ｂは、集合した可変長なＴＬＶパケットを、固定長の分割ＴＬＶパケットに変換する。図８には、一例として、二つのＴＬＶパケット（ＴＬＶパケット１、ＴＬＶパケット２）を、三つの分割ＴＬＶパケット（分割ＴＬＶパケット１、分割ＴＬＶパケット２、分割ＴＬＶパケット３）に変換する場合を示す。
　分割ＴＬＶパケットは、１８８バイトの固定長のパケットである。
　また、分割ＴＬＶパケットは、図８に示すように、同期バイトと、トランスポートエラーインジケータと、ＴＬＶパケット開始インジケータと、ＰＩＤと、ペイロードから構成されている。ペイロードには、先頭ＴＬＶ指示が含まれる場合がある。
　同期バイトは、例えば、「０ｘ４７」と定義される。
　トランスポートエラーインジケータは、分割ＴＬＶパケット内のビットエラーの有無を示すフラグである。例えば、トランスポートエラーインジケータが「１」であるとき、少なくとも１ビットの訂正不可能なエラーが、分割ＴＬＶパケットに存在することを示す。
　また、ＴＬＶパケット開始インジケータが「１」であるときは、分割ＴＬＶパケットのペイロード内にＴＬＶパケットの先頭が含まれていることを示す。例えば、分割ＴＬＶパケット２は、ＴＬＶパケット１しか含まず、ＴＬＶパケット１の先頭も含まれていないため、分割ＴＬＶパケット２のＴＬＶパケット開始インジケータは「０」とされる。また、例えば、分割ＴＬＶパケット３は、ＴＬＶパケット１とＴＬＶパケット２を含み、ＴＬＶパケット２の先頭を含むため、分割ＴＬＶパケット３のＴＬＶパケット開始インジケータは、「１」とされる。
　ＰＩＤは、ペイロードのデータがＴＬＶデータであることを識別するために使用される領域である。
　先頭ＴＬＶ指示は、ＴＬＶパケット開始インジケータが「１」のときに用いるペイロードの先頭１バイトである。先頭ＴＬＶ指示の値により、ペイロードの何バイト目にＴＬＶパケットの先頭位置があるかが示される。これにより、受信側では、分割ＴＬＶパケットのペイロード内に含まれるＴＬＶパケットの先頭位置を検知することが可能となる。ＴＬＶパケット開始インジケータが「０」のときには、先頭ＴＬＶ指示は、ペイロードに挿入されない。
　固定長パケット生成部１２ｂが、データ長が可変長であるＴＬＶパケットをデータ長が固定長である分割ＴＬＶパケットに変換する際には、図９及び図１０に示すように、分割ＴＬＶパケットのヘッダ部に、図８で示した同期バイト、トランスポートエラーインジケータ、ＴＬＶパケット開始インジケータ、‘０’、ＰＩＤ，先頭ＴＬＶ指示を含んだ３バイト又は４バイトの情報を埋め込む。なお、図９及び図１０には、一例として、ＴＬＶパケットをデータ長が１８８バイトの分割ＴＬＶパケットに変換するフォーマットとして、複数搬送波方式を用いた場合について説明する。
　ここで、変換する分割ＴＬＶパケットが先頭ＴＬＶ指示を含まない場合には、図９に示すように、先頭から３バイトのデータを、分割ＴＬＶパケットのヘッダ部に、パケットヘッダとして埋め込む。これに加え、パケットヘッダを含む先頭の６バイトのデータに対し、クロック信号のＬレベルとＨレベルとを切り替える速度を、先頭の６バイトのデータ以降のデータに対して二倍の速度に設定する。すなわち、受信したＴＬＶパケットが先頭ＴＬＶ指示を含まない場合には、分割ＴＬＶパケットの先頭から６バイトのデータに対してのみ、クロック信号のＬレベルとＨレベルとを切り替える速度を、先頭の６バイトのデータ以降のデータに対して二倍の速度とする。
　一方、変換する分割ＴＬＶパケットが先頭ＴＬＶ指示を含む場合には、図１０に示すように、先頭から４バイトのデータを、分割ＴＬＶパケットのヘッダ部に、パケットヘッダとして埋め込む。これに加え、パケットヘッダを含む先頭の８バイトのデータに対し、クロック信号のＬレベルとＨレベルとを切り替える速度を、先頭の８バイトのデータ以降のデータに対して二倍の速度に設定する。すなわち、受信したＴＬＶパケットが先頭ＴＬＶ指示を含む場合には、分割ＴＬＶパケットの先頭から８バイトのデータに対してのみ、クロック信号のＬレベルとＨレベルとを切り替える速度を、先頭の８バイトのデータ以降のデータに対して二倍の速度とする。
　また、固定長パケット生成部１２ｂは、分割ＴＬＶパケットの先頭から６バイト又は８バイトのデータに対してのみ、クロック信号のＬレベルとＨレベルとを切り替える速度を、先頭から６バイト又は８バイトのデータ以降のデータに対して二倍の速度に設定する。
　送信側バックエンド処理回路１３は、復調回路１２から供給された放送波をデジタルケーブルテレビ放送の放送波に変換する。そして、変換した放送波（デジタル放送波）を、ケーブル（ケーブルテレビ伝送路）を介して受信装置２へ送信する。以下、一例として、送信装置１から受信装置２へ送信するデジタル放送波を、２５６ＱＡＭ変調方式で変調した２つの搬送波と、６４ＱＡＭ変調方式で変調した１つの搬送波を含んで分割伝送する場合について説明する。
　送信装置１は、主信号の送信に必要な伝送容量に応じた変調方式として、６４ＱＡＭ変調方式と２５６ＱＡＭ変調方式を用いる。そして、送信装置１は、スロットを単位として主信号を生成する。このとき、送信装置１は、各スロットの主信号を、主信号のスロットについて選択した変調方式で変調する。したがって、送信装置１では、ＴＬＶパケットを分割ＴＬＶパケットに変換し、さらに、ケーブル変調をかけて、受信装置２にケーブルを介して送信する。
　以上説明したように、送信装置１は、固定長パケット生成部１２ｂを含む復調回路１２を備える。固定長パケット生成部１２ｂは、データ長が可変長であるＴＬＶパケットをデータ長が固定長である分割ＴＬＶパケットに変換する際に、分割ＴＬＶパケットのヘッダ部にパケットヘッダを埋め込む。これに加え、パケットヘッダを含む先頭の３バイト又は４バイトのデータに対し、クロック信号のＬレベルとＨレベルとを切り替える速度を、先頭の３バイト又は４バイトのデータ以降のデータに対して二倍の速度に設定する。さらに、送信装置１は、復調回路１２が復調した復調信号を、ＪＣＴＥＡ　ＳＴＤ－００２－６．１(複数搬送波方式)等のデジタルケーブルテレビ放送の放送用にＱＡＭ変調する送信側バックエンド処理回路１３を備える。
　また、上述したように、衛星放送は、ＭＭＴ・ＴＬＶ方式のデジタル放送波として放送される。このため、送信装置１は、ＭＭＴ・ＴＬＶ方式のデジタル放送波を、デジタルケーブルテレビ放送の放送波として、分割ＴＬＶパケットに変換して送信する。
　＜受信装置の構成＞
　受信装置２は、図２に示すように、受信側チューナ２１と、受信側フロントエンド処理回路２２と、受信側バックエンド処理回路２３を備える。
　受信側チューナ２１は、送信装置１からケーブルを介して送信されてきたデジタル放送波（分割ＴＬＶパケット）を受信し、受信側フロントエンド処理回路２２に供給する。
　受信側フロントエンド処理回路２２は、復調処理を扱うＬＳＩである。受信側バックエンド処理回路２３は、デマックス処理を扱うＬＳＩである。受信側フロントエンド処理回路２２と受信側バックエンド処理回路２３は、１つのＬＳＩで構成することも可能であり、また、異なるＬＳＩとして構成することも可能である。受信側フロントエンド処理回路２２と受信側バックエンド処理回路２３を異なるＬＳＩで構成する場合、受信側フロントエンド処理回路２２は、後段の回路である受信側バックエンド処理回路２３が処理することが可能とする必要がある。すなわち、受信側フロントエンド処理回路２２と受信側バックエンド処理回路２３を異なるＬＳＩで構成する場合では、受信側バックエンド処理回路２３が要求する条件を満たすように、データを出力する必要がある。
　以上により、受信側フロントエンド処理回路２２は、受信側バックエンド処理回路２３が要求する条件を満たす形で復調したデータを供給する。なお、以降の説明では、一例として、受信側フロントエンド処理回路２２と受信側バックエンド処理回路２３とを、異なるＬＳＩとして構成した場合を説明する。
　受信側フロントエンド処理回路２２は、受信側チューナ２１が供給した受信信号のＱＡＭ変調を復調する。さらに、受信側フロントエンド処理回路２２は、誤り訂正符号としてリードソロモン符号を用いた誤り訂正方式により、復調信号の誤り訂正を行う。さらに、受信側フロントエンド処理回路２２は、誤り訂正を行うことで得られた分割ＴＬＶパケット、又は変換したＴＬＶパケットを、受信側バックエンド処理回路２３に供給する。
　以上説明したように、受信側フロントエンド処理回路２２は、分割ＴＬＶパケットを取得する。よって、受信側フロントエンド処理回路２２からは、分割ＴＬＶパケット、又は変換したＴＬＶパケットが受信側バックエンド処理回路２３に出力される。
　受信側バックエンド処理回路２３は、例えば、ＳＯＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）を用いて形成されている。受信側バックエンド処理回路２３が行う処理は、受信側フロントエンド処理回路２２が出力した分割ＴＬＶパケット、又は変換したＴＬＶパケットを、例えば、動画コンテンツを、映像部分、音声部分、字幕部分等に分ける処理（デマックス処理）である。
　また、受信側バックエンド処理回路２３には、受信側フロントエンド処理回路２２が出力した出力信号（シンク信号、バリッド信号、データ信号、クロック信号）が供給される。そして、受信側バックエンド処理回路２３は、供給された信号に含まれるデータ、例えば、映像データや音声データを分離する。さらに、受信側バックエンド処理回路２３は、映像データを映像信号にデコードする処理や、音声データを音声信号にデコードする処理を行うことで、映像や音声の信号を生成し、ディスプレイ５に出力する。
　＜動作＞
　以下、図１から図１０を参照しつつ、図１１を用いて、送信装置１が行う動作について説明する。
　図１１に示すように、送信装置１は、ステップＳ１にてフレーム同期信号を受信する度に、ステップＳ２からステップＳ５までの一連の処理を実行する。
　ステップＳ２では、変換する分割ＴＬＶパケットが、先頭ＴＬＶ指示を含むか否かを判定する。ステップＳ２で、変換する分割ＴＬＶパケットが先頭ＴＬＶ指示を含むと判定すると、ステップＳ３の処理へ移行する。ステップＳ２で、変換する分割ＴＬＶパケットが先頭ＴＬＶ指示を含まないと判定すると、ステップＳ４の処理へ移行する。
　ステップＳ３では、先頭から４バイトのデータを、分割ＴＬＶパケットのヘッダ部に、パケットヘッダとして埋め込む処理を行う。これに加え、分割ＴＬＶパケットの先頭から８バイトのデータに対してのみ、クロック信号のＬレベルとＨレベルとを切り替える速度を、先頭から８バイトのデータ以降のデータに対して二倍の速度とする処理を行う。
　ステップＳ４では、先頭から３バイトのデータを、分割ＴＬＶパケットのヘッダ部に、パケットヘッダとして埋め込む処理を行う。これに加え、分割ＴＬＶパケットの先頭から６バイトのデータに対してのみ、クロック信号のＬレベルとＨレベルとを切り替える速度を、先頭から６バイトのデータ以降のデータに対して二倍の速度とする処理を行う。
　ステップＳ５では、送信側バックエンド処理回路１３が、復調回路１２が復調した復調信号をケーブル放送向けにＱＡＭ変調した後に、受信装置２に出力する。
　＜復調方法＞
　第１実施形態の復調回路１２を用いて行う復調方法は、データ長が可変長であるＴＬＶパケットをデータ長が固定長である分割ＴＬＶパケットに変換する際に、分割ＴＬＶパケットのヘッダ部にパケットヘッダを埋め込む方法である。
　また、復調回路１２を用いて行う復調方法では、パケットヘッダを含む先頭の６バイト又は８バイトのデータに対し、クロック信号のＬレベルとＨレベルとを切り替える速度を、先頭の６バイト又は８バイトのデータ以降のデータに対して二倍の速度に設定する。
　ＴＬＶパケットを分割ＴＬＶパケットに変換する場合、従来では、分割ＴＬＶパケットの先頭にヘッダパケットを挿入する処理が必要となるため、固定長パケット生成部１２ｂにメモリを追加する必要がある。これに加え、メモリにおいてバッファリングを行う際に、クロック周波数を変換する処理が必要となる。このため、例えば、ヘッダパケットの長さが３バイトの固定長である場合には、データレートが、（１８８／１８５）×元のデータレートとなり、クロック周波数も同様に１８８／１８５倍となる。また、ヘッダパケットの長さが４バイトの固定長である場合には、データレートが、（１８８／１８４）×元のデータレートとなり、クロック周波数も同様に１８８／１８４倍となる。しかしながら、ヘッダパケットの長さが３バイトであるか４バイトであるかの比率は決まっていないため、クロック周波数を平滑化するためには、バッファサイズを大きく持つ必要がある。
　これに対し、第１実施形態の構成であれば、クロック周波数の変換が不要となり、バッファリングを行うメモリを必要とせずに、可変長パケットを分割して固定長パケットを生成することが可能となる。したがって、固定長パケット生成部１２ｂにメモリを追加すること無く、データ長が可変長であるＴＬＶパケットを、データ長が１８８バイトの固定長である分割ＴＬＶパケットに変換することが可能となる。
　したがって、第１実施形態の構成であれば、バッファリングを行うメモリを必要とせずに、可変長パケットを分割して固定長パケットを生成することが可能な、復調回路１２を提供することが可能となる。
　また、第１実施形態の構成であれば、バッファリングを行うメモリを必要とせずに、可変長パケットを分割して固定長パケットを生成することが可能な復調方法を提供することが可能となる。
　また、第１実施形態の構成であれば、バッファリングを行うメモリを必要とせずに、可変長パケットを分割して固定長パケットを生成することが可能な復調回路１２を含む送信装置１を提供することが可能となる。
　＜変形例＞
　第１実施形態では、三つの分割ＴＬＶパケットのそれぞれに対し、分割ＴＬＶパケットの先頭から３バイト又は４バイトのデータを、パケットヘッダを挿入する対象としたが、これに限定するものではない。すなわち、三つの分割ＴＬＶパケットのうち、少なくとも分割ＴＬＶパケット１及び分割ＴＬＶパケット２の一方のみに対し、先頭から３バイト又は４バイトのデータを、パケットヘッダを挿入する対象としてもよい。同様に、分割ＴＬＶパケット１、分割ＴＬＶパケット２、分割ＴＬＶパケット３のうち連続した４バイトのデータを、パケットヘッダを挿入する対象としてもよい。
　第１実施形態では、分割ＴＬＶパケットの先頭から６バイト又は８バイトのデータに対してのみ、クロック信号のＬレベルとＨレベルとを切り替える速度（切替速度）を、先頭から６バイト又は８バイトのデータ以降のデータに対して二倍の速度に設定した。しかしながら、これに限定するものではない。すなわち、変換する分割ＴＬＶパケットが先頭ＴＬＶ指示を含まない場合に、先頭から６バイトよりも多くのデータに対して、切替速度を、その他のデータに対して二倍の速度に設定してもよい。この場合、分割ＴＬＶパケットの構成を、切替速度を二倍に設定したデータと、その他のデータの他に、切替速度を、その他のデータに対して半分の速度に設定するデータを含む構成とする。また、切替速度を、その他のデータに対して半分の速度に設定するデータの量は、６バイトを超えるデータと同じ量とする。
　同様に、変換する分割ＴＬＶパケットが先頭ＴＬＶ指示を含む場合に、先頭から８バイトよりも多くのデータに対して、切替速度を、その他のデータに対して二倍の速度に設定してもよい。この場合、分割ＴＬＶパケットの構成を、切替速度を二倍に設定したデータと、その他のデータの他に、切替速度を、その他のデータに対して半分の速度に設定するデータを含む構成とする。また、切替速度を、その他のデータに対して半分の速度に設定するデータの量は、８バイトを超えるデータと同じ量とする。
　＜本技術を適用したコンピュータの説明＞
　ところで、上述した一連の処理は、ハードウェアにより実行させることも可能であるが、ソフトウェアにより実行させることも可能である。一連の処理をソフトウェアにより実行させる場合には、ソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ等に、記録媒体からインストールされる。又は、ソフトウェアを構成するプログラムが、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、汎用のパーソナルコンピュータ等に、記録媒体からインストールしてもよい。
　図１２に、汎用のパーソナルコンピュータの構成例を示す。汎用のパーソナルコンピュータは、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１００を内蔵している。ＣＰＵ１００には、バス１０１を介して、入出力インターフェース１０２が接続されている。バス１０１には、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）１０３と、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）１０４が接続されている。
　入出力インターフェース１０２には、ユーザが操作コマンドを入力するキーボード、マウス等の入力デバイスを用いて形成された入力部１０５と、処理操作画面や処理結果の画像を表示デバイスに出力する出力部１０６が接続されている。これに加え、入出力インターフェース１０２には、プログラムや各種データを格納するハードディスクドライブ等よりなる記憶部１０７が接続されている。さらに、入出力インターフェース１０２には、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）アダプタ等よりなり、インターネットに代表されるネットワークを介した通信処理を実行する通信部１０８が接続されている。
　また、入出力インターフェース１０２には、磁気ディスク（フレキシブルディスクを含む）、光ディスク（ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ　Ｄｉｓｃ－Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）を含む）が接続されている。さらに、入出力インターフェース１０２には、光磁気ディスク（ＭＤ（Ｍｉｎｉ　Ｄｉｓｃ）を含む）、又は、半導体メモリ等のリムーバブルメディア１０９に対してデータを読み書きするドライブ１１０が接続されている。
　ＣＰＵ１００は、ＲＯＭ１０３に記憶されているプログラムや、記憶部１０７にインストールされて記憶部１０７からＲＡＭ１０４にロードされたプログラムに従って、各種の処理を実行する。記憶部１０７にインストールされるプログラムは、磁気ディスク、光ディスク、光磁気ディスク、半導体メモリ等のリムーバブルメディア１０９等から読み出される。
　また、ＲＡＭ１０４には、ＣＰＵ１００が各種の処理を実行する上において必要なデータ等も、適宜記憶される。
　以上のように構成されるコンピュータでは、ＣＰＵ１００が、例えば、記憶部１０７に記憶されているプログラムを、入出力インターフェース１０２及びバス１０１を介して、ＲＡＭ１０４にロードして実行する。これにより、上述した一連の処理が行われる。
　コンピュータ（ＣＰＵ１００）が実行するプログラムは、例えば、パッケージメディア等としてのリムーバブルメディア１０９に記録して提供することが可能である。また、プログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線又は無線の伝送媒体を介して、提供することが可能である。
　コンピュータでは、プログラムは、リムーバブルメディア１０９をドライブ１１０に装着することにより、入出力インターフェース１０２を介して、記憶部１０７にインストールすることが可能である。また、プログラムは、有線、又は、無線の伝送媒体を介して通信部１０８で受信し、記憶部１０７にインストールすることが可能である。その他、プログラムは、予め、ＲＯＭ１０３や記憶部１０７にインストールしておくことが可能である。
　ここで、本明細書において、コンピュータがプログラムに従って行う処理は、必ずしもフローチャートとして記載された順序に沿って時系列に行われる必要はない。すなわち、コンピュータがプログラムに従って行う処理は、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含む。
　また、プログラムは、１のコンピュータ（プロセッサ）により処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。
　さらに、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれもシステムである。
（その他の実施形態）
　上記のように、本技術の実施形態を記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。その他、上記の実施形態において説明される各構成を任意に応用した構成等、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本技術の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
　また、本開示の復調回路、復調方法、送信装置では、上記の実施形態等で説明した各構成要素を全て備える必要はなく、また逆に他の構成要素を備えていてもよい。なお、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。例えば、本技術は、ネットワークを介して、１つの機能を複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることも可能である。
　なお、本技術は、以下のような構成を取ることが可能である。
（１）
　放送波に重畳されて送信されたデータ長が可変長であるＴＬＶパケットを前記データ長が固定長である分割ＴＬＶパケットに変換する際に、前記分割ＴＬＶパケットのヘッダ部に埋め込むパケットヘッダを含む先頭のデータに対してクロック信号のＬレベルとＨレベルとを切り替える速度を前記先頭のデータ以降のデータに対して二倍の速度に設定する復調回路。
（２）
　前記分割ＴＬＶパケットが前記ＴＬＶパケットの先頭が含まれていることを示す先頭ＴＬＶ指示を含まない場合には分割ＴＬＶパケットの先頭から６バイトのデータに対してのみ前記クロック信号のＬレベルとＨレベルとを切り替える速度を前記先頭から６バイトのデータ以降のデータに対して二倍の速度とし、前記分割ＴＬＶパケットが前記先頭ＴＬＶ指示を含む場合には分割ＴＬＶパケットの先頭から８バイトのデータに対してのみ前記クロック信号のＬレベルとＨレベルとを切り替える速度を前記先頭から８バイトのデータ以降のデータに対して二倍の速度とする前記（１）に記載した復調回路。
（３）
　放送波に重畳されて送信されたデータ長が可変長であるＴＬＶパケットを前記データ長が固定長である分割ＴＬＶパケットに変換する際に、前記分割ＴＬＶパケットのヘッダ部に埋め込むパケットヘッダを含む先頭のデータに対してクロック信号のＬレベルとＨレベルとを切り替える速度を前記先頭のデータ以降のデータに対して二倍の速度に設定する復調方法。
（４）
　前記分割ＴＬＶパケットが前記ＴＬＶパケットの先頭が含まれていることを示す先頭ＴＬＶ指示を含まない場合には分割ＴＬＶパケットの先頭から６バイトのデータに対してのみ前記クロック信号のＬレベルとＨレベルとを切り替える速度を前記先頭から６バイトのデータ以降のデータに対して二倍の速度とし、前記分割ＴＬＶパケットが前記先頭ＴＬＶ指示を含む場合には分割ＴＬＶパケットの先頭から８バイトのデータに対してのみ前記クロック信号のＬレベルとＨレベルとを切り替える速度を前記先頭から８バイトのデータ以降のデータに対して二倍の速度とする前記（３）に記載した復調方法。
（５）
　放送波に重畳されて送信されたデータ長が可変長であるＴＬＶパケットを前記データ長が固定長である分割ＴＬＶパケットに変換する際に、前記分割ＴＬＶパケットのヘッダ部に埋め込むパケットヘッダを含む先頭のデータに対してクロック信号のＬレベルとＨレベルとを切り替える速度を前記先頭のデータ以降のデータに対して二倍の速度に設定する復調回路と、
　前記復調回路が復調した復調信号をケーブル放送向けにＱＡＭ変調する送信側バックエンド処理回路と、を備える送信装置。
（６）
　前記復調回路は、前記分割ＴＬＶパケットが前記ＴＬＶパケットの先頭が含まれていることを示す先頭ＴＬＶ指示を含まない場合には分割ＴＬＶパケットの先頭から６バイトのデータに対してのみ前記クロック信号のＬレベルとＨレベルとを切り替える速度を前記６バイトのデータ以降のデータに対して二倍の速度とし、前記分割ＴＬＶパケットが前記先頭ＴＬＶ指示を含む場合には分割ＴＬＶパケットの先頭から８バイトのデータに対してのみ前記クロック信号のＬレベルとＨレベルとを切り替える速度を前記８バイトのデータ以降のデータに対して二倍の速度とする前記（５）に記載した送信装置。
　１…送信装置、１１…送信側チューナ、１２…復調回路、１２ａ…送信側フロントエンド処理回路、１２ｂ…固定長パケット生成部、１３…送信側バックエンド処理回路、２…受信装置、２１…受信側チューナ、２２…受信側フロントエンド処理回路、２３…受信側バックエンド処理回路、３…ネットワーク、４…アンテナ、５…ディスプレイ、１０…放送システム、１００…ＣＰＵ、１０１…バス、１０２…入出力インターフェース、１０３…ＲＯＭ、１０４…ＲＡＭ、１０５…入力部、１０６…出力部、１０７…記憶部、１０８…通信部、１０９…リムーバブルメディア、１１０…ドライブ

Claims (6)

  1. 　放送波に重畳されて送信されたデータ長が可変長であるＴＬＶパケットを前記データ長が固定長である分割ＴＬＶパケットに変換する際に、前記分割ＴＬＶパケットのヘッダ部に埋め込むパケットヘッダを含む先頭のデータに対してクロック信号のＬレベルとＨレベルとを切り替える速度を前記先頭のデータ以降のデータに対して二倍の速度に設定する復調回路。
  2. 　前記分割ＴＬＶパケットが前記ＴＬＶパケットの先頭が含まれていることを示す先頭ＴＬＶ指示を含まない場合には分割ＴＬＶパケットの先頭から６バイトのデータに対してのみ前記クロック信号のＬレベルとＨレベルとを切り替える速度を前記先頭から６バイトのデータ以降のデータに対して二倍の速度とし、前記分割ＴＬＶパケットが前記先頭ＴＬＶ指示を含む場合には分割ＴＬＶパケットの先頭から８バイトのデータに対してのみ前記クロック信号のＬレベルとＨレベルとを切り替える速度を前記先頭から８バイトのデータ以降のデータに対して二倍の速度とする請求項１に記載した復調回路。
  3. 　放送波に重畳されて送信されたデータ長が可変長であるＴＬＶパケットを前記データ長が固定長である分割ＴＬＶパケットに変換する際に、前記分割ＴＬＶパケットのヘッダ部に埋め込むパケットヘッダを含む先頭のデータに対してクロック信号のＬレベルとＨレベルとを切り替える速度を前記先頭のデータ以降のデータに対して二倍の速度に設定する復調方法。
  4. 　前記分割ＴＬＶパケットが前記ＴＬＶパケットの先頭が含まれていることを示す先頭ＴＬＶ指示を含まない場合には分割ＴＬＶパケットの先頭から６バイトのデータに対してのみ前記クロック信号のＬレベルとＨレベルとを切り替える速度を前記先頭から６バイトのデータ以降のデータに対して二倍の速度とし、前記分割ＴＬＶパケットが前記先頭ＴＬＶ指示を含む場合には分割ＴＬＶパケットの先頭から８バイトのデータに対してのみ前記クロック信号のＬレベルとＨレベルとを切り替える速度を前記先頭から８バイトのデータ以降のデータに対して二倍の速度とする請求項３に記載した復調方法。
  5. 　放送波に重畳されて送信されたデータ長が可変長であるＴＬＶパケットを前記データ長が固定長である分割ＴＬＶパケットに変換する際に、前記分割ＴＬＶパケットのヘッダ部に埋め込むパケットヘッダを含む先頭のデータに対してクロック信号のＬレベルとＨレベルとを切り替える速度を前記先頭のデータ以降のデータに対して二倍の速度に設定する復調回路と、
    　前記復調回路が復調した復調信号をケーブル放送向けにＱＡＭ変調する送信側バックエンド処理回路と、を備える送信装置。
  6. 　前記復調回路は、前記分割ＴＬＶパケットが前記ＴＬＶパケットの先頭が含まれていることを示す先頭ＴＬＶ指示を含まない場合には分割ＴＬＶパケットの先頭から６バイトのデータに対してのみ前記クロック信号のＬレベルとＨレベルとを切り替える速度を前記６バイトのデータ以降のデータに対して二倍の速度とし、前記分割ＴＬＶパケットが前記先頭ＴＬＶ指示を含む場合には分割ＴＬＶパケットの先頭から８バイトのデータに対してのみ前記クロック信号のＬレベルとＨレベルとを切り替える速度を前記８バイトのデータ以降のデータに対して二倍の速度とする請求項５に記載した送信装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114640711A (zh) * 2020-12-15 2022-06-17 深圳Tcl新技术有限公司 一种tlv数据包的推送方法、智能终端及存储介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004179854A (ja) * 2002-11-26 2004-06-24 Internatl Business Mach Corp <Ibm> フォーマット変換回路
JP2011049667A (ja) * 2009-08-25 2011-03-10 Panasonic Corp データ処理装置及びデータ処理方法
WO2016199603A1 (ja) * 2015-06-11 2016-12-15 ソニー株式会社 信号処理装置および信号処理方法、並びにプログラム

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MX350442B (es) 2011-07-29 2017-09-06 Karyopharm Therapeutics Inc Moduladores del transporte nuclear y usos de los mismos.
US10022445B2 (en) 2012-07-26 2018-07-17 Hisamitsu Pharmaceutical Co., Inc. Patch
JP6575514B2 (ja) * 2014-05-12 2019-09-18 ソニー株式会社 送信装置、送信方法、受信装置および受信方法
WO2015198545A1 (ja) * 2014-06-24 2015-12-30 株式会社ソシオネクスト インタフェース装置およびそれを備えた受信装置
JP6300116B2 (ja) * 2014-10-10 2018-03-28 パナソニックＩｐマネジメント株式会社 送信方法、送信装置及びシステム
WO2016117283A1 (ja) * 2015-01-22 2016-07-28 株式会社ソシオネクスト 分割データの送受信システム
US20180167663A1 (en) 2015-06-11 2018-06-14 Sony Corporation Signal processing device, signal processing method, and program
JP2019118076A (ja) * 2017-12-27 2019-07-18 ピクセルワークス インクＰｉｘｅｌｗｏｒｋｓ，Ｉｎｃ． パケット変換装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004179854A (ja) * 2002-11-26 2004-06-24 Internatl Business Mach Corp <Ibm> フォーマット変換回路
JP2011049667A (ja) * 2009-08-25 2011-03-10 Panasonic Corp データ処理装置及びデータ処理方法
WO2016199603A1 (ja) * 2015-06-11 2016-12-15 ソニー株式会社 信号処理装置および信号処理方法、並びにプログラム

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114640711A (zh) * 2020-12-15 2022-06-17 深圳Tcl新技术有限公司 一种tlv数据包的推送方法、智能终端及存储介质
CN114640711B (zh) * 2020-12-15 2023-08-01 深圳Tcl新技术有限公司 一种tlv数据包的推送方法、智能终端及存储介质

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