CN112188137A - 基于fpga的高帧频逐行图像转换至标清pal隔行图像实现方法 - Google Patents

Abstract

本发明公开了一种基于FPGA的高帧频逐行图像转换至标清PAL隔行图像实现方法，以BT656数据帧的时序为基准，产生控制缓存芯片乒乓读写操作的3个控制信号，再对2片缓存芯片乒乓控制，进行写操作和读操作，实现高帧频逐行图像转换至标清PAL隔行图像。本发明放宽了对BT656数据帧和输入图像二者周期之间关系的约束，仅要求输入图像周期小于等于BT656数据帧周期的一半，不仅保证了PAL标清模拟图像的稳定显示，也节省了硬件资源以及成本。

Description

基于FPGA的高帧频逐行图像转换至标清PAL隔行图像实现 方法

技术领域

本发明属于数字信号处理领域，具体涉及一种基于FPGA的高帧频逐行图像转换至标清PAL隔行图像实现方法。

背景技术

在图像实时处理平台中，经常需要将输入的高帧频逐行图像，通过缓存芯片，由Itu-r bt.656定义的并行硬件接口输出数据至芯片ADV7393，实现隔行PAL标清图像显示。其中Itu-r bt.656并行硬件接口，是用来传送一路4:2:2的YCbCr的数字视频流，以下简称BT656。由于BT656数据帧周期是固定的40ms，若使用2个缓存芯片，那么输入图像周期必须与之相匹配，是20ms或者40ms，否则输出的PAL图像上下抖动，不能稳定显示；若采用3个缓存芯片，虽然可以实现PAL图像的稳定显示，且对图像周期要求不那么严格，但是在硬件成本和电路尺寸方面，都多了1个缓存芯片的代价。尤其对于一些只有2个缓存芯片的通用化硬件平台，面对不同帧频的图像输入，利用原来常用控制方法，则不能实现PAL图像的稳定显示。

发明内容

本发明需解决技术问题是提供一种高帧频逐行图像转换至标清PAL隔行图像的方法，该方法能克服以上两种处理方式的不足，放宽了BT656数据帧和输入图像二者周期之间关系的约束，保证了PAL标清模拟图像的稳定显示，同时也节省了硬件资源以及成本，使通用化硬件平台适应于不同的输入图像帧频，扩大了使用范围，提高了硬件平台的通用性。

为解决上述技术问题，本发明提供了一种基于FPGA的高帧频逐行图像转换至标清PAL隔行图像实现方法，包括如下步骤：

步骤1、产生BT656数据格式；

步骤2、以BT656数据帧的时序为基准，产生控制缓存芯片乒乓读写操作的3个控制信号；

步骤3、根据步骤2产生的3个控制信号，对2片缓存芯片乒乓控制，进行写操作和读操作，实现高帧频逐行图像转换至标清PAL隔行图像。

进一步地，所述步骤1具体如下：

所述BT656数据帧是由4:2:2的YCbCr视频数据和行列同步控制信号组成，共有625行1728列，其中23～310行是偶场有效视频行，336～623行是奇场有效视频行，其余为行列同步控制信号；

每行数据包含水平控制信号和YCbCr视频数据信号，由4部分组成：结束码EAV、水平消隐、起始码SAV和有效数据Active Video，

其中有效数据有1440个字节，由亮度信息和色差信息组成；

SAV和EAV信号有3个字节的前导：FF、00、00；最后1字节XY表示该行位于整个数据帧的位置及如何区分SAV和EAV，XY字节各比特含义：BIT7：固定为1，BIT6：F＝0表示偶数场，F＝1表示奇数场；BIT5：V＝0表示有效数据行，否则是无效数据行；BIT4：H＝0表示SAV信号，H＝1表示EAV信号；BIT3～BIT1：p3,p2,p1是保护位，由F、V和H信号计算生成，p3＝V异或H，p2＝F异或V，p1＝F异或v；BIT0：p0＝F异或V异或H。

进一步地，所述步骤2中3个控制信号分别是：

控制信号allow_en是一个2bit的信号，等于2’b10时表示从BT656的1行1列至23行1列的这段时间，等于2’b11时，表示从23行1列至N行M列的这段时间，所述BT656数据的N行M列相当于输入图像的周期；

控制信号flag_w表示2个缓存芯片读写操作的乒乓切换，高低电平的置位时刻是23行1列，切换周期是40ms；

控制信号BT656_start表示有效视频行的开始时刻，即在23行1列。

进一步地，所述步骤3对2片缓存芯片乒乓控制，进行写操作和读操作，具体为：

由于输入图像的周期相当于BT656数据的N行M列，从BT656的1行1列至N行M列这段时间分为2段：第一段是BT656前22行的消隐期，即allow_en等于2’b10，第二段是BT656的23行1列至N行M列，即allow_en等于2’b11；

从BT656的1行1列至N行M列的这段时间内，检测到输入图像的帧同步上升沿，状态机从初始状态跳转至等待状态；在等待状态内，若allow_en为2’b11，且flag_w为高电平，进入写缓存芯片A，若flag_w为低电平，则进入写缓存芯片B；在帧同步下降沿，跳转至结束状态，结束当前帧的写状态，等待下一帧图像数据；

缓存芯片的读操作是，信号BT656_start为1时，从初始状态跳转至等待状态；flag_w为1时，进入读缓存芯片B状态，否则进入读缓存芯片A状态；隔行读满288行，跳转至场结束状态；由于BT656的有效视频行是先偶场，后奇场，所以场信号的上升沿，表示偶场数据结束，状态机进入等待状态，开始读奇场数据；场信号的下降沿，表示奇场数据结束，即当前BT656数据帧的有效视频行数据结束，跳转至初始状态，开始BT656下一帧有效视频行的读取。

本发明与现有技术对比具有的有益效果：

将输入高帧频逐行图像，转换为隔行PAL标清图像，用同一时钟测量BT656数据帧周期和输入图像周期，常用转换处理方法要求：BT656数据帧周期必须是输入图像周期的整数倍，不允许有一个时钟周期的误差，否则会出现PAL图像显示上下跳动，画面不稳定问题。改进后的处理方式，放宽了对BT656数据帧与输入图像二者周期之间的关系约束，仅要求输入图像周期小于等于BT656数据帧周期的一半即可。改进后的处理方式，不仅保证了PAL标清模拟图像的稳定显示，也节省了硬件资源以及成本，使通用化硬件平台适应于不同的输入图像帧频，扩大了使用范围，提高了硬件平台的通用性。

附图说明

图1为BT656数据格式；

图2为本发明BT656输出3个控制信号之间的时序关系；

图3为本发明缓存芯片的写操作状态机和读操作状态机。

具体实施方式

下面结合附图和实施例对本发明的技术方案做进一步进行详细的解释和说明。

本发明以BT656数据帧的时序为基准，产生控制信号，控制缓存芯片的乒乓读写操作，实现了PAL标清模拟图像的稳定显示，放宽了对BT656数据帧和输入图像二者周期之间的关系约束，也节省了硬件资源以及成本，使通用化硬件平台适应于不同的输入图像帧频，扩大了使用范围，提高了硬件平台的通用性。

本发明具体实施方式中提供了一种基于FPGA的高帧频逐行图像转换至标清PAL隔行图像的FPGA实现方法，所述方法包括：

步骤1、BT656数据格式的产生；

步骤2、以BT656数据帧的时序为基准，产生3个控制信号；

步骤3、根据步骤2的3个控制信号，进行2片缓存芯片的乒乓读写控制；

下面就结合图1到图3，表1和表2对上述方法中的各步骤进行具体介绍。

步骤1：产生BT656数据格式

完整的BT656数据帧是由4:2:2的YCbCr视频数据和行列同步控制信号组成，共有625行1728列，如附图1所示，其中23～310行是偶场有效视频行，336～623行是奇场有效视频行，其余为行列控制信号。

每行数据包含水平控制信号和YCbCr视频数据信号，由4部分组成：行＝结束码(EAV)+水平消隐(h＝Horizontal Vertical Blanking)+起始码(SAV)+有效数据(ActiveVideo)，如附表1所示。其中有效数据有1440个字节，这是因为采集的是彩色图像，是由亮度信息(Y)和色差信息(CrCb)组成，所以一行中有720列Y，720列CrCb，因此一行数据就是720*2＝1440个字节。

表1

SAV和EAV信号有3个字节的前导：FF、00、00；最后1字节XY表示该行位于整个数据帧的位置及如何区分SAV和EAV。XY字节个比特含义如附表2所示。BIT7：固定为1，BIT6：F＝0表示偶数场，F＝1表示奇数场；BIT5：V＝0表示有效数据行，否则是无效数据行；BIT4：H＝0表示SAV信号，H＝1表示EAV信号；BIT3～BIT1：p3,p2,p1是保护位，由F、V和H信号计算生成，p3＝V异或H，p2＝F异或V，p1＝F异或v；BIT0：p0＝F异或V异或H。

表2

步骤2：以BT656数据帧的时序为基准，产生控制缓存芯片乒乓读写操作的3个控制信号。

以BT656数据帧的时序为基准，产生3个控制信号，控制缓存芯片的乒乓读写操作，3个控制信号与BT656之间的时序关系如图2所示。

所述3个控制信号分别是：

控制信号1(allow_en[1:0])是一个2bit的信号，等于2’b10时表示从BT656的1行1列至23行1列的这段时间，等于2’b11时，表示从23行1列至N行M列的这段时间。其中N和M表示的含义在以下内容有解释；

控制信号2(flag_w)表示2个缓存芯片读写操作的乒乓切换，高低电平的置位时刻是23行1列，切换周期是40ms；

控制信号3(BT656_start)表示有效视频行的开始时刻，即在23行1列。

通过换算，输入图像周期相当于BT656数据的N行M列。因此从BT656的1行1列至N行M列这段时间，总可以检测到一个帧同步信号上升沿。这段时间分为2段：第一段是BT656前22行(allow_en为2’b10)的消隐期，第二段是BT656的23行1列至N行M列(allow_en为2’b11)。若输入图像的帧同步上升沿落在第一个时间段内，先将图像暂存至FPGA片内缓存，到第二个时间段内，再将图像数据从FPGA片内缓存读出，写入缓存芯片；若输入图像帧同步上升沿落在第二个时间段内，则直接将图像数据写入缓存芯片。

步骤3：根据步骤2所产生的3个控制信号，对2片缓存芯片乒乓控制，进行读写操作。

缓存芯片的写操作状态机，如附图3(a)所示，当allow_en[1]为高电平时，即从BT656的1行1列至N行M列的这段时间内，检测到输入图像的帧同步上升沿，状态机从初始状态4’b0000跳转至等待状态4’b0001；在等待状态4’b0001内，若allow_en为2’b11，且flag_w为高电平，进入写缓存芯片A(状态4’b0010)，若flag_w为低电平，则进入写缓存芯片B(状态4’b0100)；在帧同步下降沿(vsyn_fall)，跳转至结束状态(4’b1000)，结束当前帧的写状态，等待下一帧图像数据。

缓存芯片的读操作如图3(b)所示，初始状态是4’b0000，信号BT656_start为1时，跳转至等待状态4’b0001；flag_w为1时，进入读缓存B状态(4’b0010)，否则读缓存A状态(4’b0100)；隔行读满288行(即条件flag_v为1)时，跳转至场结束状态(4’b1000)；由于BT656的有效视频行是先偶场(F＝0)，后奇场(F＝1)，所以场信号的上升沿(F_rise)，表示偶场数据结束，状态机跳转至等待状态(4’b0001)，开始读奇场数据；场信号的下降沿F_fall，表示奇场数据结束，即当前BT656数据帧的有效视频行数据结束，跳转至初始状态(4’b0000)，开始BT656下一帧有效视频行的读取。

Claims (4)

1.一种基于FPGA的高帧频逐行图像转换至标清PAL隔行图像实现方法，包括如下步骤：

步骤1、产生BT656数据格式；

步骤2、以BT656数据帧的时序为基准，产生控制缓存芯片乒乓读写操作的3个控制信号；

步骤3、根据步骤2产生的3个控制信号，对2片缓存芯片乒乓控制，进行写操作和读操作，实现高帧频逐行图像转换至标清PAL隔行图像。

2.根据权利要求1所述的一种基于FPGA的高帧频逐行图像转换至标清PAL隔行图像实现方法，其特征在于，所述步骤1具体如下：

所述BT656数据帧是由4:2:2的YCbCr视频数据和行列同步控制信号组成，共有625行1728列，其中23～310行是偶场有效视频行，

336～623行是奇场有效视频行，其余为行列同步控制信号；

每行数据包含水平控制信号和YCbCr视频数据信号，由4部分组成：结束码EAV、水平消隐、起始码SAV和有效数据Active Video，

其中有效数据有1440个字节，由亮度信息和色差信息组成；

SAV和EAV信号有3个字节的前导：FF、00、00；最后1字节XY表示该行位于整个数据帧的位置及如何区分SAV和EAV，XY字节各比特含义：BIT7：固定为1，BIT6：F＝0表示偶数场，F＝1表示奇数场；BIT5：V＝0表示有效数据行，否则是无效数据行；BIT4：H＝0表示SAV信号，H＝1表示EAV信号；BIT3～BIT1：p3,p2,p1是保护位，由F、V和H信号计算生成，p3＝V异或H，p2＝F异或V，p1＝F异或v；BIT0：p0＝F异或V异或H。

3.根据权利要求2所述的一种基于FPGA的高帧频逐行图像转换至标清PAL隔行图像实现方法，其特征在于，所述步骤2中3个控制信号分别是：

控制信号allow_en是一个2bit的信号，等于2’b10时表示从BT656的1行1列至23行1列的这段时间，等于2’b11时，表示从23行1列至N行M列的这段时间，所述BT656数据的N行M列相当于输入图像的周期；

控制信号flag_w表示2个缓存芯片读写操作的乒乓切换，高低电平的置位时刻是23行1列，切换周期是40ms；

控制信号BT656_start表示有效视频行的开始时刻，即在23行1列。

4.根据权利要求1所述的一种基于FPGA的高帧频逐行图像转换至标清PAL隔行图像实现方法，其特征在于，所述步骤3对2片缓存芯片乒乓控制，进行写操作和读操作，具体为：

由于输入图像的周期相当于BT656数据的N行M列，从BT656的1行1列至N行M列这段时间分为2段：第一段是BT656前22行的消隐期，即allow_en等于2’b10，第二段是BT656的23行1列至N行M列，即allow_en等于2’b11；

从BT656的1行1列至N行M列的这段时间内，检测到输入图像的帧同步上升沿，状态机从初始状态跳转至等待状态；在等待状态内，若allow_en为2’b11，且flag_w为高电平，进入写缓存芯片A，若flag_w为低电平，则进入写缓存芯片B；在帧同步下降沿，跳转至结束状态，结束当前帧的写状态，等待下一帧图像数据；

缓存芯片的读操作是，信号BT656_start为1时，从初始状态跳转至等待状态；flag_w为1时，进入读缓存芯片B状态，否则进入读缓存芯片A状态；隔行读满288行，跳转至场结束状态；由于BT656的有效视频行是先偶场，后奇场，所以场信号的上升沿，表示偶场数据结束，状态机进入等待状态，开始读奇场数据；场信号的下降沿，表示奇场数据结束，即当前BT656数据帧的有效视频行数据结束，跳转至初始状态，开始BT656下一帧有效视频行的读取。

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