JP3130265U - Ｃｓａ累算器で画像品質を向上させる画像処理装置 - Google Patents

Abstract

【課題】従来の技術による諸問題を解決するため、ＣＳＡ累算器で画像品質を向上させる画像処理装置を提供する。
【解決手段】画像処理装置は、処理信号を受信する第一入力端と、ＣＳＡ累算器の前回出力結果を受信する第二入力端を有し、両入力端の情報に対しＣＳＡ演算を行うＣＳＡ累算器と、ＣＳＡ累算器に結合する入力端と、ＣＳＡ累算器の第二入力端に結合する出力端を有する第一レジスターと、第一レジスターに結合して、第一レジスターから出力されたすべての桁上げに対し加算を行うＣＰＡ加算器と、ＣＰＡ加算器に結合する入力端と、計算された画像計測データを処理する出力端を有するＣＰＵとを含む。
【選択図】図６

Description

この考案は画像品質を向上させる画像処理装置に関し、特にＣＳＡ（桁上げ保留加算）累算器で画像品質を向上させる画像処理装置に関する。

デジタルカメラ、デジタルビデオカメラ及び液晶表示器では、色の鮮明さと画像の安定性を向上させるため、原画像の画像計測データを統計しなければならない。画像を正確に表示するためには大量の画像計測データが望ましいが、画像全体の情報を統計しようとすればクロック速度が足りなくなる。それを解決すべく、従来の技術は画像を複数のフレームに分け、フレームごとに特徴値を計算する方法を提供している。しかし、これは静止画にのみ適する。動画像を表示するデジタルビデオカメラまたは液晶表示器に関しては、その他の解決策が必要である。

ＣＲＴと液晶表示器はいずれも水平同期信号と垂直同期信号を利用して画面を制御する。画像信号を適時に入力すれば、スクリーンに画像を形成することができる。画像の各フレームは電子銃のスキャンラインによって描画される。１本のスキャンラインを走査した後、電子銃は元の場所に戻らなければならないから、画像処理装置では電子銃を戻らせる信号が必要であり、この信号は水平同期信号（Ｈｓｙｎｃ）と呼ばれる。同じく、１個のフィールドを走査した後、画像処理装置は垂直同期信号（Ｖｓｙｎｃ）を発して電子銃を垂直方向に沿って戻らせる。

図１を参照する。図１は従来の画像処理装置による画像計測データの処理を表す説明図である。電子銃が１本のスキャンラインを走査した後、画像処理装置は水平同期信号Ｈｓｙｎｃ（Ｈｓｙｎｃは低レベル）を発し、１個のフィールドを走査した後、画像処理装置は垂直同期信号Ｖｓｙｎｃ（Ｖｓｙｎｃは低レベル）を発する。クロックＣＬＫは周期Ｔを有する信号であり、１本のスキャンラインを走査する期間において（Ｈｓｙｎｃは高レベル）、画像処理装置は周期Ｔごとに１回のＣＰＡ（桁上げ伝搬加算）演算を実行し、すなわち画像計測データに対し完全な加算を行い、和出力（sum）と桁上げ出力（carry out）を生成する。次の周期Ｔになると、画像処理装置はＣＰＡ演算を再び実行する。

図２を参照する。図２はＣＰＡ加算器２２を表す説明図である。ＣＰＡ加算器２２は３つの入力端を有し、第一入力端２２２は被加数Ａ_１を受信し、第二入力端２２４は前段の和入力Ｓｉｎを入力し、第三入力端２２６は前段の桁上げ入力Ｃｉｎを入力する。ＣＰＡ加算器２２は更に２個の出力端を有し、第一出力端２２８は和出力Ｓｏｕｔを出力し、第二出力端２２９は桁上げ出力Ｃｏｕｔを出力する。ＣＰＡ加算器２２は３つの入力端から入力された数値に対し加算を行う。和出力Ｓｏｕｔの論理演算はSout＝A₁ΛSinΛCinを内容とし、すなわち３つの入力値に対しＮＯＲ演算を行う。桁上げ出力Ｃｏｕｔの論理演算はCout＝A₁Sin|A₁Cin|SinCinを内容とし、まず３つの入力値のいずれ二つを選んでＡＮＤ演算を行ったうえ、ＯＲ演算を行う。

従来の画像処理装置は周期Ｔごとに１回のＣＰＡ演算を行わなければならないので、長い時間を必要とする。現在のクロック速度から言えば、処理できる画像計測データが少なすぎるから、画像を複数のフレームに分割し、フレームごとに画像計測データの加算を行って画像調整を行わなければならない。しかしこのような方法は画像の品質を低下させる。高品質の画像を作成するためには画像全体に対し画像計測データのＣＰＡ演算を行うことが望ましいが、長い処理時間を必要とすることは前述のとおりである。したがって、処理速度を向上するとともに限られた時間内にもっと多くの演算を実行させることは、画像品質向上の大きな課題である。

この考案は前述の問題を解決するため、ＣＳＡ累算器で画像品質を向上させる画像処理装置を提供することを課題とする。

この考案はＣＳＡ累算器で画像品質を向上させる画像処理装置を提供する。該画像処理装置は、処理信号を受信する第一入力端と、ＣＳＡ累算器の前回出力結果を受信する第二入力端を有し、両入力端の情報に対しＣＳＡ演算を行うＣＳＡ累算器と、ＣＳＡ累算器に結合する入力端と、ＣＳＡ累算器の第二入力端に結合する出力端を有する第一レジスターと、第一レジスターに結合して、第一レジスターから出力されたすべての桁上げに対し加算を行うＣＰＡ加算器と、ＣＰＡ加算器に結合する入力端と、計算された画像計測データを処理する出力端を有するＣＰＵとを含む。

この考案はＣＳＡ累算器を利用して画像品質を向上させる装置を提供する。該装置は予定クロック周期内にピクセルの画像計測データに対しＣＳＡ演算を行い、更に垂直信号が有効となるときに、ＣＳＡ演算で得られた桁上げに対しＣＰＡ演算を行う。このように桁上げ時間が節約されたので、この考案は従来の数十倍ないし数百倍の画像計測データを処理でき、画像品質の向上に大きく寄与する。

かかる装置の特徴を詳述するために、具体的な実施例を挙げ、図示を参照して以下に説明する。

図３を参照する。図３はこの考案による画像処理装置の画像計測データ処理を表す説明図である。電子銃が１本のスキャンラインを走査した後、画像処理装置は水平同期信号Ｈｓｙｎｃ（Ｈｓｙｎｃは低レベル）を発し、１個のフィールドを走査した後、画像処理装置は垂直同期信号Ｖｓｙｎｃ（Ｖｓｙｎｃは低レベル）を発する。クロックＣＬＫ_１は周期Ｔ_１を有する信号であり、１本のスキャンラインを走査する期間において（Ｈｓｙｎｃは高レベル）、画像処理装置は周期Ｔ_１ごとに１回のＣＳＡ演算を実行し、和出力と桁上げ出力を生成する。次の周期Ｔ_１になると、画像処理装置はＣＳＡ演算を再び実行する。しかし、ここで前段の桁上げ入力の加算を行わず、垂直同期信号Ｖｓｙｎｃが低レベルになった後、はじめて各段で発生した桁上げに対し完全な加算を行う。図３によれば、この考案によるＣＳＡ演算は従来ＣＰＡ演算の桁上げ時間を利用し、その時間内に多くの画像計測データを処理する。したがって、従来の方法と比べれば、この考案による画像処理装置は同じ時間内により多くの画像計測データを処理できる。

図４を参照する。図４はこの考案によるＣＳＡ累算器を利用した回路４０を表す説明図である。回路４０はＣＳＡ累算器４２と、Ｄ型フリップフロップ４４と、ＣＰＡ加算器４６と、シフター４８を含む。ＣＳＡ累算器４２は３つの入力端を有し、第一入力端４２２は被加数Ａ_１を受信し、第二入力端４２４はＤ型フリップフロップ４４の第二出力端４４８と結合し、第三入力端４２６はＤ型フリップフロップ４４の第一出力端４４６と結合する。ＣＳＡ累算器４２は更に２個の出力端を有し、第一出力端４２８は和出力Ｓを生成し、第二出力端４２９は桁上げ出力Ｃを生成する。ＣＳＡ累算器４２の第二出力端４２９に結合する入力端４８２を有するシフター４８は桁上げ出力Ｃを２倍にし、すなわち桁上げ出力Ｃの末尾に０のビットを添加する。Ｄ型フリップフロップ４４の第一入力端４４２はＣＳＡ累算器４２の第一出力端４２８に結合し、第二入力端４４４はシフター４８の出力端４８４に結合する。クロックＣＬＫ_１は周期Ｔ_１を有する信号であり、Ｄ型フリップフロップ４４は周期Ｔ_１ごとに結果を出力端に送信する。ＣＰＡ加算器４６は２個の入力端を有し、第一入力端４６２はＤ型フリップフロップ４４の第一出力端４４６と結合し、第二入力端４６４はＤ型フリップフロップ４４の第二出力端４４８と結合する。ＣＰＡ加算器４６は両入力端で受信した数値に加算を行って和出力ＳＵＭを生成するものである。
図５を参照する。図５はＣＳＡ累算器５０を表す説明図である。ＣＳＡ累算器５０はｎビットの加算器であって、ｎ個の全加算器ＦＡを含む。全加算器ＦＡごとにＵ_ｉ、Ｖ、Ｗ_ｉをそれぞれ受信する３個の入力端が含まれ、全加算器ＦＡは３つの入力端から入力された数値に対し加算を行う。和出力Ｓ_０〜Ｓ_ｎ−１の論理演算はS_i＝U_iΛV_iΛW_iを内容とし、すなわち３つの入力数値に対しＮＯＲ演算を行う。桁上げ出力Ｃ_０〜Ｃ_ｎ−１の論理演算はC_i＝U_iV_i|V_iW_i|U_iW_iを内容とし、すなわち３つの入力数値のいずれ二つを選んでＡＮＤ演算を行ったうえＯＲ演算を行う。そのうちｉ＝０〜（ｎ−１）である。

図６を参照する。図６はこの考案による画像処理装置６０を表す説明図である。画像処理装置６０は調整器６２と、ＣＳＡ累算器６４と、第一レジスター６６と、ＣＰＡ加算器６８と、第二レジスター６７と、ＣＰＵ（中央処理装置）６９を含む。調整器６２は画像計測データを受信する第一入力端６２２と、ＣＰＵ６９の出力端６９４に結合して出力信号Ｄ_ｏｕｔを受信する第二入力端６２４を有し、出力信号Ｄ_ｏｕｔと画像計測データに基づいて処理信号Ｓ_ｎを生成する。ＣＳＡ累算器６４は調整器６２の出力端６２６に結合して処理信号Ｓ_ｎを受信する第一入力端６４２と、ＣＳＡ累算器６４の前回出力結果Ｓ_{（ｎ−１）}を受信する第二入力端６４４を有し、両入力端６４２、６４４の情報に対しＣＳＡ演算を行う。第一レジスター６６はＣＳＡ累算器６４の出力端６４６に結合する入力端６６２と、ＣＳＡ累算器６４の第二入力端６４４に結合する出力端６６４を有する。第一レジスター６６の出力端６６４に結合する入力端６８２を有するＣＰＡ加算器６８は第一レジスター６６から出力されたすべての桁上げ出力に対し加算を行う。第一レジスター６６はクロックＣＬＫ_１の周期Ｔ_１ごとに１回の加算を行い、その結果を出力端６６４から出力する。第二レジスター６７はＣＰＡ加算器６８の出力端６８４に結合する第一入力端６７２と、ＣＰＵ６９の入力端６９２に結合する出力端６７４を有する。垂直同期信号Ｖｓｙｎｃが低レベルとなるときにだけ、第二レジスター６７は結果を出力端６７４に出力する。ＣＰＵ６９は第二レジスター６７の出力端６７４に結合する入力端６９２と、調整器６２の第二入力端６２４に結合する出力端６９４を有し、計算された画像計測データを処理して出力信号Ｄ_ｏｕｔを生成する。画像処理装置６０は例えばデジタルカメラまたはデジタルビデオカメラである。デジタルカメラとデジタルビデオカメラにとって、品質向上に関する画像計測データは自動ホワイトバランス、自動フォーカシング及び自動露光に必要な色度情報、階調情報及び輝度情報などである。

図７を参照する。図７はこの考案によるその他の画像処理装置７０を表す説明図である。画像処理装置７０はアナログ／デジタル変換器（ＡＤＣ）７２と、直列接続した複数のディレイＤＬ_１−ＤＬ_ｎと、ＣＳＡ累算器６４と、第一レジスター６６と、ＣＰＡ加算器６８と、第二レジスター６７と、マルチプレクサー７４と、コントローラー７６と、ＣＰＵ６９とを含む。ＡＤＣ７２はアナログ入力信号をデジタルデータに変換するものであり、ＡＤＣ７２に結合する直列接続した複数のディレイＤＬ_１−ＤＬ_ｎは予定クロック周期遅延させるものである。例えば、直列接続したディレイが合計１５個あれば、各ディレイの遅延可能な予定クロック周期は１／１６クロック周期である。したがって、直列接続したディレイの数量を制御すれば、各ディレイの遅延可能な所定のクロック周期を制御できる。更に、ディレイはクロック周期に対して位相遅延を行うことが可能であり、このような位相遅延は周知されているので、ここでその説明を省略とする。

マルチプレクサー７４は、複数のディレイＤＬ_１−ＤＬ_ｎとＣＰＵ６９に結合し、制御端７４４を有し、制御端７４４から受信された出力信号に基づいてＡＤＣ７２の出力デジタルデータをサンプリングするサンプリング信号を生成する。コントローラー７６は、ＡＤＣ７２、マルチプレクサー７４及びＣＳＡ累算器６４に結合し、サンプリング信号に基づいてデジタルデータをサンプリングし、処理信号Ｓ_ｎを生成する。ＣＳＡ累算器６４はコントローラー７６の出力端７６４に結合して処理信号Ｓ_ｎを受信する第一入力端６４２と、ＣＳＡ累算器６４の前回出力結果Ｓ_{（ｎ−１）}を受信する第二入力端６４４を有し、両入力端６４２、６４４の情報に対しＣＳＡ演算を行う。第一レジスター６６、ＣＰＡ加算器６８及び第二レジスター６７はいずれも図６の第一レジスター６６、ＣＰＡ加算器６８及び第二レジスター６７と同じである。ＣＰＵ６９は第二レジスター６７の出力端６７４とマルチプレクサー７４の制御端７４４にそれぞれ結合する入力端６９２と出力端６９４を有し、計算された画像計測データを処理して出力信号Ｄ_ｏｕｔを生成する。画像処理装置７０は例えば液晶表示装置である。液晶表示装置にとって、画像計測データは例えば階調情報である。ピクセル間の階調情報を計算して画像を調整すれば、液晶表示装置の画像出力品質を向上させることができる。

前記実施例はこの考案の例示に過ぎず、この考案を制限するものではない。前記画像処理装置６０、７０はデジタルカメラ、デジタルビデオカメラまたは液晶表示装置に限らず、その他の画像装置にあたることも可能である。この考案は画像計測データの計算速度を速め、品質向上に関する画像計測データは自動ホワイトバランス、自動フォーカシング及び自動露光に必要な色度情報、階調情報及び輝度情報などの情報に限らず、その他の画像計測データもこの考案に属する。

以上はこの考案に好ましい実施例であって、この考案の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この考案の精神の下においてなされ、この考案に対して均等の効果を有するものは、いずれもこの考案の実用新案登録請求の範囲に属するものとする。

この考案による装置は所定のクロック周期内にピクセルの画像計測データに対しＣＳＡ演算を行い、更に垂直信号が有効となるときに、ＣＳＡ演算で得られた桁上げに対しＣＰＡ演算を行う。このように桁上げ時間が節約されたので、この考案は従来の数十倍ないし数百倍の画像計測データを処理でき、画像品質の向上に大きく寄与する。

従来の画像処理装置による画像計測データの処理を表す説明図である。 従来のＣＰＡ加算器を表す説明図である。 この考案による画像処理装置の画像計測データ処理を表す説明図である。 この考案によるＣＳＡ累算器を利用した回路を表す説明図である。 ＣＳＡ累算器を表す説明図である。 この考案による画像処理装置を表す説明図である。 この考案によるその他の画像処理装置を表す説明図である。

符号の説明

２２、４６、６８ ＣＰＡ加算器
４０ 回路
４２、６４、５０ ＣＳＡ累算器
４４ Ｄ型フリップフロップ
４８ シフター
６０、７０ 画像処理装置
６２ 調整器
６６ 第一レジスター
６７ 第二レジスター
６９ ＣＰＵ
７２ ＡＤＣ
７４ マルチプレクサー
７６ 制御端
２２２、４２２、４４２、４６２、６２２、６４２ 第一入力端
２２４、４２４、４４４、４６４、６２４、６４４ 第二入力端
２２６、４２６ 第三入力端
２２８、４２８、４４６ 第一出力端
２２９、４２９、４４８ 第二出力端
４８２、６６２、６７２、６８２、６９２ 入力端
４８４、６２６、６４６、６６４、６７４、６８４、６９４、７６４ 出力端
７４４ 制御端
Ａ_１ 被加数
Ｃｉｎ 桁上げ入力
ＣＬＫ、ＣＬＫ_１ クロック
Ｃ_０〜Ｃ_ｎ−１、Ｃｏｕｔ 桁上げ出力
ＤＬ_１〜ＤＬ_ｎ ディレイ
ＦＡ 全加算器
Ｈｓｙｎｃ 水平同期信号
Ｓｉｎ 和入力
Ｓ_０〜Ｓ_ｎ−１、Ｓｏｕｔ、ＳＵＭ 和出力
Ｔ、Ｔ_１ 周期
Ｕ_０−ｎ、Ｖ_０−ｎ、Ｗ_０−ｎ 入力数値
Ｖｓｙｎｃ 垂直同期信号

Claims (8)

1. ＣＳＡ（桁上げ保留加算）累算器で画像品質を向上させる画像処理装置であって、
   処理信号を受信する第一入力端と、ＣＳＡ累算器の前回出力結果を受信する第二入力端を有し、両入力端の情報に対しＣＳＡ演算を行うＣＳＡ累算器と、
   ＣＳＡ累算器に結合する入力端と、ＣＳＡ累算器の第二入力端に結合する出力端を有する第一レジスターと、
   第一レジスターに結合して、第一レジスターから出力されたすべての桁上げに対し加算を行うＣＰＡ（桁上げ伝搬加算）加算器と、
   ＣＰＡ加算器に結合する入力端と、処理された画像計測データを出力する出力端を有するＣＰＵ（中央処理装置）とを含むことを特徴とする画像処理装置。
2. 前記画像処理装置は更に、
   １組の画像計測データを受信する第一入力端と、ＣＰＵの出力端に結合して出力信号を受信する第二入力端と、ＣＳＡ累算器の第一入力端に結合する出力端を有し、出力信号と画像計測データに基づいて処理信号を生成する調整器を含むことを特徴とする請求項１記載の画像処理装置。
3. 前記画像処理装置はデジタルカメラであることを特徴とする請求項２記載の画像処理装置。
4. 前記画像処理装置がデジタルビデオカメラであることを特徴とする請求項２記載の画像処理装置。
5. 前記画像処理装置は更に、ＣＰＡ加算器に結合する第一入力端と、ＣＰＵに結合する出力端を有する第二レジスターを含むことを特徴とする請求項１記載の画像処理装置。
6. 前記画像計測データは画像ピクセルの輝度情報、階調情報または色度情報であることを特徴とする請求項１記載の画像処理装置。
7. 前記画像処理装置は更に、
   受信信号をデジタルデータに変換するアナログ／デジタル変換器（ＡＤＣ）と、
   ＡＤＣに結合して、それぞれデジタルデータを所定のクロック周期だけ遅延させる直列接続した複数のディレイと、
   複数のディレイとＣＰＵに結合して、出力信号に基づいてサンプリング信号を生成するマルチプレクサーと、
   ＡＤＣ、マルチプレクサー及びＣＳＡ累算器に結合し、デジタルデータをサンプリングし、サンプリング信号に基づいて処理信号を生成するコントローラーとを含むことを特徴とする請求項１記載の画像処理装置。
8. 前記画像処理装置は液晶表示装置であることを特徴とする請求項７記載の画像処理装置。

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