JP4172921B2

JP4172921B2 - 撮像装置

Info

Publication number: JP4172921B2
Application number: JP2001152217A
Authority: JP
Inventors: 孝一山下; 俊伊藤; 博明杉浦; 純雄加藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-05-22
Filing date: 2001-05-22
Publication date: 2008-10-29
Anticipated expiration: 2021-05-22
Also published as: JP2002344791A

Description

【０００１】
【発明の属する技術分野】
本発明は、撮像により得られた画像データをネットワークに出力する撮像装置に関する。
【０００２】
【従来の技術】
従来の撮像装置について図１０に基づいて説明する。図１０において、１は撮像部、２は圧縮回路、３はＦＩＦＯ（Ｆｉｒｓｔ−ＩｎＦｉｒｓｔ−Ｏｕｔ）方式のメモリ等で構成されるメモリ回路、７はマイクロコントローラ等で構成される演算処理回路、８はメモリ等で構成される記憶回路、９は出力インタフェース回路、１０は送信回路、１１は入出力端子、１２は入力インタフェース回路、６はアドレス用、データ用、制御信号用のバスである。
【０００３】
撮像部１は、被写体の光学像を形成する光学系と、例えばＣＣＤで構成され、上記光学像を、対応する電気信号に変換する光電変換部と、光電変換部からの電気信号に対し、雑音低減処理、自動利得制御、欠陥補正処理、色分離処理、色相調整、色利得調整、輝度利得調整、自動露光制御、自動白バランス制御、輪郭補正等の信号処理を加えて画像信号（Ｙ／Ｕ／Ｖ）を生成し出力する撮像回路とを含む。
【０００４】
圧縮回路２は撮像部１から出力された画像信号を、例えばＪＰＥＧやＭＰＥＧのような画像圧縮規格に基づいて圧縮し、圧縮画像データＩＭＤを出力する。メモリ回路３は圧縮回路２から出力された圧縮画像データを順番に蓄える。演算処理回路７は入力インタフェース回路１２にデータを要求する。入力インタフェース回路１２は、メモリ回路３から、まだ読み出されていないデータのうち、最も古く書き込まれたデータを読み出して演算処理回路７に供給する。演算処理回路７は読み出された圧縮画像データを送信パケットにして、記憶回路８の所定の領域に格納する。送信パケットは、例えばＥｔｈｅｒｎｅｔ（ＩＥＥＥ８０２．３）のような伝送規格に基づいて生成される。
【０００５】
次に演算処理回路７は、次のデータを入力インタフェース回路１２に要求する。入力インタフェース回路１２は、メモリ回路３から、まだ読み出されていないデータのうち、最も古く書き込まれたデータを読み出して演算処理回路７に供給する。演算処理回路７は読み出された圧縮画像データを送信パケットにして、記憶回路８の所定の領域に格納する。
【０００６】
演算処理回路７は、このような動作を繰り返し、送信パケットを記憶回路８に順次格納する。演算処理回路７は、記憶回路８に格納された送信パケットが所定量に達したら、記憶回路８の送信パケットが格納されている領域の先頭アドレスを送信回路１０の所定のレジスタ（図示しない）に書き込む。送信回路１０は記憶回路８の送信パケットを入出力端子１１を介してネットワーク１４に送出する。
【０００７】
【発明が解決しようとする課題】
従来の撮像装置は以上のように構成されているので、以下のような問題があった。例えば、撮像回路１の撮像画像が単純な絵柄で、圧縮回路２の出力されるデータレートが、演算処理回路７が読み出せるデータレートよりも低くなると、演算処理回路７が入力インタフェース回路１２を介して順番にデータを読み出すと短時間でメモリ回路３が空になってしまうことがある。メモリ回路３が空になってなおも演算処理回路７が入力インタフェース回路１２にデータを要求すると、本来の順番の圧縮画像データとは異なる過去のメモリ・データを間違って読み出してしまう。このような誤ったデータが混入すると、正しい画像は再現できなくなる。
【０００８】
逆に撮像部１の撮像画像が複雑な絵柄で、圧縮回路２の出力されるデータレートが、演算処理回路７が読み出すデータレートよりもはるかに高くなると、演算処理回路７が入力インタフェース回路１２を介して順番にデータを読み出しても、圧縮回路２からメモリ回路３に書き込まれるデータレートの方が高いため、時間が経つとメモリ回路３が一杯になってしまう。メモリ回路３が一杯になってなおも圧縮回路２から出力されるデータがメモリ回路３に書き込まれると、まだ読み出されていない画像データを新しい画像データで上書きしてしまう。このように、上書きで破壊されるデータが生じると、正しい画像は再現できなくなる。
【０００９】
以上のように、メモリ回路３からの読み出しに比べ書き込みが遅くなると、まだ書き込んでいない領域の無効データをメモリ回路３から読み出してしまうという問題があった。また、メモリ回路３からの読み出しに比べ書き込みが速くなると、メモリ回路３が一杯になり、まだ読み出していない領域の有効データを上書き破壊してしまうという課題があった。まだ書き込んでいない領域のデータを読み出したり、まだ読み出していない領域のデータを上書きしてしまうと、画像データ、あるいは圧縮画像データの順序が乱れてしまったり、壊れてしまうため、送信後に撮像画像を正しく再生することが出来なくなる。
【００１０】
また、撮像部１からの画像データを圧縮することなく、そのままメモリ回路３に蓄積するシステムにおいても、書き込み側におけるデータ処理レートと、読み出し側におけるデータ処理レートとのちがいにより、同様の問題が生じることがあった。
【００１１】
この発明は、上述のような課題の解消を目的としてなされたもので、常に正しい画像データを出力できる撮像装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、
画像データを発生する手段（１；１＋２）と、
上記発生された画像データを一時記憶する先入れ先出し方式の蓄積手段（３）と、
上記蓄積手段（３）の画像データを一時保持するデータ保持手段（４）と、
上記蓄積手段（３）の蓄積データ量を管理するデータ量管理手段（５）と、
記憶手段（８）と、
上記データ保持手段（４）から画像データを読み出して送信パケットを生成して上記記憶手段（８）の所定領域に格納する演算処理手段（７）と、
上記記憶手段（８）に記憶された送信パケットをネットワーク（１４）に送信する送信手段（１０）とを備え、
上記データ量管理手段（５）は、カウンタ（５ａ）を備え、上記蓄積手段（３）への書き込み許可信号（ＷＥ）に基づいて上記カウンタ（５ａ）をカウントアップし、上記蓄積手段（３）への読み出し許可信号（ＲＥ）に基づいて上記カウンタ（５ａ）をカウントダウンすることにより、上記蓄積データ量を表わすカウント値を得て、このカウント値により上記蓄積手段（３）の蓄積データ量を管理し、
上記データ保持手段（４）は、上記データ量管理手段（５）により管理されている上記蓄積データ量に基づいて、上記蓄積手段（３）から画像データを読み出す
ことを特徴とする撮像装置を提供するものである。
【００１３】
上記画像データを発生する手段が、
撮像手段（１）と、
撮像した画像を画像圧縮して圧縮画像データを生成する圧縮手段（２）と
を含むものであっても良い。
【００１４】
上記データ保持手段（４）が、保持しているデータが上記演算処理手段（７）により読み出されると、データ・フラグ（ＣＦ）をデータ無しに設定し、上記蓄積手段（３）から読み出したデータが書き込まれるとデータ・フラグ（ＣＦ）をデータ有りに設定するものであっても良い。
【００１５】
上記データ保持手段（４）が、データ・フラグ（ＣＦ）がデータ無しに設定されると、上記蓄積手段（３）からデータを読み出すように動作するものであっても良い。
【００１６】
上記データ保持手段（４）が、上記演算処理手段（７）からのデータ読み出しアクセスと同時に、上記蓄積手段（３）からデータを読み出すように動作するものであっても良い。
【００１７】
上記データ保持手段（４）が、上記データ量管理手段（５）にて管理しているデータ量が所定のデータ量より少なくなった時、上記蓄積手段（３）からの読み出しを停止し、所定時間後もデータ量がゼロでない場合、上記蓄積手段（３）からの読み出しを実行するように動作するものであっても良い。
【００１９】
上記データ量管理手段（５）が、上記蓄積手段（３）への書き込み許可信号（ＷＥ）タイミングから所定時間遅延させてから、カウンタ（５ａ）をカウントアップするものであっても良い。
【００２０】
上記データ保持手段（４）が、上記蓄積手段（３）への読み出し許可信号（ＲＥ）を、読み出し許可のタイミングに状態変化する読み出し許可エッジ信号（ＲＥ２）に変換して、上記データ量管理手段（５）に供給するものであっても良い。
【００２１】
上記データ量管理手段（５）のカウンタ（５ａ）が、上記データ保持手段（４）から供給される上記読み出し許可エッジ信号（ＲＥ２）を、読み出し許可のタイミングにパルスを出す信号に変換することにより形成された信号（ＲＥ２５）をカウントダウンするものであっても良い。
【００２２】
上記データ量管理手段（５）が、管理しているデータ量が所定量より多くなった時、上記演算処理手段（７）に通知するように動作するものであっても良い。
【００２３】
上記演算処理手段（７）が、上記データ量管理手段（５）のカウンタ（５ａ）及び上記蓄積手段（３）の書き込みアドレス及び読み出しアドレスを所定のタイミングで初期化するように動作するものであっても良い。
【００２４】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１による撮像装置を示すブロック図である。図２は、図１の撮像装置の一部の回路相互間で授受されるデータ及び信号を示すブロック図である。図５及び図６は、図１及び図２の装置の各部に現れる信号を示すタイミングチャートである。その中で、図５はメモリ回路３の書き込み動作及びこれに伴うデータ量管理の動作を説明するタイミングチャートであり、図６はメモリ回路３の読み出し動作及びこれに伴うデータ量管理の動作を説明するタイミングチャートである。
【００２５】
図１及び図２において、１は撮像部、２は圧縮回路、３はメモリ回路、４は入力インタフェース回路、５は残量管理回路、６はアドレス・バス、データ・バス、及び複数の制御信号線から成るバス、７はマイクロコントローラ等で構成される演算処理回路、８は記憶回路、９は出力インタフェース回路、１０は送信回路、１１は入出力端子である。また、１５は書き込みクロック発生回路、１６は読み出しクロック発生回路である。
【００２６】
書き込みクロック発生回路１５は、書き込みクロックＷＣＫを発生し、撮像部１、圧縮回路２、メモリ回路３及び残量管理回路５に供給する。読み出しクロック発生回路１６は、読み出しクロックＲＣＫを発生し、メモリ回路３、入力インタフェース回路４、残量管理回路５及び演算処理回路７に供給する。
【００２７】
撮像部１は、被写体の光学像を形成する光学系と、例えばＣＣＤで構成され、上記光学像を、対応する電気信号に変換する光電変換部と、光電変換部からの電気信号に対し、雑音低減処理、自動利得制御、欠陥補正処理、色分離処理、色相調整、色利得調整、輝度利得調整、自動露光制御、自動白バランス制御、輪郭補正等の信号処理を加えて８ビットの画像信号（輝度信号Ｙ及び色差信号Ｕ及びＶから成る）を生成して出力するとともに、垂直同期信号Ｖｓ、水平同期信号Ｈｓを出力する。
【００２８】
圧縮回路２は、撮像部１から出力される画像信号（Ｙ／Ｕ／Ｖ）、垂直同期信号Ｖｓ及び水平同期信号Ｈｓ並びに書き込みクロック発生回路１５から出力される書き込みクロックＷＣＫを受け、例えばＪＰＥＧやＭＰＥＧなどのような画像圧縮規格に基づいて圧縮し、８ビットの圧縮画像データＩＭＤを出力する。以下ＪＰＥＧに基づいて画像圧縮を行う場合について説明する。
【００２９】
圧縮回路２は、圧縮画像データＩＭＤ及び書き込みパルス（書き込み許可信号）ＷＥをメモリ回路３に供給するとともに、書き込みパルスＷＥを残量管理回路５に供給する。
【００３０】
メモリ回路３は、例えば先入れ先出し(First-In First-Out)方式のメモリ等で構成され、圧縮回路２から出力される圧縮画像データＩＭＤ及び書き込みパルスＷＥ、並びに書き込みクロック発生回路１５から出力される書き込みクロックＷＣＫを受け、圧縮画像データＩＭＤを、内部のアドレスに所定の順序で蓄える。書き込みアドレスはメモリ回路３自体により管理され、所定の順序でかつ循環的に変化する。即ち、書き込みアドレスは初期値から昇順に変化して行き最後のアドレスに達すると、次は最初にアドレス（初期値）に戻り、以後再び昇順に変化するようになっている。また、後述のように入力インタフェース回路４から書き込みリセット信号ＷＲＥＳが供給されると、書き込みアドレスが初期化される。即ち書き込みアドレスが初期値に戻され、それ以降の上記所定の順序で変化する。
【００３１】
読み出しアドレスも書き込みアドレスと同様メモリ回路３自体により管理され、メモリ回路３内に記憶されておりまだ読み出されていないデータのうち最も古いものを読み出すように制御される。また、後述のように入力インタフェース回路４から読み出しリセット信号ＲＲＥＳが供給されると、読み出しアドレスが初期化される。即ち読み出しアドレスが初期値に戻され、それ以降の上記したように変化する。
【００３２】
残量管理回路５は、メモリ回路３内の蓄積データ量を管理する。このため、カウンタ５ａを有し、メモリ回路３で書き込みが行なわれる毎に１だけカウントアップし、メモリ回路３で読み出しが行なわれる度に１だけカウントダウンする。このカウントアップ及びカウントダウンのため、圧縮回路２から書き込みパルスＷＥを受け、入力インタフェース回路４から読み出しパルスＲＥに基づいて生成された信号ＲＥ２を受ける。詳細については後述する。
【００３３】
入力インタフェース回路４は、メモリ回路３から画像データＩＭＤを読み出して内蔵のキャッシュメモリ４ａに一時的に保持した後、演算処理回路７に供給する。キャッシュメモリ４ａは１回の読み出しサイクルで読み出されるデータ量、即ち１バイト分を記憶する容量を有する。
【００３４】
入力インタフェース回路４は、メモリ回路３からの読み出しのため、読み出しパルス（読み出し許可信号）ＲＥをメモリ回路３に供給する。
【００３５】
また、後述のように演算処理回路７からリセット要求ＲＳＴが供給されると、撮像部１からの垂直同期信号Ｖｓを参照して、次のフレームの先頭（それ以降最初にメモリ回路３に供給されるフレームの先頭）を検出し、検出されたフレームの先頭において、書き込みリセット信号ＷＲＥＳ、読み出しリセット信号ＲＲＥＳ及びカウンタリセット信号ＣＲＥＳを出力し、メモリ回路３の書き込みアドレス及び読み出しアドレス、並びに残量管理回路５内のカウンタ５ａをリセットする。
【００３６】
演算処理回路７と入力インタフェース回路４、記憶回路８、及び出力インタフェース回路９とは１６ビットのデータ・バスＤＢ及び１６ビットのアドレス・バスＡＢを介して結ばれており、これらの間でデータ・バスを介してデータのやり取りをするときには同時にアドレス・バスにアドレスが供給されて、データの送出先が指定される。例えば、図２において演算処理回路７が入力インタフェース回路４にアクセスしてデータの転送を要求するときは、入力インタフェース回路４を指定するアドレスＡＤＤＲをアドレス・バスＡＢにセットする。
【００３７】
演算処理回路７と入力インタフェース回路４との間はさらに、信号ＢＳ、ＲＷ及びＤＣのための信号線で接続されている。信号ＢＳはバススタート信号であり、読み出し要求信号として用いられる。信号ＲＷは、リード・ライト信号である。信号ＤＣはデータコンプリート信号である。演算処理回路７が入力インタフェース回路４に対しデータの伝送を要求するときは読み出し要求信号ＢＳを送る。この要求に応じて入力インタフェース回路４がデータを演算処理回路７に送るとき同時にデータコンプリート信号ＤＣを送る。
【００３８】
入力インタフェース回路４から演算処理回路７にデータ・バスＤＢを介して伝送される１６ビットのデータの構成は図３に示す如くである。図３に示すように、入力インタフェース回路４から演算処理回路７に伝送される１６ビットのデータのうち第０番目から第７番目までビットが画像データＩＭＤ（ＩＭＤ０乃至ＩＭＤ７）を表わし、第８番目のビットがキャッシュ・フラグＣＦであり、第９番目のビットがオーバーフロー・フラグＯＦＬである。
【００３９】
キャッシュ・フラグＣＦは入力インタフェース回路４内のキャッシュメモリ４ａにデータが書き込まれ、未だ読み出されていないときには有意（"1"）、そうでないとき（即ちキャッシュメモリ４ａが空のとき）には無意（"0"）の状態を取る。
【００４０】
入力インタフェース回路４は、キャッシュメモリ４ａ内のデータが演算処理回路７により読み出されてキャッシュメモリ４ａが空になると同時にキャッシュ・フラグＣＦを無意とする。キャッシュ・フラグＣＦが無意になると、入力インタフェース回路４はメモリ回路３からデータを読み出す。メモリ回路３から読み出されたデータがキャッシュメモリ４ａに格納されると同時に、キャッシュ・フラグＣＦは有意になる。
【００４１】
オーバーフロー・フラグＯＦＬは、残量管理回路５からの信号ＯＦＬに基づきセットされるものであり、メモリ回路３がデータで一杯になった時に有意となり、そうでないときに無意となる。
【００４２】
演算処理回路７は、入力インタフェース回路４からデータＩＭＤとともに送られて来たキャッシュ・フラグＣＦが有意の時は、送られてきたデータＩＭＤを送信パケットにして、記憶回路８の所定の領域に格納する。送信パケットは、例えばＥｔｈｅｒｎｅｔ（ＩＥＥＥ８０２．３）のような伝送規格に基づいて生成される。演算処理回路７は、このような動作を繰り返し、送信パケットを記憶回路８に順次格納する。演算処理回路７は、記憶回路８に格納された送信パケットのが所定量に達したら、記憶回路８の送信パケットが格納されている領域の先頭アドレスを送信回路１０の所定のレジスタ１０ａに書き込む。送信回路１０は記憶回路８の送信パケットを入出力端子１１を介してネットワーク１４に送出する。
【００４３】
入力インタフェース回路４から演算処理回路７に送られてきたキャッシュ・フラグＣＦが無意の時は、演算処理回路７は、ともに送られてきたデータＩＭＤを破棄する。
【００４４】
演算処理回路７から入力インタフェース回路４にデータ・バスＤＢを介して伝送される１６ビットのデータの構成は図４に示す如くである。図４に示すように、演算処理回路７から入力インタフェース回路４に伝送される１６ビットのデータのうち、第１５番目のビットがリセット・フラグＲＳＴである。演算処理回路７は、入力インタフェース回路３から送られたデータ中のオーバーフロー・フラグＯＦＬが有意であると、リセット・フラグＲＳＴを有意にする。
【００４５】
残量管理回路５は、上記のようにメモリ回路３内の蓄積データ量を管理するものであり、そのカウンタ５ａのカウント値がメモリ回路３内のデータ量を表わす。カウンタ５ａのカウント値が所定値以上になると（このことはメモリ回路３がデータで一杯になったことを意味する）、残量管理回路５は、オーバーフロー・フラグＯＦＬを発生する。カウンタ５ａのカウント値が１以下になると（このことはメモリ回路３内のデータ量が１バイト以下になったことを意味する）、第１のアンダーフロー・フラグＵＦＬ１を発生する。カウンタ５ａのカウント値が０になると（このことはメモリ回路３内のデータ量が０になったことを意味する）、第２のアンダーフロー・フラグＵＦＬ０を発生する。また、上記のように、リセット信号ＣＲＥＳが供給されると、カウンタ５ａはリセットされそのカウント値が初期値（ゼロ）に戻される。
【００４６】
本実施の形態では、残量管理回路５によるメモリ回路３の蓄積データ量（即ち残量）の管理において、以下の工夫がなされている。上記のように、残量管理回路５は、メモリ回路３への書き込みパルスＷＥに基づいてメモリ回路３へのデータの書き込み検出してカウントアップし、メモリ回路３への読み出しパルスＲＥに基づいてメモリ回路３からのデータが読み出しを検出してカウントダウンする。
【００４７】
このような処理を行なう場合、仮に書き込みパルスＷＥの発生時に直ちにカウントアップを行ない、読み出しパルスＲＥの発生時に直ちにカウントダウンを行なうとすると、書き込みパルスＷＥが発生してから実際に書き込みが行なわれるまでの時間差と、読み出しパルスＲＥが発生してから、実際に読み出しが行なわれるまでの時間差とにより、カウンタ５ａのカウント値はメモリ回路３内のデータ残量を正確に反映したものとならない。データ残量を常に正確に把握するには、書き込みパルスＷＥに基づくカウントアップと、読み出しパルスＲＥに基づくカウントダウンとを、書き込みパルスＷＥや読み出しパルスＲＥに起因して同一の所定の事象が起きるときに行なうことが必要である。
【００４８】
本実施の形態では、書き込みパルスＷＥに応じてメモリ回路３に書き込まれたデータがその後メモリ回路３から読み出されてキャッシュメモリ４ａに書き込まれるときにカウントアップし、読み出しパルスＲＥに応じて読み出されたデータがキャッシュメモリ４ａに書き込まれるときにカウントダウンすることにより、カウント値はメモリ回路３のデータ量を正確に反映するものとなるようにしている。
【００４９】
具体的には、書き込みパルスＷＥの発生からキャシュメモリ４ａへの書き込みまでに要するクロック周期の数は既知であるので、書き込みパルスＷＥの発生からその既知の数のクロック周期後にカウントアップ信号を生成し、そのカウントアップ信号をカウントアップする。同様に、読み出しパルスＲＥの発生からキャシュメモリ４ａへの書き込みまでに要するクロック周期の数は既知であるので、読み出しパルスＲＥの発生からその既知の数のクロック周期後にカウンドダウン信号を生成し、そのカウントダウン信号をカウントダウンする。
【００５０】
以下、メモリ回路３への書き込み及び読み出し、メモリ回路３のデータ量の管理についてさらに詳しく説明する。
【００５１】
メモリ回路３は撮像部１からの書き込みパルスＷＥの所定のタイミング、例えば書き込みパルスＷＥがＨｉｇｈの期間中における書き込みクロックＷＣＫの立ち上がり時にその入力端子３ｉに供給されている画像データを取込んで格納する。書き込みパルスＷＥは、メモリ回路３に供給されると同時に残量管理回路５にも供給される。残量管理回路５は、書き込みパルスＷＥが入力されると、所定のタイミングで、内蔵のカウンタ５ａをカウントアップさせる。
【００５２】
入力インタフェース回路４内のキャッシュ・メモリ４ａのデータＩＭＤが演算処理回路７に転送されてキャッシュ・フラグＣＦが無意になると、入力インタフェース回路４はメモリ回路３に読み出しパルスＲＥを供給する。メモリ回路３は読み出しパルスＲＥの所定のタイミングで画像データ（ＩＭＤ）を出力する。より詳しく言えば、入力インタフェース回路４は、メモリ回路３に読み出しパルスＲＥを供給すると同時に、読み出しパルスＲＥに同期して状態が反転する信号ＲＥ２を生成して残量管理回路５に供給する。この信号ＲＥ２は、例えば、ある読み出しパルスＲＥに同期して、Ｈｉｇｈ状態に変わり、次の読み出しパルスＲＥで、Ｌｏｗ状態に反転する。その次の、読み出しパルスＲＥで、Ｈｉｇｈ状態に反転し、さらに次の読み出しパルスＲＥで、Ｌｏｗ状態に反転する。このように信号ＲＥ２は、パルスＲＥの発生毎に対応したエッジを有するので、エッジ信号（エッジ状態変化信号）とも呼ばれる。
【００５３】
残量管理回路５は、上記の信号ＲＥ２の立上がり及び立ち下がりのエッジに基づいて内部で信号（後述の図６のＲＥ２５）を発生し、これに応じて内蔵のカウンタ５ａをカウントダウンさせる。より詳しく言えば、残量管理回路５は、入力インタフェース回路４から供給されるエッジ信号（ＲＥ２）を、元の読み出しパルスＲＥと同様な信号（信号ＲＥ２のエッジ（立ち上がり及び立ち下がりエッジの各々の発生）ごとにＨｉｇｈとなるパルスから成る信号）に復元し、この信号のパルスが発生する毎にカウントダウンを行う。
【００５４】
残量管理回路５は、メモリ回路３の書き込みクロックＷＣＫと読み出しクロックＲＣＫのうち周波数のより高い方の周波数で動作する。本例では、書き込みクロックＷＣＫの周波数が２５ＭＨｚ、読み出しクロックＲＣＫの周波数が２０ＭＨｚであり、前者の方が高い場合を想定しており、この場合、残量管理回路５は、書き込みクロックＷＣＫに基づいて動作する。
【００５５】
入力インタフェース回路４から出力される読み出しパルスＲＥは書き込みパルスよりも周波数が低いため、そのまま残量管理回路５に入力すると、読み出しパルスＲＥの”Ｈｉｇｈ”の状態を２回認識して、誤動作する恐れがある。そこで、読み出しパルスＲＥをパルス情報からエッジ情報に切り替える事により、異なるクロック周波数の回路間を信号が渡る事による誤動作の発生を防いでいる。
【００５６】
残量管理回路５に内蔵されるカウンタ５ａの値を正確な値とするため、カウントアップ及びカウントダウンは、先に述べたように、書き込みパルスＷＥに応じて行なわれるデータに対する処理と読み出しパルスＲＥに応じて行なわれるデータに対する処理の互いに同じ段階のとき（例えばキャッシュメモリ４ａへの書き込みのとき）に行なう必要がある。そのため、残量管理回路５は、書き込みパルスＷＥの印加タイミングから、所定の時間（所定数のクロック周期）カウントアップを遅延させ、読み出しパルスＲＥの印加タイミングから所定の時間（所定数のクロック周期）カウントダウンを遅延させ、カウントアップ及びカウントダウンがともに、同じタイミングで行なわれるようにしている。
【００５７】
書き込みクロックと読み出しクロックとは同じ周波数とは限らず、この周波数の差による誤差は避けられないが、上記のようにタイミングを合わせることにより誤差を小さくすることができる。
【００５８】
残量管理回路５は、カウンタ５ａのカウント値が、メモリ回路３の容量（に対応する値）より大きくなると、入力インタフェース回路４に供給しているオーバーフロー・フラグＯＦＬを有意とする。残量管理回路５は、カウンタ５ａのカウント値が、１以下になると（これはメモリ回路３内のデータ残量が１バイト以下であることを意味する（但し、実際のデータ残量とカウント値との間には時間遅れがある））、入力インタフェース回路４に供給している第１のアンダーフロー・フラグＵＦＬ１を有意とする。残量管理回路５は、カウンタ５ａのカウント値が、０以下になると、入力インタフェース回路４に供給している第２のアンダーフロー・フラグＵＦＬ０を有意とする。
【００５９】
入力インタフェース回路４は、残量管理回路５から供給されるオーバーフロー・フラグＯＦＬが有意になると、演算処理回路７から入力インタフェース回路４にデータの読み出しアクセスが行われた時に、キャッシュメモリ４ａの画像データ（ＩＭＤ）、及びキャッシュ・フラグＣＦとともに有意を示すオーバーフロー・フラグＯＦＬを演算処理回路７に供給する。具体的には、演算処理回路７に供給される図３のデータの９ｂｉｔ目（ＯＦＬ）を有意にする。
【００６０】
オーバーフロー・フラグＯＦＬが有意となっていると、演算処理回路７はこれによりメモリ回路３がオーバーフローしていることを認識し、メモリ回路３のリセットを指示するリセット・フラグＲＳＴを有意にしたデータを入力インタフェース回路４に書き込む。具体的には、入力インタフェース回路４に供給される図４のデータの１５ｂｉｔ目のリセット・フラグＲＳＴを有意にする。
【００６１】
入力インタフェース回路４は、演算処理回路７からのリセット・フラグＲＳＴの有意によるリセットの指示を受けて、次のフレームの先頭で、メモリ回路３の書き込みアドレス及び読み出しアドレスのリセットを指示する信号ＷＲＥＳ及びＲＲＥＳ、並びに残量管理回路５のカウンタ５ａのリセットを指示する信号ＣＲＥＳを出力する。メモリ回路３はリセット信号ＷＲＥＳ及びＲＲＥＳの供給を受けると、これに基づき書き込みアドレス及び読み出しアドレスをリセットする。即ち初期値に戻す。残量管理回路５は、リセット信号ＣＲＥＳを受けると、カウンタ５ａをリセットする。即ちそのカウント値を初期値に戻す。
【００６２】
メモリ回路３がオーバーフローしてしまうと、まだ読み出されていないデータを、新しく書き込まれたデータで上書きしてしまう（即ち、メモリ回路３内のデータのうちの一部が上書きされ、同じメモリ回路３内の他のデータ或いはそれよりも前に読み出されたデータとの連続性がなくなってしまう）ので、画像データが再現できなくなる。そこで、そのフレームの画像は廃棄して、次のフレームの先頭でリセットすることにより、データ破壊の影響を、次のフレームまで及ぼさないですみ、オーバーフローによる画像の乱れを１フレームに限定することとしている。
【００６３】
以上にように、データ量管理回路５は、メモリ回路３のデータ量が所定値より多くなった時、オーバーフロー・フラグＯＦＬを有意にすることで、そのことを演算処理回路７に知らせ、これにより、メモリ回路３で蓄積されているデータが容量一杯になったことを演算処理回路７が知り、上書きの発生による誤ったデータの出力が続くのを防ぐようにしている。そして、演算処理回路７は、残量管理回路５のカウンタ５ａ及びメモリ回路３の書き込みアドレス及び読み出しアドレスを所定のタイミング（フレームの先頭で）で初期化するように動作する。こうすることで、それ以降正しいデータを出力する状態に戻せる効果がある。
【００６４】
一方、メモリ回路３のデータが少なくなった場合には以下のようにして、データの読み出しを保留し、データが書き込まれるのを待つようにしている。入力インタフェース回路４は、残量管理回路５から供給されるカウンタ５ａのカウント値が０になっていることを意味する第２のアンダーフロー・フラグＵＦＬ０が有意になると、第１のアンダーフロー・フラグＵＦＬ１に関係なく、キャッシュフラグＣＦが無意になっていても、メモリ回路３へのデータ読み出しアクセスは行わない。このようにするのは、残量管理回路５のカウンタ５ａが０になっている時は、メモリ回路３は空になっているので、読み出しを行っても有効なデータを読み出すことはできないからである。
【００６５】
入力インタフェース回路４は、残量管理回路５から供給される第２のアンダーフロー・フラグＵＦＬ０が無意で、残量管理回路５から供給されるカウンタ５ａ値が１以下になっていることを意味する第１のアンダーフロー・フラグＵＦＬ１が有意になると、キャッシュフラグＣＦが無意になっていても、メモリ回路３からのデータ読み出しを直ちには行なわず、所定の期間後再び、第２のアンダーフロー・フラグＵＦＬ０をチェックし、第２のアンダーフロー・フラグＵＦＬ０が無意でであれば（そしてキャッシュフラグＣＦが無意であれば）、メモリ回路３からの読み出しを行う。
【００６６】
このような処理を行なう理由は以下の通りである。即ち、第２のアンダーフロー・フラグＵＦＬ０が無意で、第１のアンダーフロー・フラグＵＦＬ１が有意の状態は、残量管理回路５に内蔵されているカウンタ５ａ値が１になっていることを意味しているが、残量管理回路５に内蔵されているカウンタ５ａの動作は、実際のメモリ回路３の動作に比べて遅れがあるので、カウンタ５ａで１残っていると認識していても、その段階では、既にメモリ回路３からのデータ読み出しが行われメモリ回路３が空になっている可能性がある。このため、所定の時間後にカウンタ５ａを再度チェックして、カウント値が０になっていないことを再確認してからデータ読み出しを行うこととしている。
【００６７】
以下、図５及び図６のタイミングチャートを参照して、メモリ回路３の書き込み及び読み出しの動作並びに残量管理回路５内のカウンタ５ａのカウントアップ及びカウントダウンに用いられる信号の発生方法についてさらに詳しく説明する。
【００６８】
まず、図５を参照してメモリ回路３の書き込み動作及びカウンタ５ａのカウントアップに用いられる信号の発生方法を説明する。図５（ｃ）乃至（図５（ｆ）はいずれも画像データＩＭＤを示すが、それぞれメモリ回路３への入力（図５（ｃ））、メモリ回路３への書き込み（図５（ｄ））、メモリ回路３への書き込みが完了し、読み出しが可能になった状態（図５（ｅ））、メモリ回路３からの読み出し（図５（ｆ））を示し、これらの区別のため符号ＩＭＤ（２）、ＩＭＤ（２１）、ＩＭＤ（３０）、ＩＭＤ（３）が付されている。さらに、図５（ｆ）に示すタイミングで読み出されたデータがキャッシュメモリ４ａに入るのはその次のクロック周期、即ち図５（ｈ）の信号Ｄ４−ＷＥが発生するタイミングである。
【００６９】
図５（ａ）に示す書き込みクロックＷＣＫは、例えば２５ＭＨｚの周波数を有する。図５（ｂ）及び図５（ｃ）に示すように、圧縮回路２から、書き込みクロックＷＣＫの２周期に１度書き込みパルスＷＥが供給され、これと同期して書き込みデータＩＭＤが順次供給されている。データの内容は符号Ｐａ、Ｐｂ、Ｐｃ、．．．で示されている。
【００７０】
書き込みクロックＷＣＫのある周期ｔ１で（書き込みクロックＷＣＫの立ち上がりで）図５（ｂ）に書き込みパルスＷＥの有意を確認し、メモリ回路３はそのとき入力端子３ｉに印加されているデータ（ＩＭＤ＝Ｐａ）を、書き込みクロックＷＣＫの次の周期ｔ２にメモリ回路３内の所定の領域に書き込む（図５（ｄ））。次の周期ｔ３以降メモリ回路３内のデータが出力可能な状態となり（図５（ｅ））、読み出し要求があれば次の周期ｔ４で出力される（図５（ｆ））。（本実施の形態では、後に図６を参照して説明するように、読み出しクロックの３周期に１回行なわれるが、図５（ｆ）は読み出し可能なタイミングを示している。残量管理のためのカウントアップのタイミングに付いて検討するためである。）読み出しはこのデータがキャッシュメモリ４ａに入るのは次の周期ｔ５である。キャッシュメモリ４ａに入ったデータは同じクロック周期ｔ５において出力されて演算処理回路７に送られる。
【００７１】
このように、書き込みパルスＷＥの発生から４クロック周期後に、キャッシュメモリ４ａにデータ（上記書き込みパルスＷＥの発生に起因してメモリ回路３に書き込まれたデータ）が入る。
【００７２】
上記のクロック周期ｔ３では、次のデータＰｂがメモリ回路３の入力端子３ｉに供給されている。上記の周期ｔ４では、該データＰｂがメモリ回路３内の所定の領域に書き込まれる。書き込みアドレスは先に述べたようにメモリ回路３で管理され、順に１ずつ増加して行く。
【００７３】
残量管理回路５内で書き込みパルスＷＥを４周期遅らせて信号Ｄ４−ＷＥを生成し、この信号Ｄ４−ＷＥをカウンタ５ａのカウントアップ信号として用いる。従って、カウントアップ信号は書き込みパルスＷＥの発生から４クロック周期後に発生する。即ち、書き込みパルスＷＥの発生によってメモリ回路３に書き込まれたデータがメモリ回路３から読み出されてキャッシュメモリ４ａに入るタイミングと同時に発生する。これにより、書き込みパルスＷＥに応じてメモリ回路３に書き込まれたデータがキャッシュメモリ４ａに入るタイミングでカウントアップを行なうことができる。
【００７４】
なお、図５（ｅ）及び図５（ｆ）に示す信号は書き込みクロックＷＣＫではなく、読み出しクロックＲＣＫ（図５（ｉ））のタイミングで生成される。図５では、図示の簡略のため、書き込みクロックＷＣＫと読み出しクロックＲＣＫとの周期及び位相が一致しているとして図示している。
【００７５】
次に図６を参照してメモリ回路３の読み出し動作及びカウンタ５ａのカウントダウンに用いられる信号の発生方法について説明する。図６（ｆ）及び（図６（ｇ）はいずれも画像データＩＭＤを示すが、それぞれメモリ回路３からキャッシュメモリ４ａに供給されるタイミング（図６（ｆ））、キャッシュメモリ４ａに格納され、キャッシュメモリ４ａから演算処理回路７に出力されるタイミング（図６（ｇ））を示す。これらの区別のため符号ＩＭＤ（３）、ＩＭＤ（４）が付されている。このように、データがキャッシュメモリ４ａにデータが入るのは図６（ｇ）に枠で示すクロック周期であり、それと同じクロック周期に図６（ｌ）の信号ＲＥ２５が発生するようになっている。
【００７６】
図６（ａ）に示す読み出しクロックＲＣＫは、例えば２０ＭＨｚの周波数を有する。演算処理回路７から入力インタフェース回路４への読み出し要求ＢＳは、本例では、図６（ｂ）に示すように、連続して読み出しを行なっている場合読み出しクロックＲＣＫの３周期に１回ずつ発生する。入力インタフェース回路４からメモリ回路３への読み出しパルスＲＥは読み出し要求ＢＳに応じて、キャッシュフラグの無意を条件として、発生されるものであり、連続的に読み出しを行なっている場合には、図６（ｃ）に示すようにやはり読み出しクロックＲＣＫの３周期に１度だけ発生している。これらの読み出し要求ＢＳ及びそれに応じた読み出しパルスＲＥに応じて、メモリ回路３から入力インタフェース回路４に３周期に１度データＩＭＤが供給され（図６（ｆ））、入力インタフェース回路４から演算処理回路７にも３周期に１度データＩＭＤが転送される（図６（ｇ））。メモリ回路３から入力インタフェース回路４に供給されるデータＩＭＤと入力インタフェース回路４から演算処理回路７に転送されるデータは同じものであり、対応するデータが同じ符号Ｐｚ、Ｐａ、Ｐｃ．．．で示されている。
【００７７】
読み出しクロックＲＣＫのある周期ｔ１で演算処理回路７から図６（ｂ）に示す読み出し要求信号ＢＳが出力されると、これに応じて読み出しクロックＲＣＫの次の周期ｔ２で、図６（ｇ）に示すデータＩＭＤ（＝Ｐｚ）と、図６（ｈ）に示す信号ＤＣがキャッシュメモリ４ａから演算処理回路７に転送される。
【００７８】
読み出しクロックＲＣＫの３番目の周期ｔ３で図６（ｅ）に示すキャッシュ・フラグＣＦが無意にされ、これと同時に、入力インタフェース回路４からメモリ回路３への読み出しパルスＲＥが有意にされる。読み出しクロックＲＣＫの４番目の周期ｔ４で図６（ｆ）に示すメモリ回路３から読み出したデータＩＭＤ（＝Ｐａ）がキャッシュメモリ４ａに供給される。同時に次の読み出し要求信号ＢＳが演算処理回路７から入力インタフェース回路４に供給される。読み出しクロックＲＣＫの５番目の周期ｔ５で、図６（ｇ）に示すように、メモリ回路３からのデータＩＭＤ（＝Ｐａ）がキャッシュメモリ４ａに書き込まれ、図６（ｅ）に示すようにキャッシュフラグＣＦが有意にされ、さらに同じ周期において、データＩＭＤ（＝Ｐａ）と信号ＤＣとが演算処理回路７に供給される。
【００７９】
このように、読み出しパルスＲＥの発生から２クロック周期後にデータ（その読み出しパルスＲＥにより読み出されたデータ）がキャッシュメモリ４ａに書き込まれる。
【００８０】
読み出しクロックＲＣＫの６番目の周期ｔ６でキャッシュ・フラグＣＦが無意にされ、これと同時に、メモリ回路３への書き込みパルス信号ＲＥが有意にされる。このように動作を繰返すことで、読み出しクロックＲＣＫの３周期に１回データが読み出される。
【００８１】
読み出しパルスＲＥは、図６（ｉ）に示すエッジ信号ＲＥ２に変換された上で残量管理回路５に供給される。残量管理回路５は、信号ＲＥ２を書き込みクロックＷＣＫ（図６（ｍ））の１周期遅らせることにより得られた信号Ｄ−ＲＥ（図６（ｊ））と、２周期分遅らせることにより得られた信号ＤＤ−ＲＥ２（図６（ｋ））との排他的論理和をとることによりパルス信号Ｒ２５（図６（ｌ））を生成する。この信号ＲＥ２５は、読み出しパルスＲＥの発生から２クロック周期後に、即ち読み出しパルスＲＥにより読み出されたデータがキャッシュメモリ４ａに入るのと同じクロック周期に発生する。残量管理回路５でこの信号ＲＥ２５をカウントダウンする。これにより、読み出しパルスＲＥに応じて読み出されたデータがキャッシュメモリ４ａに入るタイミングでカウントダウンを行なうことができる。
【００８２】
なお、図６（ｊ）〜図６（ｌ）においては、図示の簡略のため、書き込みクロックＷＣＫと読み出しクロックＲＣＫとの周期及び位相が一致しているとして図示している。
【００８３】
このようにカウンタによるカウントアップ及びカウントダウンは、ともに、データがキャッシュメモリ４ａに書き込まれるタイミング（書き込み後直ちにデータが読み出されると想定した場合に）で行われる。従って、カウントアップ及びカウントダウンは同じタイミングで行われ、カウント値はメモリ回路３のデータ残量を正確に反映したものとなる。特に書き込み、読み出しの開始時、データ量が少ないときにはこのようにタイミングを一致させることが重要である。
【００８４】
以上にように本実施の形態では、まだ書き込んでいない領域のデータを読み出したり、まだ読み出していない領域のデータを上書きしてしまうということがなくなり、送信後に撮像画像を正しく再生することが出来る効果がある。特に、圧縮回路２から出力されるデータの量は、画像が複雑な絵柄の時は多く、画像が単純な絵柄の時は少なくなるなど、絵柄によって逐次変化するので、メモリ回路３がオーバーフローしたり、アンダーフローするタイミングの予測は困難であるが、そのような場合でも、本実施の形態のように、メモリ回路３のデータ量を管理することで、上記のような、まだ書き込んでいない領域からの読み出しや、まだ読み出していない領域への上書きを防止することができる。
【００８５】
なお、上記の例では、圧縮回路２における圧縮がＪＰＥＧに従うものであり、メモリのオーバーフローがあると、次のフレームの先頭で書き込みアドレス及び読み出しアドレス及びカウンタ５ａのカウント値のリセットを行っているが、圧縮回路２における圧縮がＭＰＥＧに従うものである場合には、ＧＯＰの先頭でリセットを行う。
【００８６】
実施の形態２．
実施の形態２の撮像装置の構成を示す図は図１及び図２と同じである。実施の形態１では、演算処理回路７からのデータ読み出し要求信号ＢＳに応じて、入力インタフェース回路４のキャッシュメモリ４ａから演算処理回路７にデータが送られ、キャッシュメモリ４ａが空になると、これをキャッシュフラグＣＦを参照することにより確認した後、その次のクロック周期で）メモリ回路３からのデータの読み出しを行なっていた。
【００８７】
本実施の形態２では、演算処理回路７からのデータ読み出し要求ＢＳがあると、入力インタフェース回路４はキャッシュフラグＣＦを参照することなく、キャッシュメモリ４ａのデータを演算処理回路７に送ると同時に（同じクロック周期で）メモリ回路３からのデータＩＭＤの読み出しを行なう。この結果、１回分（１バイト）のデータのメモリ回路３からの読み出し及び演算処理回路７への転送をより少ないクロック周期で行ない得る。具体的には実施の形態１では３クロック周期掛っていたのに対し、実施の形態２では２クロック周期で済む。この結果、メモリ回路３でのデータの上書きが生じる可能性を一層小さくすることができる。
【００８８】
図７は、メモリ回路３の高速読み出し動作を説明するタイミングチャートである。図７を参照してメモリ回路３の読み出し動作を説明する。図７（ｆ）及び図７（ｇ）はいずれも画像データＩＭＤを示すが、それぞれメモリ回路３からキャッシュメモリ４ａに供給されるタイミング（図７（ｆ））、キャッシュメモリ４ａに格納され、キャッシュメモリ４ａから演算処理回路７に出力されるタイミング（図７（ｇ））を示す。これらの区別のため符号ＩＭＤ（３）、ＩＭＤ（４）が付されている。さらに、データがキャッシュメモリ４ａにデータが入るのは図７（ｇ）のそれぞれの枠内の最初のクロック周期であり、それと同じクロック周期に図７（ｌ）の信号ＲＥ２５が発生するようになっている。
【００８９】
図７（ｂ）に示すように、連続して読み出しを行なっている場合読み出し要求信号ＢＳは読み出しクロックＲＣＫの２周期に１回ずつ発生する。従って、読み出し要求信号ＢＳに応じて発生される読み出しパルスＲＥも、本例では図７（ｃ）に示すようにやはり読み出しクロックＲＣＫの２周期に１度だけ発生している。これらの読み出し要求ＢＳ及びそれに応じた読み出しパルスＲＥに応じて、メモリ回路３から入力インタフェース回路４に２周期に１度データＩＭＤが供給され（図７（ｆ））、入力インタフェース回路４から演算処理回路７にも２周期に１度データＩＭＤが転送される（図７（ｇ））。メモリ回路３からキャッシュメモリ４ａに供給されるデータＩＭＤとキャッシュメモリ４ａから演算処理回路７に転送されるデータは同じものであり、対応するデータが同じ符号Ｐｚ、Ｐａ、Ｐｂ．．．で示されている。
【００９０】
読み出しクロックＲＣＫのある周期ｔ１で、演算処理回路７から読み出し要求信号ＢＳ（図７（ｂ））が出力されると、この信号ＢＳに応じて、同じクロック周期ｔ１でメモリ回路３へ読み出しパルスＲＥが送られる。読み出しクロックＲＣＫの次の周期ｔ２で、キャッシュメモリ４ａのデータＩＭＤ（＝Ｐｚ）と信号ＤＣとが演算処理回路７に送られ（図７（ｇ）及び図７（ｈ））、同じ周期ｔ２でメモリ回路３からキャッシュメモリ４ａにデータＩＭＤ（＝Ｐａ）が供給される（図７（ｆ））。読み出しクロックＲＣＫの３番目の周期ｔ３で、キャッシュ・メモリ４ａにデータＩＭＤ（＝Ｐａ）が格納される（図７（ｇ））。
【００９１】
このように本実施の形態でも、読み出しパルスＲＥから２クロック周期後にデータがキャッシュメモリ４ａに格納される。
【００９２】
また、同じ周期ｔ３で、次の読み出し要求ＢＳが供給され、同じ周期に、読み出し信号ＲＥが入力インタフェース回路４からメモリ回路３に供給される。
【００９３】
読み出しクロックＲＣＫの４番目の周期ｔ４で、キャッシュメモリ４ａのデータＩＭＤ（＝Ｐａ）と信号ＤＣとが演算処理回路７に送られ（図７（ｇ）及び図７（ｈ））、同じ周期ｔ４でメモリ回路３からキャッシュメモリ４ａにデータＩＭＤ（＝Ｐｂ）が供給される（図７（ｆ））。読み出しクロックＲＣＫの５番目の周期ｔ５で、キャッシュ・メモリ４ａにデータＩＭＤ（＝Ｐｂ）が格納される（図７（ｇ））。
【００９４】
以上の動作を繰返すことで、読み出しクロックＲＣＫの２周期に１回データの読み出しを行なうことができる。これにより、高速にデータを読み出せることにより、メモリ回路３のオーバーフローの発生の可能性を低くすることが出来る。
【００９５】
信号ＲＥの基づく信号としてＲＥ２が入力インタフェース回路４で生成され、これが残量管理回路５に送られ、書き込みクロックＷＣＫ（図７（ｍ））の１周期分遅らせた信号Ｄ−ＲＥ２（図７（ｊ））及び２周期分遅らせた信号ＤＤ−ＲＥ２（図７（ｋ））を発生させ、これらの排他的論理和により信号ＲＥ２５（図７（ｌ））を生成し、これをカウンタ５ａでカウントダンすることは実施の形態１の場合と同様である。但し、信号ＲＥ２の反転の周期が短くなり、これに伴い、信号Ｄ−ＲＥ２、ＤＤ−ＲＥ２及びＲＥ２５の周期も短くなっている。
【００９６】
本実施の形態でも、信号ＲＥ２５が発生するタイミングはデータがキャッシュメモリ４ａに書き込まれるタイミングに一致する。従って、実施の形態１について述べたのと同様、カウントアップ信号とカウントダウン信号を同じタイミングで発生することができ、メモリ回路４ａのデータ量を正確に反映したカウント値を得ることができる。
【００９７】
なお、実施の形態２では、読み出し要求信号ＢＳがあると直ちにメモリ回路３からキャッシュメモリ４ａへのデータ転送を行なっているが、信号ＢＳが供給されたこと、又はキャッシュフラグＣＦが無意となったことの少なくとも一方の条件が満たされたときに、メモリ回路３からキャッシュメモリ４ａへのデータ転送を行なうようにしても良い。
【００９８】
実施の形態３．
図８は本発明の実施の形態３による撮像装置を示すブロック図である。図９、図８の撮像装置の一部の回路相互間で授受されるデータ及び信号を示すブロック図である。図８及び図９において、図１及び図２と同一の符号は同一乃至対応する部材を示す。図１及び図２との違いは圧縮回路２が省略されている点である。
【００９９】
図１の実施の形態１では圧縮回路２から出力される圧縮画像データＩＭＤがメモリ回路３に書き込まれているが、図１の実施の形態３では撮像部１から出力される画像データ（Ｙ／Ｕ／Ｖ）がそのまま（圧縮されることなく）メモリ回路３に書き込まれる。また書込みパルス信号ＷＥは撮像部１からメモリ回路３に供給される。上記以外の点では、実施の形態３は実施の形態１と同じである。
【０１００】
実施の形態１のように、圧縮回路３から出力されるデータ量は、画像が複雑な絵柄の時は大きなデータ量となり、画像が単純な絵柄の時は少ないデータ量となるなど、絵柄によって随時変化するので、メモリ回路３がオーバーフローしたり、アンダーフローするタイミングの予測は困難であるが、実施の形態３のように、圧縮を行なわず、撮像部１から出力されるデータをそのままメモリ回路３に書き込む場合には、撮像部１から出力されるデータレートは、常に一定であるので、メモリ回路３がオーバーフローしたり、アンダーフローしたりするタイミングは比較的把握しやすい。しかし、書き込みクロックＷＣＫと読み出しクロックＲＣＫの周波数の違いや、読み出し側の演算処理回路７におけるデータ処理速度と撮像部によるデータ出力速度との違いなどによりやはりオーバーフローやアンダーフローの問題が生じ得る。
【０１０１】
実施の形態４．
実施の形態３は、実施の形態１と概して同様であって、圧縮回路を除去したものであるが、実施の形態３で説明した撮像装置において、実施の形態２で説明したように動作するインターフェース回路４を用いることもできる。
【０１０２】
変形例．
上記の例では、読み出しクロックＲＣＫよりも書き込みクロックＷＣＫの方が高い周波数であり、読み出しパルスＲＥをエッジ信号に変換している。逆に書き込みクロックＷＣＫよりも読み出しクロックＲＣＫの方が周波数が高い場合には、書き込みパルスＷＥをエッジ信号に変換した上で、残量管理回路５に供給し、残量管理回路５内でパルス信号に戻すようにしても良い。
【０１０３】
【発明の効果】
請求項１に記載の撮像装置によれば、まだ書き込んでいない領域のデータを読み出したり、まだ読み出していない領域のデータを上書きしてしまうということがなくなり、送信後に撮像画像を正しく再生することが出来る効果がある。
さらに、上記蓄積手段（３）のデータ量を模擬したデータ量管理を行うことができる効果がある。
【０１０４】
請求項２に記載の撮像装置によれば、上記圧縮手段（２）は単純な画像では少量のデータを、複雑な画像では大量のデータを生成するため、上記蓄積手段（３）から一定の速度で読み出してもまだ書き込んでいない領域のデータを読み出したり、まだ読み出していない領域のデータを上書きしてしまう可能性が高いにもかかわらず、まだ書き込んでいない領域のデータを読み出したり、まだ読み出していない領域のデータを上書きしてしまうということがなくなり、送信後に撮像画像を正しく再生することが出来る効果がある。
【０１０５】
請求項３に記載の撮像装置によれば、上記演算処理手段（７）が読み出したデータが正しいデータか否かを判断できるようになる効果がある。
【０１０６】
請求項４に記載の撮像装置によれば、上記演算処理手段（７）からの読み出し信号が上記データ保持手段に到着してから上記蓄積手段からの読み出しを行う場合に比べて、より早く上記演算処理手段はデータを読み出すことができる効果がある。より早くデータを読み出せることにより、上記蓄積手段でのデータの上書きを防ぐ効果がある。
【０１０７】
請求項５に記載の撮像装置によれば、本来のデータ・フラグ（ＣＦ）をデータ無しに設定して、データ・フラグ（ＣＦ）がデータ無しに設定されるのを確認してから上記蓄積手段（３）からの読み出しを行う場合に比べて、データ保持手段（４）からデータが読み出されると同時に、次のデータを上記蓄積手段（３）から先読みすることができるので、上記演算処理手段（７）の連続したデータ読み出しアクセスに対しても、より早く上記演算処理手段（７）はデータを読み出すことができる効果がある。より早くデータを読み出せることにより、上記蓄積手段（３）でのデータの上書きを防ぐ効果がある。
【０１０８】
請求項６に記載の撮像装置によれば、上記蓄積手段（３）と上記データ量管理手段（５）の時間差のために生じる、上記蓄積手段（３）にデータが無い状態での読み出しを防ぐとともに、上記蓄積手段（３）にデータが少量のときにも読み出しを可能にする効果がある。
【０１１０】
請求項７に記載の撮像装置によれば、上記蓄積手段（３）への書き込み、読み出しで生じる遅延時間等を反映し、より正確に上記蓄積手段（３）のデータ量を模擬したデータ量管理を行うことができる効果がある。
【０１１１】
請求項８に記載の撮像装置によれば、上記データ保持手段（４）と上記データ量管理手段（５）の動作クロック周波数が異なる場合でも、パルスの欠落や、二重認識による上記データ量管理手段（５）の誤動作を防ぐ効果がある。
【０１１２】
請求項９に記載の撮像装置によれば、上記データ量管理手段のカウンタ（５ａ）を、カウントアップ入力部もカウントダウン入力部も、パルスを受けて動作する構造のものに統一することができる効果がある。
【０１１３】
請求項１０に記載の撮像装置によれば、上記蓄積手段（３）で蓄積しているデータが蓄積可能容量一杯になったことを、上記演算処理手段（７）が知り、上書きの発生による誤ったデータの出力を防ぐことができる効果がある。
【０１１４】
請求項１１に記載の撮像装置によれば、蓄積手段（３）で蓄積しているデータが蓄積可能容量一杯になったときに新たに正しいデータを出力する状態に戻せる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１による撮像装置の動作を説明するブロック図である。
【図２】本発明の実施の形態１による撮像装置の一部の回路相互間で授受されるデータ及び信号を示すブロック図である。
【図３】入力インタフェース回路４から演算処理回路７に送られるデータのビット配列を示す図である。
【図４】演算処理回路７から入力インタフェース回路４に送られるデータのビット配列を示す図である。
【図５】実施の形態１における、メモリ回路３の書き込み動作を説明するタイミングチャートである。
【図６】実施の形態１における、メモリ回路３の読み出し動作を説明するタイミングチャートである。
【図７】本発明の実施の形態２における、メモリ回路３の高速読み出し動作を説明するタイミングチャートである。
【図８】本発明の実施の形態３による撮像装置の動作を説明するブロック図である。
【図９】本発明の実施の形態３による撮像装置の一部の回路相互間で授受されるデータ及び信号を示すブロック図である。
【図１０】従来の撮像装置の動作を説明するブロック図である。
【符号の説明】
１撮像部、２圧縮回路、３メモリ回路、４入力インタフェース回路、５残量管理回路、６バス、７演算処理回路、８記憶回路、９出力インタフェース回路、１０送信回路、１１入出力端子、１３撮像素子、１４ネットワーク、１５書き込みクロック発生回路、１６読み出しクロック発生回路。

Claims

画像データを発生する手段と、
上記発生された画像データを一時記憶する先入れ先出し方式の蓄積手段と、
上記蓄積手段の画像データを一時保持するデータ保持手段と、
上記蓄積手段の蓄積データ量を管理するデータ量管理手段と、
記憶手段と、
上記データ保持手段から画像データを読み出して送信パケットを生成して上記記憶手段の所定領域に格納する演算処理手段と、
上記記憶手段に記憶された送信パケットをネットワークに送信する送信手段とを備え、
上記データ量管理手段は、カウンタを備え、上記蓄積手段への書き込み許可信号に基づいて上記カウンタをカウントアップし、上記蓄積手段への読み出し許可信号に基づいて上記カウンタをカウントダウンすることにより、上記蓄積データ量を表わすカウント値を得て、このカウント値により上記蓄積手段の蓄積データ量を管理し、
上記データ保持手段は、上記データ量管理手段により管理されている上記蓄積データ量に基づいて、上記データ保持手段による上記蓄積手段からの画像データを読み出す
ことを特徴とする撮像装置。
上記画像データを発生する手段が、
撮像手段と、
撮像した画像を画像圧縮して圧縮画像データを生成する圧縮手段とを含むことを特徴とする請求項１に記載の撮像装置。
上記データ保持手段は、保持しているデータが上記演算処理手段により読み出されると、データ・フラグをデータ無しに設定し、上記蓄積手段から読み出したデータが書き込まれるとデータ・フラグをデータ有りに設定することを特徴とする請求項１又は２に記載の撮像装置。
上記データ保持手段は、データ・フラグがデータ無しに設定されると、上記蓄積手段からデータを読み出すように動作することを特徴とする請求項３に記載の撮像装置。
上記データ保持手段は、上記演算処理手段からのデータ読み出しアクセスと同時に、上記蓄積手段からデータを読み出すように動作することを特徴とする請求項３又は４に記載の撮像装置。
上記データ保持手段は、上記データ量管理手段にて管理しているデータ量が所定のデータ量より少なくなった時、上記蓄積手段からの読み出しを停止し、所定時間後もデータ量がゼロでない場合、上記蓄積手段からの読み出しを実行するように動作することを特徴とする請求項１に記載の撮像装置。
上記データ量管理手段は、上記蓄積手段への書き込み許可信号のタイミングから所定時間遅延させてから、上記カウンタをカウントアップすることを特徴とする請求項１に記載の撮像装置。
上記データ保持手段は、上記蓄積手段への読み出し許可信号を、読み出し許可のタイミングに状態変化する読み出し許可エッジ信号に変換して、上記データ量管理手段に供給することを特徴とする請求項６に記載の撮像装置。
上記データ量管理手段の上記カウンタは、上記データ保持手段から供給される上記読み出し許可エッジ信号を、読み出し許可のタイミングにパルスを出す信号に変換することにより形成された信号をカウントダウンすることを特徴とする請求項８に記載の撮像装置。
上記データ量管理手段は、管理しているデータ量が所定量より多くなった時、上記演算処理手段に通知するように動作することを特徴とする請求項１に記載の撮像装置。
上記演算処理手段は、上記データ量管理手段の上記カウンタ及び上記蓄積手段の書き込みアドレス及び読み出しアドレスを所定のタイミングで初期化するように動作することを特徴とする請求項１０に記載の撮像装置。