JP2004179508A

JP2004179508A - Semiconductor device and its manufacturing method

Info

Publication number: JP2004179508A
Application number: JP2002345833A
Authority: JP
Inventors: Norimoto Nakamura; 紀元中村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-11-28
Filing date: 2002-11-28
Publication date: 2004-06-24

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which the parasitic capacity of a gate electrode portion can be reduced and to provide a method for manufacturing the same. <P>SOLUTION: The semiconductor device includes a silicon layer 1C provided on an insulating layer 1B, a gate oxide film 4 provided on this silicon layer 1C, an electrode pattern 4 arranged on this gate oxide film 4, an N<SP>+</SP>-type layer 3 provided on the silicon layer 1C at both sides of the gate electrode 2A coating the channel region of this electrode pattern 4, and a P<SP>+</SP>-type layer 9 exposed from below the electrode pattern 4 and provided so as to be connected to the silicon layer 1C under the electrode pattern 4. This electrode pattern 4 has an air gap 13 between the gate electrode 2A and a floating electrode 2B except the gate electrode 2A. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、ＳＯＩ（ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）基板に電界効果トランジスタを有するＬＳＩに適用して好適な半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、絶縁基体上に単結晶シリコンが設けられたＳＯＩ基板の製造技術はさらに進歩しつつあり、その大口径化や、低価額化が進みつつある。このようなＳＯＩ基板にＭＯＳトランジスタを形成すると、トランジスタを完全に素子分離して形成することができ、また拡散層の容量を低減することができるので、トランジスタの高集積化や、動作速度の高速化に有利であることが広く知られている。
【０００３】
図１１（Ａ）〜（Ｃ）は、従来例に係る半導体装置９０の構成例を示す平面図と、Ｘ５−Ｘ６及びＸ７−Ｘ８矢視断面図である。
図１１（Ｂ）に示すように、この半導体装置９０は、支持基板９１Ａ上に絶縁層９１Ｂが形成され、さらにこの絶縁層９１Ｂ上に半導体層９１Ｃが形成されてなるＳＯＩ基板９１を備えている。図１１（Ａ）に示すように、このＳＯＩ基板９１には素子分離層９５が形成されており、この素子分離層９５で囲まれた半導体層にｎＭＯＳトランジスタ９９が形成されている。
【０００４】
このｎＭＯＳトランジスタ９９のゲート電極部９２は平面視でＴ字状になっている。また、このゲート電極部９２の両側の半導体層には、ソース・ドレイン用のＮ^＋層９３や、ボディコンタクト用のＰ^＋層９６が形成されている。これらのＮ^＋層９３やＰ^＋層９６は、サイドウォール９７の形成後に、フォトリソグラフィ技術によりレジストパターンが形成され、このレジストパターンとゲート電極部９２をマスクにして不純物がイオン注入されて形成される。
Ｎ^＋層９３やＰ^＋層９６を形成する際に、レジストパターンだけでなくゲート電極部９２をもマスクに使用する理由は、イオン注入時にマスクとして使用するレジストパターンがＳＯＩ基板９１に対して多少位置ずれして形成された場合でも、このゲート電極部９２によってＮ^＋層９３やＰ^＋層９６をあたかも自己整合的に形成することができるからである。
【０００５】
また、図１１（Ｂ）に示すように、ゲート電極部９２下にはゲート酸化膜８９を介してチャネル用のＰ⁻層９４が設けられている。これらのゲート電極部９２や、ボディコンタクト用のＰ^＋層９６の上面には、シリサイド９８、９８がそれぞれ設けられている。さらに、図１１（Ｃ）に示すように、ソース・ドレイン用のＮ^＋層９３の上面にもシリサイド９８が設けられている。これらのシリサイドは、サリサイドプロセスにより形成されたものである。なお、図１１（Ａ）では、説明の便宜上から、シリサイドの図示を省略している。
【０００６】
上述の構造を有する半導体装置９０では、ｎＭＯＳトランジスタ９９は周囲の半導体素子（図示せず）と素子分離層９５及び絶縁層１Ｂとによって電気的に遮断されているので、α線やラッチアップに強く、また拡散層の容量が小さい等の利点を有している。
また、この半導体装置９０では、ゲート電極部９２下のＰ⁻層９４はボディコンタクト用のＰ^＋層９６と接続しているので、このＰ^＋層９６を通してＰ⁻層９４の電位を調整することができる。従って、Ｐ⁻層９４におけるキャリアの意図しない蓄積を防ぐことができ、安定したトランジスタ動作を得ることができる。
【０００７】
【特許文献１】
特開２００１−８５６９４号公報
【特許文献２】
特開平１０−１５０２０４号公報
【特許文献３】
特開平８−１２５１８７号公報
【０００８】
【発明が解決しようとする課題】
ところで、従来例に係る半導体装置９０によれば、ｎＭＯＳトランジスタ９９のゲート電極部９２は、Ｎ^＋層９３やＰ^＋層９６を形成する際のマスクとして使用する必要があるため平面視でＴ字状になされており、ゲート電極部９２はチャネルとなる領域以外のＰ⁻層９４上に配設されていた。このため、ゲート電極部９２とＰ⁻層９４との間に生じる寄生容量は大きく、半導体装置９０の動作速度が遅いという問題があった。
【０００９】
そこで、本発明は、このような従来技術の問題点を解決したものであって、ゲート電極部の寄生容量を低減できるようにすると共に、半導体装置の動作を高速化できるようにした半導体装置及びその製造方法の提供を目的とする。
【００１０】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る請求項１に記載の半導体装置は、絶縁性の基体又は絶縁層上に設けられた半導体層と、この半導体層上に設けられた絶縁性の膜と、この絶縁性の膜上に配設された電極パターンと、この電極パターンのうちチャネル領域を覆うゲート電極部の両側にある半導体層に設けられたソース・ドレイン拡散層と、電極パターン下から露出すると共に、当該電極パターン下の半導体層と接続するように設けられたコンタクト層とを備え、この電極パターンは、ゲート電極部と、ゲート電極部以外の部分との間に、絶縁部又は除去部を有することを特徴とするものである。
【００１１】
本発明に係る請求項１に記載の半導体装置によれば、絶縁性の膜を介して半導体層上に設けられた電極パターンは、ゲート電極部と、このゲート電極部以外の部分との間に、絶縁部又は除去部を有している。これにより、ゲート電極部と、このゲート電極部以外の部分とが電気的に隔てられるので、従来方式の半導体装置と比べて、ゲート電極部の寄生容量を低減することができる。
【００１２】
本発明に係る請求項２に記載の半導体装置の製造方法は、絶縁性の基体又は絶縁層上に設けられた半導体層に絶縁性の膜を形成する工程と、この絶縁性の膜上に所定形状を有した電極パターンを形成する工程と、この電極パターンのうちチャネル領域を覆うゲート電極部の両側にある所定領域の半導体層にソース・ドレイン拡散層を形成する工程と、このソース・ドレイン拡散層以外の電極パターン下から露出した半導体層に、当該電極パターン下にある半導体層と接続するようなコンタクト層を形成する工程と、この電極パターンのうちゲート電極部とそれ以外の部分との間の部分を絶縁化又は除去する工程とを有することを特徴とするものである。
【００１３】
本発明に係る請求項２に記載の半導体装置の製造方法によれば、ソース・ドレイン拡散層やコンタクト層を形成した後に、電極パターンのうちゲート電極部とそれ以外の部分との間の部分を絶縁化又は除去するようになされる。これにより、ソース・ドレイン拡散層やコンタクト層を形成する工程のプロセスマージンを十分に保持しつつ、ゲート電極部と、このゲート電極部以外の部分とを電気的に隔てることができる。従来方式と比べて、ゲート電極部の寄生容量を低減することができる。
【００１４】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
（１）第１実施形態
図１（Ａ）〜（Ｃ）は、本発明の第１の実施形態に係る半導体装置１００の構成例を示す平面図と、Ｘ１−Ｘ２及びＸ３−Ｘ４矢視断面図である。この半導体装置１００は、例えばＳＯＩ基板１にｎＭＯＳトランジスタ５０を有するＬＳＩである。
【００１５】
図１（Ａ）に示すように、この半導体装置１００は、ＳＯＩ基板１と、このＳＯＩ基板１の半導体層上に設けられたゲート酸化膜４と、このゲート酸化膜４上に配設されたゲート電極部２Ａと、浮遊電極部２Ｂとを備えている。また、この半導体装置１００は、ゲート電極部２Ａの両側にある半導体層に設けられたソース・ドレイン用のＮ^＋層３と、このＮ^＋層３以外のゲート電極部２Ａ下及び浮遊電極部２Ｂ下から露出した半導体層に設けられたボディコンタクト用のＰ^＋層９とを備えている。さらに、図１（Ｂ）に示すように、この半導体装置１００はゲート電極部２Ａ及び浮遊電極部２Ｂに覆われた半導体層にＰ⁻層５を備えている。
【００１６】
さらにまた、この半導体装置１００は、Ｎ^＋層３や、Ｐ^＋層９、ゲート電極部２Ａ等を覆う層間絶縁膜（図示せず）や、この層間絶縁膜上にＮ^＋層３や、Ｐ^＋層９、ゲート電極部２Ａ等を引き出すためのプラグ電極（図示せず）も備えている。
図１（Ｂ）に示すように、ＳＯＩ基板１は、その下方から支持基板１Ａと、絶縁層１Ｂと、半導体層１Ｃとからなる３層構造を有している。例えば、支持基板１Ａはシリコンであり、絶縁層１Ｂはシリコン酸化膜であり、半導体層１Ｃは単結晶のシリコン層である。これらの中で、半導体層１Ｃが、ＭＯＳトランジスタ等の半導体素子が形成される層である。このような構造を有するＳＯＩ基板１は、例えば周知技術のＳＩＭＯＸ（ｓｉｌｉｃｏｎｉｍｐｌａｎｔｅｄｏｘｉｄｅ）又は、貼り合わせによって形成される。
【００１７】
また、このＳＯＩ基板の半導体層１Ｃには、素子分離層１１が選択的に設けられている。この素子分離層１１は、例えばシリコン酸化膜からなるものである。図１（Ａ）に示すように、この素子分離層１１で囲まれた領域にｎＭＯＳトランジスタ５０が設けられている。以下で、この素子分離層１１によって囲まれた領域をトランジスタ形成領域ともいう。
【００１８】
このトランジスタ形成領域にある半導体層１Ｃは、素子分離層１１とＳＯＩ基板１の絶縁層とによって、他の素子が形成される領域の半導体層とは電気的に遮断されている。この構造によって、ｎＭＯＳトランジスタ５０は、α線やラッチアップに強く、またソース・ドレインや、チャネルの容量が小さい等の利点を有している。
【００１９】
ゲート酸化膜４は、トランジスタ形成領域の半導体層に設けられており、ゲート電極部２Ａや浮遊電極部２Ｂに覆われている。このゲート酸化膜４は、例えば単結晶シリコンからなる半導体層が熱酸化されて形成されたシリコン酸化膜であり、その厚みは１００Å程度である。
また、ゲート電極部２Ａと浮遊電極部２Ｂは、トランジスタ形成領域の半導体層１Ｃ上にゲート酸化膜４を介して設けられている。このゲート電極部２Ａと浮遊電極部２Ｂとの間には所定の寸法幅を有した空隙部１３が設けられており、この空隙部１３によってゲート電極部２Ａと浮遊電極部２Ｂとは電気的に隔てられている。ｎＭＯＳトランジスタ５０の動作時には、このゲート電極部２Ａにバイアス電圧が印加される。
【００２０】
ゲート電極部２Ａと浮遊電極部２Ｂは、例えばシリコンからなるものであり、その上面にはチタンシリサイド（ＴｉＳｉ_２）等のシリサイド１５が形成されている。また、これらのゲート電極部２Ａと浮遊電極部２Ｂの側壁には、シリコン酸化膜からなるサイドウォール７が形成されている。以下で、図１（Ａ）に示すようなゲート電極部２Ａと浮遊電極部２Ｂとを合わせたＴ字状のパターンを、電極パターン２ともいう。
【００２１】
この電極パターン２は、ソース・ドレイン用のＮ^＋層３やボディコンタクト用のＰ^＋層９を形成するためのイオン注入工程でマスクの一部として使用される。この点については、後述する。
ソース・ドレイン用のＮ^＋層３は、このゲート電極部２Ａの両側の半導体層１Ｃに設けられたＮ型の不純物拡散層である。図１（Ｂ）に示すように、このＮ^＋層３の上面には、ＴｉＳｉ_２等のシリサイド１５が形成されている。
【００２２】
ボディコンタクト用のＰ^＋層９は、図１（Ａ）に示すように、上述したＮ^＋層３以外で、ゲート電極部２Ａ下及び浮遊電極部２Ｂ下から露出した半導体層に設けられたＰ型の不純物拡散層である。図１（Ｂ）に示すように、このＰ^＋層９の上面には、ＴｉＳｉ_２等のシリサイド１５が形成されている。
チャネル用のＰ⁻層５は、図１（Ｂ）及び（Ｃ）に示すように、ゲート電極部２Ａ及び浮遊電極部２Ｂ下や、空隙部１３から露出した半導体層１Ｃに設けられたＰ型の不純物拡散層である。このＰ⁻層５はＰ^＋層９よりも不純物濃度が低い。このチャネル用のＰ⁻層５は、図１（Ｂ）に示すように、ボディコンタクト用のＰ^＋層９と接続している。
【００２３】
Ｐ⁻層５は、素子分離層１１等によって他の素子が形成される領域の半導体層とは電気的に遮断されているが、前述の構造によりＰ⁻層５の電位をＰ^＋層９を通して調整することができるので、Ｐ⁻層５でのキャリアの蓄積を防止することができる。
ところで、この半導体装置１００では、図１（Ａ）及び（Ｂ）に示すように、ゲート電極部２Ａと浮遊電極部２Ｂとの間には空隙部１３が設けられており、ゲート電極部２Ａと浮遊電極部２Ｂは電気的に隔てられている。そして、この半導体装置１００では、ｎＭＯＳトランジスタ５０を動作する際に、バイアス電圧がゲート電極部２Ａに印加され、浮遊電極部２Ｂには印加されない。
【００２４】
つまり、従来方式の半導体装置９０と比べて、バイアス電圧が印加されるゲート電極部とＰ⁻層５とが対向する面積を減少させることができる。これにより、ゲート電極部とＰ⁻層５との間に生じる電気容量（寄生容量）を低減することができ、ｎＭＯＳトランジスタ５０の動作速度を高速化することができる。
この第１実施形態において、ゲート酸化膜４は、本発明の絶縁性の膜に対応している。また、Ｎ^＋層３は本発明のソース・ドレイン拡散層に対応し、Ｐ^＋層９は本発明のコンタクト層に対応している。さらに、浮遊電極部２Ｂは本発明のゲート電極部以外の部分に対応し、空隙部１３は本発明の除去部に対応している。
【００２５】
次に、本発明の実施形態に係る半導体装置１００の製造方法について説明する。図２（Ａ）〜図４（Ｃ）は半導体装置１００の製造方法を示す工程図である。ここでは、図１（Ａ）〜（Ｃ）に示した半導体装置１００を、図２（Ａ）〜図４（Ｃ）の工程図と、図５（Ａ）及び（Ｂ）の平面図とに沿って製造する場合を想定する。従って、図２（Ａ）〜図４（Ｃ）と、図５（Ａ）及び（Ｂ）において、図１と対応する部分には同一符号を付す。
【００２６】
図２（Ａ）に示すように、まず始めに、シリコン酸化層１Ｂ上に半導体層（以下で、シリコン層ともいう）１Ｃを備えたＳＯＩ基板１を用意する。次に、このＳＯＩ基板１の単結晶シリコン層１Ｃ上に、素子分離層を形成する領域（以下で、素子分離層形成領域ともいう）を開口するような第１のレジストパターン２１を形成する。このレジストパターン２１は、例えばフォトリソグラフィにより行う。
【００２７】
次に、このレジストパターン２１をマスクにして、シリコン層１ＣにＲＩＥ（ｒｅａｃｔｉｖｅｉｏｎｅｔｃｈｉｎｇ）等の異方性エッチングを施し、シリコン酸化層１Ｂの上面を露出するような開口部を形成する。開口部を形成した後に、このレジストパターン２１をアッシングして除去する。
次に、図２（Ｂ）に示すように、開口部が形成されたシリコン層１Ｃ上にシリコン酸化膜２３を形成する。このシリコン酸化膜２３の形成は、例えばＣＶＤ（ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）により行う。このシリコン酸化膜２３によって、シリコン層１Ｃに形成された開口部は埋め込まれる。
【００２８】
次に、このシリコン酸化膜２３をＲＩＥ等でエッチバックして、開口部以外に形成されたシリコン酸化膜２３を除去する。これにより、図２（Ｃ）に示す素子分離層１１を形成する。この素子分離層１１によって、トランジスタ形成領域のシリコン層１Ｃと、他の領域のシリコン層とは電気的に遮断される。
続いて、素子分離層１１が形成されたシリコン層１Ｃ上に、この素子分離層１１に囲まれたトランジスタ形成領域を開口するような第２のレジストパターン２５を形成する。このレジストパターン２５の形成はフォトリソグラフィにより行う。
【００２９】
次に、図２（Ｃ）に示すように、このレジストパターン２５をマスクにして、シリコン層１Ｃにボロンイオンをイオン注入する。このイオン注入における、ボロンイオンの注入エネルギは、例えば３０Ｋｅｖ程度である。また、ドーズ量は、例えば１．０×１０^１３／ｃｍ^２程度である。このイオン注入が終了した後に、レジストパターン２５をアッシングする。そして、このボロンイオンが注入されたＳＯＩ基板１を熱処理して、図３（Ａ）に示すようなＰ⁻層５を形成する。
【００３０】
次に、図３（Ａ）において、Ｐ⁻層５が形成されたＳＯＩ基板１を熱酸化して、Ｐ⁻層５上にゲート酸化膜４を形成する。そして、このゲート酸化膜４が形成されたＳＯＩ基板１上にゲート電極部用のポリシリコン膜を形成する。このポリシリコン膜の形成は、例えばＣＶＤにより行う。
次に、このポリシリコン膜をフォトリソグラフィ及びドライエッチングによりパターニングして、平面視でＴ字状の電極パターン２を形成する。さらに、この電極パターン２上にシリコン酸化膜をＣＶＤで形成する。そして、この電極パターン２上のシリコン酸化膜をエッチバックして、サイドウォール７を形成する。
【００３１】
次に、このサイドウォール７が形成されたＳＯＩ基板１上に第３のレジストパターンを形成する。この第３のレジストパターンは、ボディコンタクトを形成するイオン注入時にマスクとして使用するものである。
図５（Ａ）に示すように、この第３のレジストパターン２７は、フォトリソグラフィによって、ボディコンタクトを形成する領域（以下で、ボディコンタクト形成領域ともいう）４１を開口するように形成される。
【００３２】
このレジストパターン２７は、ボディコンタクト形成領域４１だけを開口し、その他のＳＯＩ基板上は全て覆うように形成されることが望ましい。しかしながら、実際の製造工程では、露光マスクの合わせずれ等によってその開口位置が多少シフトしてしまうことがある。その場合には、レジストパターン２７から露出したＴ字状の電極パターン２がイオン注入に対してマスクとして働く。従って、ボディコンタクト形成領域４１に不純物イオンを再現性よく注入することができる。
【００３３】
この工程では、図５（Ａ）に示すようなレジストパターン２７をマスクにして、ボディコンタクト形成領域４１のシリコン層にボロンをイオン注入する。このイオン注入における、ボロンの注入エネルギは、例えば８Ｋｅｖ程度である。また、ドーズ量は、例えば２．０×１０^１５／ｃｍ^２程度である。このイオン注入が終了した後に、レジストパターン２７をアッシングする。
【００３４】
次に、図５（Ｂ）に示すように、ボロンがイオン注入されたＳＯＩ基板１上に、ソース・ドレインを形成する領域（以下で、ソース・ドレイン形成領域ともいう）４３を開口するような第４のレジストパターン２９を形成する。このレジストパターン２９は、ソース・ドレインを形成するイオン注入時にマスクとして使用するものである。
【００３５】
この第４のレジストパターン２９は、ソース・ドレイン形成領域４３だけを開口し、その他のＳＯＩ基板上は全て覆うように形成されることが望ましい。しかしながら、第３のレジストパターン２７と同様に、実際の製造工程では、露光マスクの合わせずれ等によってその開口位置が多少シフトしてしまうことがある。その場合には、レジストパターン２９から露出したＴ字状の電極パターン２がイオン注入に対してマスクとして働く。
【００３６】
従って、ボディコンタクト形成領域４１に不純物イオンを再現性よく注入することができ、Ｐ^＋層９（図１参照）と接続すべきＰ⁻層５への不純物イオンの注入を防止することができる。
この工程では、図５（Ｂ）に示すようなレジストパターン２９をマスクにして、ソース・ドレイン形成領域４３のシリコン層にヒ素をイオン注入する。このイオン注入における、ヒ素の注入エネルギは、例えば７０Ｋｅｖ程度である。また、ドーズ量は、例えば２．０×１０^１５／ｃｍ^２程度である。このイオン注入が終了した後に、レジストパターン２９をアッシングする。
【００３７】
次に、図３（Ｃ）に示すように、ボロンやヒ素が選択的にイオン注入されたＳＯＩ基板１を熱処理して、Ｐ^＋層９とＮ^＋層３（図１参照）を形成する。続いて、これらのＰ^＋層９とＮ^＋層３、及び電極パターン２上にサリサイドによってＴｉＳｉ_２等のシリサイド１５を形成する。
即ち、Ｐ^＋層９とＮ^＋層３が形成されたＳＯＩ基板１上にチタンを数１０ｎｍ堆積する。このチタンの堆積は、スパッタリングにより行う。次に、このチタンが堆積されたＳＯＩ基板を５００〜７００℃の温度範囲でアニールして、チタンとシリコンを反応させる。この反応によりチタンシリサイド（ＴｉＳｉ_２）１５が形成される。その後、このチタンシリサイド１５が形成されたＳＯＩ基板をウエットエッチングして、未反応なチタンを除去する。これにより、Ｐ^＋層９とＮ^＋層３、ゲート電極部２上に自己整合的にチタンシリサイド１５が形成される。
【００３８】
次に、このシリサイド１５が形成されたＳＯＩ基板１上に、電極パターン２上の一部を開口するような第５のレジストパターン３１をフォトリソグラフィにより形成する。そして、このレジストパターン３１をマスクにして、シリサイド１５で覆われた電極パターン２に異方性のドライエッチングを施し、電極パターン２の一部を除去する。これにより、図４（Ｂ）に示すように空隙部１３が形成され、電極パターン２は、ゲート電極部２Ａと浮遊電極部２Ｂとに分割される。
【００３９】
この半導体装置１００の製造工程では、電極パターン２にシリサイドを形成した後に、この電極パターン２の一部をエッチングして取り除き、ゲート電極部２Ａと浮遊電極部２Ｂとを形成している。従って、シリサイドを介してゲート電極２Ａと浮遊電極部２Ｂとが導通することはない。
次に、空隙部１３が形成されたＳＯＩ基板上にシリコン酸化膜等からなる層間絶縁膜３３を形成する。この層間絶縁膜の厚さは、例えば１００００Å程度である。そして、フォトリソグラフィ及びドライエッチングによって、ゲート電極部２Ａ上や、ソース・ドレイン用のＮ^＋層３上、ボディコンタクト用のＰ^＋層９上にコンタクトホールを形成する。さらに、このコンタクトホールにタングステン等の金属膜を埋め込み、層間絶縁膜３３上にゲート電極部２Ａや、Ｎ^＋層３、Ｐ^＋層９を引き出すためのプラグ電極を形成する。このようにして、図１（Ａ）〜（Ｃ）に示したような半導体装置１００を完成させる。
【００４０】
このように、本発明の第１の実施形態に係る半導体装置１００の製造方法によれば、レジストパターンに加えて、Ｔ字状の電極パターン２もマスクに使用して、ボディコンタクト形成領域４１やソース・ドレイン形成領域４３にそれぞれ不純物をイオン注入するようになされる。従って、このレジストパターンの開口部がある程度位置ずれして形成された場合でも、ボディコンタクト形成領域４１やソース・ドレイン形成領域４３に不純物イオンを再現性良く注入することができる。
【００４１】
また、この電極パターン２をマスクに不純物イオンを注入した後に、この電極パターン２に空隙部１３を形成して、電極パターン２をゲート電極部２Ａと浮遊電極部２Ｂとに分割している。
これにより、ボディコンタクトや、ソース・ドレインを形成する際のフォトリソグラフィのプロセスマージンを十分に保持しつつ、ゲート電極部２Ａと浮遊電極部２Ｂとを電気的に隔てることができる。
【００４２】
従って、従来方式の半導体装置９０と比べて、バイアス電圧が印加されるゲート電極部の寄生容量を低減することができ、ｎＭＯＳトランジスタ５０の動作速度を高速化することができる。
尚、この第１実施形態では、一対のＮ^＋層３に挟まれた領域の電極パターン２に空隙部１５を設ける場合について説明したが、これに限られることはない。図６に示すように、この空隙部１５は、例えば、Ｎ^＋層３とＰ^＋層９とに挟まれた領域の電極パターン２に設けても良い。この場合においても、従来方式の半導体装置９０と比べて、ゲート電極部２Ａの寄生容量を低減することができる。
【００４３】
また、この第１実施形態では、電極パターン２がＴ字状（Ｔゲート）の場合について説明したが、これに限られることはない。電極パターン２は、例えば、図７（Ａ）及び（Ｂ）に示すようなＨ形状（Ｈゲート）や、図８（Ａ）及び（Ｂ）に示すようなＬ形状（ソースタイ）でも良い。図７（Ａ）及び（Ｂ）と、図８（Ａ）及び（Ｂ）において、図１（Ａ）と対応する部分には同一符号を付し、その詳細説明は省略する。
【００４４】
図７（Ａ）及び（Ｂ）に示すようなＨ形状の電極パターンや、図８（Ａ）及び（Ｂ）に示すようなＬ形状の電極パターン２は、Ｔ字状の電極パターン２と同様に、ボディコンタクトや、ソース・ドレインの形成工程で、イオン注入のマスクとして使用されるものである。
これらの形成工程でマスクとして使用した後に、これらＨ形状やＬ形状の電極パターン２に空隙部１３を設けて、電極パターン２をゲート電極部２Ａと浮遊電極部２Ｂとに分割する。これにより、ゲート電極部２Ａの寄生容量を低減することができる。
【００４５】
（２）第２実施形態
図９（Ａ）及び（Ｂ）は本発明の第２の実施形態に係る半導体装置２００の構成例を示す平面図と、Ｘ１´−Ｘ２´矢視断面図である。この第２実施形態では、第１実施形態で説明した空隙部１３の代わりに、電極パターン２を部分的に酸化してシリコン酸化膜を形成する場合について説明する。その他の条件ついては、上述した半導体装置１００と同様である。従って、図９（Ａ）及び（Ｂ）において、半導体装置１００と対応する部分には同一符号を付し、その詳細な説明は省略する。
【００４６】
図９（Ａ）に示すように、この半導体装置２００では、電極パターン２が部分的に酸化（絶縁化）されてシリコン酸化膜１７が形成されている。このシリコン酸化膜１７は、図９（Ｂ）に示すように、電極パターンを構成するポリシリコンのみが酸化されて形成されたものであり、ゲート酸化膜４下のＰ⁻層５はほとんど酸化されていない。
【００４７】
このように、半導体装置２００では、シリコン酸化膜１７によってゲート電極部２Ａと浮遊電極部２Ｂとが電気的に隔てられているので、従来方式の半導体装置９０と比べて、ゲート電極部２Ａの寄生容量を低減することができる。この第２実施形態において、シリコン酸化膜１７は本発明の絶縁部に対応している。
次に、この半導体装置２００の製造方法について説明する。図１０（Ａ）及び（Ｂ）は半導体装置２００の製造方法を示す工程図である。図１０（Ａ）において、Ｐ^＋層９及びＮ^＋層３（図９参照）を形成するまでの工程は半導体装置１００と同様なので、その説明を省略する。
【００４８】
図１０（Ａ）において、Ｐ^＋層９及びＮ^＋層３（図９参照）を形成した後に、電極パターン２の一部を開口するようなレジストパターン３７をＳＯＩ基板１上に形成する。このレジストパターン３７は、第１実施形態で説明したレジストパターン３１（図４参照）と同様の露光マスクを用いて、フォトリソグラフィにより形成する。
【００４９】
次に、このレジストパターン３１をマスクにして、電極パターン２に酸素（Ｏ_２）をイオン注入する。このイオン注入における、酸素の注入エネルギは、例えば１Ｋｅｖ程度である。また、ドーズ量は、例えば１．０×１０^１７／ｃｍ^２程度である。ここでは、酸素を電極パターンにのみ注入し、その下地のＰ⁻層５には酸素が達しないようにイオン注入条件を設定する。このイオン注入が終了した後に、レジストパターン３１をアッシングする。
【００５０】
その後、この酸素が選択的に注入されたＳＯＩ基板１を窒素雰囲気中でアニールして、注入された酸素と電極パターン２を構成するポリシリコンとを反応させる。これにより、図１０（Ｂ）に示すようなシリコン酸化膜１７を形成する。
その後、Ｐ^＋層９と、Ｎ^＋層３（図９参照）と、ゲート電極部２Ａ及び浮遊電極部２Ｂ上に、サリサイドによってＴｉＳｉ_２等のシリサイド１５を形成する。この後の工程は、半導体装置１００と同様である。即ち、図４（Ｃ）に示すように、ＳＯＩ基板１上に層間絶縁膜３３を形成する。そして、フォトリソグラフィ及びドライエッチングによって、ゲート電極部２Ａ上や、ソース・ドレイン用のＮ^＋層３上、ボディコンタクト用のＰ^＋層９上にコンタクトホールを形成する。さらに、このコンタクトホールにゲート電極部２Ａや、Ｎ^＋層３、Ｐ^＋層９と接続するプラグ電極を形成する。このようにして、図９（Ａ）及び（Ｂ）に示したような半導体装置２００を完成させる。
【００５１】
このように、本発明の第２の実施形態に係る半導体装置２００とその製造方法によれば、電極パターン２にシリコン酸化膜１７を形成して、電極パターン２をゲート電極部２Ａと浮遊電極部２Ｂとに分割している。従って、従来方式の半導体装置９０と比べて、ゲート電極部２Ａの寄生容量を低減することができる。
尚、この第２の実施形態では、電極パターン２に酸素を選択的にイオン注入して、シリコン酸化膜１７を形成する場合について説明したが、シリコン酸化膜１７の形成方法はこれに限られることはない。例えば、ＬＯＣＯＳ（ｌｏｃａｌｏｘｉｄａｔｉｏｎｏｆｓｉｌｉｃｏｎ）プロセスを用いて、シリコン酸化膜１７を形成しても良い。この場合でも、ゲート電極部２ＡとＰ⁻層５との間に生じる寄生容量を低減することができる。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、絶縁性の膜を介して半導体層上に設けられた電極パターンは、ゲート電極部と、このゲート電極部以外の部分との間に、絶縁部又は除去部を有している。これにより、ゲート電極部と、このゲート電極部以外の部分とが電気的に隔てられるので、従来方式の半導体装置と比べて、ゲート電極部の寄生容量を低減することができ、半導体装置の動作速度を高めることができる。
【図面の簡単な説明】
【図１】実施形態に係る半導体装置１００の構成例を示す平面図（Ａ）と、Ｘ１−Ｘ２及びＸ３−Ｘ４矢視断面図（Ｂ）（Ｃ）である。
【図２】半導体装置１００の製造方法（その１）を示す工程図である。
【図３】半導体装置１００の製造方法（その２）を示す工程図である。
【図４】半導体装置１００の製造方法（その３）を示す工程図である。
【図５】イオン注入時の各レジストパターンの開口例を示す平面図である。
【図６】半導体装置１００の変形例（その１）を示す平面図である。
【図７】半導体装置１００の変形例（その２、３）を示す平面図（Ａ）（Ｂ）である。
【図８】半導体装置１００の変形例（その４、５）を示す平面図（Ａ）（Ｂ）である。
【図９】実施形態に係る半導体装置２００の構成例を示す平面図（Ａ）と、Ｘ１´−Ｘ２´矢視断面図（Ｂ）である。
【図１０】半導体装置２００の製造方法を示す工程図である。
【図１１】従来例に係る半導体装置９０の構成例を示す平面図（Ａ）と、Ｘ５−Ｘ６及びＸ７−Ｘ８矢視断面図（Ａ）（Ｂ）である。
【符号の説明】
１ＳＯＩ基板、２電極パターン、２Ａゲート電極部、２Ｂ浮遊電極部、３Ｎ^＋層、５Ｐ⁻層、７サイドウォール、９Ｐ^＋層、１１素子分離層、１３空隙部、１５シリサイド、１７シリコン酸化膜、２１、２５、２７、２９、３１、３７レジストパターン、３３層間絶縁膜、３５コンタクトホール、４１ボディコンタクト形成領域、４３ソース・ドレイン形成領域、５０ｎＭＯＳトランジスタ、１００、２００半導体装置[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device suitable for application to an LSI having a field-effect transistor on a silicon-on-insulator (SOI) substrate and a method of manufacturing the same.
[0002]
[Prior art]
In recent years, the technology for manufacturing an SOI substrate in which single-crystal silicon is provided on an insulating substrate has been further advanced, and its diameter and cost have been increasing. When a MOS transistor is formed over such an SOI substrate, the transistor can be formed with complete element isolation, and the capacity of the diffusion layer can be reduced. Therefore, high integration of the transistor and high operation speed can be achieved. It is widely known that it is advantageous for conversion.
[0003]
FIGS. 11A to 11C are a plan view showing a configuration example of a semiconductor device 90 according to a conventional example, and cross-sectional views taken along arrows X5-X6 and X7-X8.
As shown in FIG. 11B, the semiconductor device 90 includes an SOI substrate 91 in which an insulating layer 91B is formed on a supporting substrate 91A, and a semiconductor layer 91C is formed on the insulating layer 91B. . As shown in FIG. 11A, an element isolation layer 95 is formed on the SOI substrate 91, and an nMOS transistor 99 is formed in a semiconductor layer surrounded by the element isolation layer 95.
[0004]
The gate electrode portion 92 of the nMOS transistor 99 has a T shape in plan view. The semiconductor layers on both sides of the gate electrode portion 92 include N ⁺ Layer 93 and P for body contact ⁺ A layer 96 has been formed. These N ⁺ Layer 93 and P ⁺ The layer 96 is formed by forming a resist pattern by a photolithography technique after the formation of the side wall 97 and ion-implanting impurities using the resist pattern and the gate electrode portion 92 as a mask.
N ⁺ Layer 93 and P ⁺ The reason that not only the resist pattern but also the gate electrode portion 92 is used as a mask when forming the layer 96 is that the resist pattern used as a mask at the time of ion implantation is formed with a slight displacement with respect to the SOI substrate 91. Even in this case, N ⁺ Layer 93 and P ⁺ This is because the layer 96 can be formed as if it were self-aligned.
[0005]
As shown in FIG. 11B, a P-type channel for the channel is formed under the gate electrode portion 92 via a gate oxide film 89. ⁻ A layer 94 is provided. These gate electrode portions 92 and body contact P ⁺ On the upper surface of the layer 96, silicides 98, 98 are provided, respectively. Further, as shown in FIG. ⁺ A silicide 98 is also provided on the upper surface of the layer 93. These silicides are formed by a salicide process. In FIG. 11A, illustration of silicide is omitted for convenience of explanation.
[0006]
In the semiconductor device 90 having the above-described structure, the nMOS transistor 99 is electrically isolated from surrounding semiconductor elements (not shown) by the element isolation layer 95 and the insulating layer 1B. In addition, there is an advantage that the capacity of the diffusion layer is small.
Further, in this semiconductor device 90, P ⁻ Layer 94 is made of P for body contact. ⁺ Since it is connected to the layer 96, this P ⁺ P through layer 96 ⁻ The potential of the layer 94 can be adjusted. Therefore, P ⁻ Unintended accumulation of carriers in the layer 94 can be prevented, and stable transistor operation can be obtained.
[0007]
[Patent Document 1]
JP 2001-85694 A
[Patent Document 2]
JP-A-10-150204
[Patent Document 3]
JP-A-8-125187
[0008]
[Problems to be solved by the invention]
By the way, according to the conventional semiconductor device 90, the gate electrode portion 92 of the nMOS transistor 99 is ⁺ Layer 93 and P ⁺ Since it is necessary to use it as a mask when forming the layer 96, it is formed in a T-shape in plan view, and the gate electrode portion 92 ⁻ It was disposed on layer 94. Therefore, the gate electrode portion 92 and P ⁻ There is a problem that the parasitic capacitance generated between the semiconductor device 90 and the layer 94 is large, and the operation speed of the semiconductor device 90 is low.
[0009]
Therefore, the present invention is to solve such a problem of the related art, and it is possible to reduce a parasitic capacitance of a gate electrode portion and to speed up the operation of the semiconductor device. It is intended to provide a manufacturing method thereof.
[0010]
[Means for Solving the Problems]
In order to solve the above-described problems, a semiconductor device according to claim 1 of the present invention includes an insulating substrate or a semiconductor layer provided on an insulating layer, and an insulating substrate provided on the insulating layer. A film, an electrode pattern provided on the insulating film, a source / drain diffusion layer provided in a semiconductor layer on both sides of a gate electrode portion covering the channel region in the electrode pattern, and And a contact layer provided so as to be connected to the semiconductor layer below the electrode pattern, and the electrode pattern has an insulating portion or a portion between the gate electrode portion and a portion other than the gate electrode portion. It has a removing part.
[0011]
According to the semiconductor device according to claim 1 of the present invention, the electrode pattern provided on the semiconductor layer via the insulating film is formed between the gate electrode portion and a portion other than the gate electrode portion. , An insulating part or a removing part. Accordingly, the gate electrode portion is electrically separated from the portion other than the gate electrode portion, so that the parasitic capacitance of the gate electrode portion can be reduced as compared with a conventional semiconductor device.
[0012]
According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming an insulating film on an insulating substrate or a semiconductor layer provided on the insulating layer; A step of forming an electrode pattern having a shape; a step of forming a source / drain diffusion layer in a semiconductor layer in a predetermined region on both sides of a gate electrode portion covering the channel region in the electrode pattern; Forming a contact layer on the semiconductor layer exposed from under the electrode pattern other than the layer, such that the contact layer is connected to the semiconductor layer under the electrode pattern; and forming a contact layer between the gate electrode portion and other portions of the electrode pattern. And insulating or removing the portion.
[0013]
According to the method of manufacturing a semiconductor device according to claim 2 of the present invention, after forming a source / drain diffusion layer or a contact layer, a portion of the electrode pattern between the gate electrode portion and other portions is removed. Insulated or removed. This makes it possible to electrically separate the gate electrode portion from portions other than the gate electrode portion while sufficiently maintaining a process margin in the step of forming the source / drain diffusion layers and the contact layers. The parasitic capacitance of the gate electrode portion can be reduced as compared with the conventional method.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(1) First embodiment
1A to 1C are a plan view showing a configuration example of a semiconductor device 100 according to a first embodiment of the present invention, and a cross-sectional view taken along arrows X1-X2 and X3-X4. The semiconductor device 100 is, for example, an LSI having an nMOS transistor 50 on an SOI substrate 1.
[0015]
As shown in FIG. 1A, the semiconductor device 100 includes an SOI substrate 1, a gate oxide film 4 provided on a semiconductor layer of the SOI substrate 1, and a gate oxide film 4 provided on the gate oxide film 4. It has a gate electrode section 2A and a floating electrode section 2B. Further, this semiconductor device 100 has N / N for source / drain provided in the semiconductor layer on both sides of the gate electrode portion 2A. ⁺ Layer 3 and this N ⁺ The P for body contact provided on the semiconductor layer exposed from under the gate electrode portion 2A and under the floating electrode portion 2B other than the layer 3 ⁺ And a layer 9. Further, as shown in FIG. 1B, the semiconductor device 100 has a P layer formed on the semiconductor layer covered with the gate electrode portion 2A and the floating electrode portion 2B. ⁻ It has a layer 5.
[0016]
Furthermore, the semiconductor device 100 has N ⁺ Layer 3, P ⁺ An interlayer insulating film (not shown) covering the layer 9, the gate electrode portion 2A, and the like; ⁺ Layer 3, P ⁺ A plug electrode (not shown) for drawing out the layer 9, the gate electrode portion 2A and the like is also provided.
As shown in FIG. 1B, the SOI substrate 1 has a three-layer structure including a support substrate 1A, an insulating layer 1B, and a semiconductor layer 1C from below. For example, the support substrate 1A is silicon, the insulating layer 1B is a silicon oxide film, and the semiconductor layer 1C is a single crystal silicon layer. Among these, the semiconductor layer 1C is a layer on which a semiconductor element such as a MOS transistor is formed. The SOI substrate 1 having such a structure is formed by, for example, well-known SIMOX (silicon implanted oxide) or bonding.
[0017]
An element isolation layer 11 is selectively provided on the semiconductor layer 1C of the SOI substrate. This element isolation layer 11 is made of, for example, a silicon oxide film. As shown in FIG. 1A, an nMOS transistor 50 is provided in a region surrounded by the element isolation layer 11. Hereinafter, a region surrounded by the element isolation layer 11 is also referred to as a transistor formation region.
[0018]
The semiconductor layer 1C in the transistor formation region is electrically isolated from the semiconductor layer in the region where other elements are formed by the element isolation layer 11 and the insulating layer of the SOI substrate 1. With this structure, the nMOS transistor 50 has advantages such as being resistant to α-rays and latch-up, and having small source / drain and channel capacitances.
[0019]
The gate oxide film 4 is provided on the semiconductor layer in the transistor formation region, and is covered with the gate electrode 2A and the floating electrode 2B. The gate oxide film 4 is a silicon oxide film formed by thermally oxidizing a semiconductor layer made of, for example, single-crystal silicon, and has a thickness of about 100 °.
Further, the gate electrode portion 2A and the floating electrode portion 2B are provided on the semiconductor layer 1C in the transistor formation region via the gate oxide film 4. A gap 13 having a predetermined width is provided between the gate electrode 2A and the floating electrode 2B, and the gap 13 electrically connects the gate electrode 2A and the floating electrode 2B. Separated. When the nMOS transistor 50 operates, a bias voltage is applied to the gate electrode unit 2A.
[0020]
The gate electrode portion 2A and the floating electrode portion 2B are made of, for example, silicon, and titanium silicide (TiSi ₂ ) Etc. are formed. A sidewall 7 made of a silicon oxide film is formed on the side walls of the gate electrode portion 2A and the floating electrode portion 2B. Hereinafter, a T-shaped pattern combining the gate electrode portion 2A and the floating electrode portion 2B as shown in FIG. 1A is also referred to as an electrode pattern 2.
[0021]
This electrode pattern 2 is composed of a source / drain N ⁺ P for layer 3 and body contact ⁺ It is used as a part of a mask in an ion implantation process for forming the layer 9. This will be described later.
N for source / drain ⁺ The layer 3 is an N-type impurity diffusion layer provided in the semiconductor layer 1C on both sides of the gate electrode portion 2A. As shown in FIG. ⁺ On the upper surface of layer 3, TiSi ₂ And the like are formed.
[0022]
P for body contact ⁺ As shown in FIG. 1A, the layer 9 has the N ⁺ Except for the layer 3, it is a P-type impurity diffusion layer provided in the semiconductor layer exposed from under the gate electrode portion 2A and under the floating electrode portion 2B. As shown in FIG. ⁺ On top of layer 9 is TiSi ₂ And the like are formed.
P for channel ⁻ As shown in FIGS. 1B and 1C, the layer 5 is a P-type impurity diffusion layer provided under the gate electrode portion 2A and the floating electrode portion 2B and in the semiconductor layer 1C exposed from the void portion 13. is there. This P ⁻ Layer 5 is P ⁺ The impurity concentration is lower than that of the layer 9. P for this channel ⁻ As shown in FIG. 1B, the layer 5 is made of a P for body contact. ⁺ It is connected to layer 9.
[0023]
P ⁻ The layer 5 is electrically isolated from the semiconductor layer in a region where another element is formed by the element isolation layer 11 or the like. ⁻ When the potential of the layer 5 is P ⁺ P can be adjusted through layer 9 so that P ⁻ Accumulation of carriers in the layer 5 can be prevented.
By the way, in the semiconductor device 100, as shown in FIGS. 1A and 1B, a gap 13 is provided between the gate electrode 2A and the floating electrode 2B, and the gap 13 is provided between the gate electrode 2A and the floating electrode 2B. The floating electrode portions 2B are electrically separated. In the semiconductor device 100, when operating the nMOS transistor 50, the bias voltage is applied to the gate electrode 2A and not applied to the floating electrode 2B.
[0024]
That is, as compared with the conventional semiconductor device 90, the gate electrode portion to which the bias voltage is applied and P ⁻ The area facing the layer 5 can be reduced. Thereby, the gate electrode portion and P ⁻ Electric capacitance (parasitic capacitance) generated between the nMOS transistor 50 and the layer 5 can be reduced, and the operating speed of the nMOS transistor 50 can be increased.
In the first embodiment, the gate oxide film 4 corresponds to the insulating film of the present invention. Also, N ⁺ Layer 3 corresponds to the source / drain diffusion layer of the present invention, ⁺ Layer 9 corresponds to the contact layer of the present invention. Further, the floating electrode portion 2B corresponds to a portion other than the gate electrode portion of the present invention, and the void portion 13 corresponds to a removal portion of the present invention.
[0025]
Next, a method for manufacturing the semiconductor device 100 according to the embodiment of the present invention will be described. 2A to 4C are process diagrams illustrating a method for manufacturing the semiconductor device 100. Here, the semiconductor device 100 shown in FIGS. 1A to 1C is converted into a process chart of FIGS. 2A to 4C and a plan view of FIGS. 5A and 5B. Assume that it is manufactured along. Therefore, in FIGS. 2 (A) to 4 (C) and FIGS. 5 (A) and 5 (B), portions corresponding to FIG. 1 are denoted by the same reference numerals.
[0026]
As shown in FIG. 2A, first, an SOI substrate 1 having a semiconductor layer (hereinafter, also referred to as a silicon layer) 1C on a silicon oxide layer 1B is prepared. Next, a first resist pattern 21 is formed on the single crystal silicon layer 1C of the SOI substrate 1 so as to open a region for forming an element isolation layer (hereinafter also referred to as an element isolation layer formation region). The resist pattern 21 is formed by, for example, photolithography.
[0027]
Next, using resist pattern 21 as a mask, anisotropic etching such as RIE (reactive ion etching) is performed on silicon layer 1C to form an opening exposing the upper surface of silicon oxide layer 1B. After forming the opening, the resist pattern 21 is removed by ashing.
Next, as shown in FIG. 2B, a silicon oxide film 23 is formed on the silicon layer 1C in which the opening is formed. The formation of the silicon oxide film 23 is performed by, for example, CVD (chemical vapor deposition). The opening formed in the silicon layer 1C is filled with the silicon oxide film 23.
[0028]
Next, the silicon oxide film 23 is etched back by RIE or the like to remove the silicon oxide film 23 formed in portions other than the openings. Thus, an element isolation layer 11 shown in FIG. 2C is formed. The element isolation layer 11 electrically interrupts the silicon layer 1C in the transistor formation region and the silicon layer in other regions.
Subsequently, a second resist pattern 25 is formed on the silicon layer 1C on which the element isolation layer 11 is formed so as to open a transistor formation region surrounded by the element isolation layer 11. The resist pattern 25 is formed by photolithography.
[0029]
Next, as shown in FIG. 2C, using the resist pattern 25 as a mask, boron ions are implanted into the silicon layer 1C. In this ion implantation, the implantation energy of boron ions is, for example, about 30 Kev. The dose is, for example, 1.0 × 10 ^Thirteen / Cm ² It is about. After the completion of the ion implantation, the resist pattern 25 is ashed. Then, the SOI substrate 1 into which the boron ions have been implanted is subjected to a heat treatment, so that the PI as shown in FIG. ⁻ The layer 5 is formed.
[0030]
Next, in FIG. ⁻ The SOI substrate 1 on which the layer 5 is formed is thermally oxidized to ⁻ The gate oxide film 4 is formed on the layer 5. Then, a polysilicon film for a gate electrode portion is formed on the SOI substrate 1 on which the gate oxide film 4 is formed. This polysilicon film is formed by, for example, CVD.
Next, the polysilicon film is patterned by photolithography and dry etching to form a T-shaped electrode pattern 2 in plan view. Further, a silicon oxide film is formed on the electrode pattern 2 by CVD. Then, the silicon oxide film on the electrode pattern 2 is etched back to form a sidewall 7.
[0031]
Next, a third resist pattern is formed on the SOI substrate 1 on which the sidewalls 7 are formed. This third resist pattern is used as a mask during ion implantation for forming a body contact.
As shown in FIG. 5A, the third resist pattern 27 is formed by photolithography so as to open a region 41 for forming a body contact (hereinafter, also referred to as a body contact formation region).
[0032]
This resist pattern 27 is desirably formed so as to open only the body contact formation region 41 and cover all other SOI substrates. However, in the actual manufacturing process, the opening position may be slightly shifted due to misalignment of the exposure mask or the like. In that case, the T-shaped electrode pattern 2 exposed from the resist pattern 27 functions as a mask for ion implantation. Therefore, impurity ions can be implanted into the body contact formation region 41 with good reproducibility.
[0033]
In this step, boron ions are implanted into the silicon layer in the body contact formation region 41 using the resist pattern 27 as shown in FIG. The boron implantation energy in this ion implantation is, for example, about 8 Kev. The dose is, for example, 2.0 × 10 ^Fifteen / Cm ² It is about. After the completion of the ion implantation, the resist pattern 27 is ashed.
[0034]
Next, as shown in FIG. 5B, a region 43 for forming a source / drain (hereinafter, also referred to as a source / drain formation region) 43 is formed on the SOI substrate 1 into which boron is ion-implanted. A fourth resist pattern 29 is formed. This resist pattern 29 is used as a mask at the time of ion implantation for forming the source / drain.
[0035]
The fourth resist pattern 29 is desirably formed so as to open only the source / drain formation region 43 and cover all other SOI substrates. However, similarly to the third resist pattern 27, in the actual manufacturing process, the opening position may be slightly shifted due to misalignment of the exposure mask or the like. In that case, the T-shaped electrode pattern 2 exposed from the resist pattern 29 functions as a mask for ion implantation.
[0036]
Therefore, impurity ions can be implanted into the body contact formation region 41 with good reproducibility. ⁺ P to be connected to layer 9 (see FIG. 1) ⁻ Injection of impurity ions into the layer 5 can be prevented.
In this step, arsenic is ion-implanted into the silicon layer in the source / drain formation region 43 using the resist pattern 29 as shown in FIG. 5B as a mask. The arsenic implantation energy in this ion implantation is, for example, about 70 Kev. The dose is, for example, 2.0 × 10 ^Fifteen / Cm ² It is about. After the completion of the ion implantation, the resist pattern 29 is ashed.
[0037]
Next, as shown in FIG. 3C, the SOI substrate 1 into which boron or arsenic is selectively ion-implanted is heat-treated to ⁺ Layer 9 and N ⁺ The layer 3 (see FIG. 1) is formed. Subsequently, these P ⁺ Layer 9 and N ⁺ TiSi on the layer 3 and the electrode pattern 2 by salicide ₂ Is formed.
That is, P ⁺ Layer 9 and N ⁺ Several tens of nanometers of titanium are deposited on the SOI substrate 1 on which the layer 3 is formed. This deposition of titanium is performed by sputtering. Next, the SOI substrate on which the titanium is deposited is annealed in a temperature range of 500 to 700 ° C. to cause a reaction between the titanium and the silicon. By this reaction, titanium silicide (TiSi ₂ ) 15 is formed. Thereafter, the SOI substrate on which the titanium silicide 15 is formed is wet-etched to remove unreacted titanium. This gives P ⁺ Layer 9 and N ⁺ Titanium silicide 15 is formed on layer 3 and gate electrode portion 2 in a self-aligned manner.
[0038]
Next, on the SOI substrate 1 on which the silicide 15 has been formed, a fifth resist pattern 31 that opens a part on the electrode pattern 2 is formed by photolithography. Then, using the resist pattern 31 as a mask, the electrode pattern 2 covered with the silicide 15 is subjected to anisotropic dry etching to remove a part of the electrode pattern 2. As a result, as shown in FIG. 4B, the gap 13 is formed, and the electrode pattern 2 is divided into the gate electrode 2A and the floating electrode 2B.
[0039]
In the manufacturing process of the semiconductor device 100, after silicide is formed on the electrode pattern 2, a part of the electrode pattern 2 is removed by etching to form the gate electrode portion 2A and the floating electrode portion 2B. Therefore, the gate electrode 2A and the floating electrode portion 2B do not conduct through the silicide.
Next, an interlayer insulating film 33 made of a silicon oxide film or the like is formed on the SOI substrate in which the gap 13 has been formed. The thickness of the interlayer insulating film is, for example, about 10,000 °. Then, by photolithography and dry etching, the gate electrode portion 2A and the source / drain N ⁺ On layer 3, P for body contact ⁺ A contact hole is formed on the layer 9. Further, a metal film such as tungsten is buried in the contact hole, and the gate electrode portion 2A or N ⁺ Layer 3, P ⁺ A plug electrode for extracting the layer 9 is formed. Thus, the semiconductor device 100 as shown in FIGS. 1A to 1C is completed.
[0040]
As described above, according to the method for manufacturing the semiconductor device 100 according to the first embodiment of the present invention, in addition to the resist pattern, the T-shaped electrode pattern 2 is used as a mask to form the body contact formation region 41 and the Impurities are ion-implanted into the source / drain formation regions 43, respectively. Therefore, even when the openings of the resist pattern are formed with some displacement, impurity ions can be implanted into the body contact formation region 41 and the source / drain formation region 43 with good reproducibility.
[0041]
After impurity ions are implanted using the electrode pattern 2 as a mask, a void 13 is formed in the electrode pattern 2 to divide the electrode pattern 2 into a gate electrode portion 2A and a floating electrode portion 2B.
Thereby, the gate electrode portion 2A and the floating electrode portion 2B can be electrically separated from each other while sufficiently maintaining a process margin of photolithography when forming a body contact and a source / drain.
[0042]
Therefore, compared to the conventional semiconductor device 90, the parasitic capacitance of the gate electrode portion to which the bias voltage is applied can be reduced, and the operation speed of the nMOS transistor 50 can be increased.
In the first embodiment, a pair of N ⁺ Although a case has been described where the gap 15 is provided in the electrode pattern 2 in a region sandwiched between the layers 3, the present invention is not limited to this. As shown in FIG. 6, the gap 15 is formed, for example, of N ⁺ Layer 3 and P ⁺ The electrode pattern 2 may be provided in a region between the layer 9 and the electrode pattern 2. Also in this case, the parasitic capacitance of the gate electrode portion 2A can be reduced as compared with the conventional semiconductor device 90.
[0043]
Further, in the first embodiment, the case where the electrode pattern 2 is T-shaped (T gate) has been described, but the present invention is not limited to this. The electrode pattern 2 may be, for example, an H shape (H gate) as shown in FIGS. 7A and 7B or an L shape (source tie) as shown in FIGS. 8A and 8B. 7 (A) and 7 (B) and FIGS. 8 (A) and 8 (B), parts corresponding to those in FIG. 1 (A) are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0044]
An H-shaped electrode pattern as shown in FIGS. 7A and 7B and an L-shaped electrode pattern 2 as shown in FIGS. 8A and 8B are similar to the T-shaped electrode pattern 2. In addition, it is used as a mask for ion implantation in a process of forming a body contact and a source / drain.
After being used as a mask in these forming steps, a void 13 is provided in the H-shaped or L-shaped electrode pattern 2 to divide the electrode pattern 2 into a gate electrode portion 2A and a floating electrode portion 2B. Thereby, the parasitic capacitance of the gate electrode portion 2A can be reduced.
[0045]
(2) Second embodiment
FIGS. 9A and 9B are a plan view showing a configuration example of a semiconductor device 200 according to the second embodiment of the present invention, and a cross-sectional view taken along the line X1′-X2 ′. In the second embodiment, a case where a silicon oxide film is formed by partially oxidizing the electrode pattern 2 instead of the gap 13 described in the first embodiment will be described. Other conditions are the same as those of the semiconductor device 100 described above. Therefore, in FIGS. 9A and 9B, portions corresponding to the semiconductor device 100 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0046]
As shown in FIG. 9A, in the semiconductor device 200, the electrode pattern 2 is partially oxidized (insulated) to form a silicon oxide film 17. As shown in FIG. 9B, the silicon oxide film 17 is formed by oxidizing only the polysilicon constituting the electrode pattern, and the P oxide under the gate oxide film 4 is formed. ⁻ Layer 5 is hardly oxidized.
[0047]
As described above, in the semiconductor device 200, the gate electrode portion 2A and the floating electrode portion 2B are electrically separated by the silicon oxide film 17, so that the parasitic capacitance of the gate electrode portion 2A is smaller than that of the conventional semiconductor device 90. The capacity can be reduced. In the second embodiment, the silicon oxide film 17 corresponds to the insulating part of the present invention.
Next, a method for manufacturing the semiconductor device 200 will be described. 10A and 10B are process diagrams showing a method for manufacturing the semiconductor device 200. In FIG. 10A, P ⁺ Layer 9 and N ⁺ The steps up to the formation of the layer 3 (see FIG. 9) are the same as those of the semiconductor device 100, and a description thereof will be omitted.
[0048]
In FIG. 10A, P ⁺ Layer 9 and N ⁺ After forming the layer 3 (see FIG. 9), a resist pattern 37 that opens a part of the electrode pattern 2 is formed on the SOI substrate 1. The resist pattern 37 is formed by photolithography using the same exposure mask as the resist pattern 31 described in the first embodiment (see FIG. 4).
[0049]
Next, using the resist pattern 31 as a mask, oxygen (O ₂ ) Is ion-implanted. The oxygen implantation energy in this ion implantation is, for example, about 1 Kev. The dose is, for example, 1.0 × 10 ¹⁷ / Cm ² It is about. Here, oxygen is injected only into the electrode pattern, and the underlying P ⁻ The ion implantation conditions are set so that oxygen does not reach the layer 5. After the completion of the ion implantation, the resist pattern 31 is ashed.
[0050]
Thereafter, the SOI substrate 1 into which oxygen has been selectively implanted is annealed in a nitrogen atmosphere to cause a reaction between the implanted oxygen and the polysilicon constituting the electrode pattern 2. Thus, a silicon oxide film 17 as shown in FIG. 10B is formed.
Then P ⁺ Layer 9 and N ⁺ On the layer 3 (see FIG. 9) and the gate electrode portion 2A and the floating electrode portion 2B, TiSi is formed by salicide. ₂ Is formed. Subsequent steps are the same as those of the semiconductor device 100. That is, as shown in FIG. 4C, an interlayer insulating film 33 is formed on the SOI substrate 1. Then, by photolithography and dry etching, the gate electrode portion 2A and the source / drain N ⁺ On layer 3, P for body contact ⁺ A contact hole is formed on the layer 9. Further, the gate electrode portion 2A and N ⁺ Layer 3, P ⁺ A plug electrode connected to the layer 9 is formed. Thus, the semiconductor device 200 as shown in FIGS. 9A and 9B is completed.
[0051]
As described above, according to the semiconductor device 200 and the method of manufacturing the same according to the second embodiment of the present invention, the silicon oxide film 17 is formed on the electrode pattern 2 and the electrode pattern 2 is connected to the gate electrode portion 2A and the floating electrode portion. 2B. Therefore, the parasitic capacitance of the gate electrode portion 2A can be reduced as compared with the conventional semiconductor device 90.
In the second embodiment, the case where oxygen is selectively ion-implanted into the electrode pattern 2 to form the silicon oxide film 17 has been described, but the method of forming the silicon oxide film 17 is not limited to this. There is no. For example, the silicon oxide film 17 may be formed by using a LOCOS (local oxidation of silicon) process. Even in this case, the gate electrode portions 2A and P ⁻ It is possible to reduce the parasitic capacitance generated with the layer 5.
[0052]
【The invention's effect】
As described above, according to the present invention, an electrode pattern provided on a semiconductor layer with an insulating film interposed between a gate electrode portion and a portion other than the gate electrode portion has an insulating portion or It has a removal part. As a result, the gate electrode portion is electrically separated from portions other than the gate electrode portion, so that the parasitic capacitance of the gate electrode portion can be reduced as compared with a conventional semiconductor device, and the operation of the semiconductor device can be reduced. Speed can be increased.
[Brief description of the drawings]
FIG. 1A is a plan view showing a configuration example of a semiconductor device 100 according to an embodiment, and FIGS. 1B and 1C are cross-sectional views taken along arrows X1-X2 and X3-X4.
FIG. 2 is a process chart showing a method (part 1) of manufacturing semiconductor device 100;
FIG. 3 is a process chart showing a method (part 2) of manufacturing semiconductor device 100;
FIG. 4 is a process chart showing a method (part 3) of manufacturing semiconductor device 100;
FIG. 5 is a plan view showing an example of openings of each resist pattern at the time of ion implantation.
FIG. 6 is a plan view showing a modification (part 1) of the semiconductor device 100.
FIGS. 7A and 7B are plan views showing modified examples (parts 2 and 3) of the semiconductor device 100. FIGS.
FIGS. 8A and 8B are plan views showing modified examples (Nos. 4 and 5) of the semiconductor device 100. FIGS.
9A is a plan view illustrating a configuration example of a semiconductor device 200 according to the embodiment, and FIG. 9B is a cross-sectional view taken along the line X1′-X2 ′.
FIG. 10 is a process chart showing a method for manufacturing the semiconductor device 200.
11A is a plan view showing a configuration example of a semiconductor device 90 according to a conventional example, and FIGS. 11A and 11B are cross-sectional views taken along arrows X5-X6 and X7-X8.
[Explanation of symbols]
1 SOI substrate, 2 electrode patterns, 2A gate electrode section, 2B floating electrode section, 3N ⁺ Layer, 5P ⁻ Layer, 7 sidewall, 9 P ⁺ Layer, 11 device isolation layer, 13 void, 15 silicide, 17 silicon oxide film, 21, 25, 27, 29, 31, resist pattern, 33 interlayer insulating film, 35 contact hole, 41 body contact formation region, 43 source・ Drain formation region, 50 nMOS transistor, 100, 200 Semiconductor device

Claims

A semiconductor layer provided on an insulating substrate or an insulating layer,
An insulating film provided on the semiconductor layer,
An electrode pattern disposed on the insulating film;
Source / drain diffusion layers provided in the semiconductor layers on both sides of the gate electrode portion covering the channel region in the electrode pattern;
A contact layer provided so as to be exposed from under the electrode pattern and to be connected to the semiconductor layer under the electrode pattern,
The electrode pattern is
A semiconductor device having an insulating portion or a removed portion between the gate electrode portion and a portion other than the gate electrode portion.

Forming an insulating film on an insulating substrate or a semiconductor layer provided on the insulating layer;
Forming an electrode pattern having a predetermined shape on the insulating film;
Forming a source / drain diffusion layer in a semiconductor layer in a predetermined region on both sides of a gate electrode portion covering a channel region in the electrode pattern;
Forming a contact layer such as to connect to the semiconductor layer under the electrode pattern, on the semiconductor layer exposed from under the electrode pattern other than the source / drain diffusion layer,
Insulating or removing a portion of the electrode pattern between the gate electrode portion and the other portion.