JP2004281572A

JP2004281572A - Semiconductor device and its fabricating method

Info

Publication number: JP2004281572A
Application number: JP2003068740A
Authority: JP
Inventors: Tsuyoshi Yanagida; 剛志柳田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-13
Filing date: 2003-03-13
Publication date: 2004-10-07

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which an element forming region can be decreased and parasitic capacitance can be reduced at the gate electrode part, and to provide its fabricating method. <P>SOLUTION: The semiconductor device comprises a body 1C provided on a box 1B, a level difference part 6 for isolation provided in the body 1C, a gate oxide film 4 provided on the body 1C and being isolated from other elements by the level difference part 6, a gate electrode part 2 provided on the gate oxide film 4, a drain diffusion layer 3A provided on the body 1C in a region from one side of the gate electrode part 2 to the level difference part 6, a source diffusion layer 3B provided on the body 1C in a region from the other side of the gate electrode part 2 to the level difference part 6, and silicide 15 provided in a part from the source diffusion layer 3B to the underside of the body 1C on the other side of the gate electrode part 2. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、ＳＯＩ（ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）基板に電界効果トランジスタを有するＬＳＩに適用して好適な半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、絶縁基体上に単結晶シリコンが設けられたＳＯＩ基板の製造技術はさらに進歩しつつあり、その大口径化や、低価額化が進みつつある。このようなＳＯＩ基板にＭＯＳトランジスタを形成すると、トランジスタを完全に素子分離して形成することができ、また拡散層の容量を低減することができるので、トランジスタの高集積化や、動作速度の高速化に有利であることが広く知られている。
【０００３】
図６（Ａ）及び（Ｂ）は、従来例に係る半導体装置９０の構成例を示す平面図と、Ｘ１´−Ｘ２´矢視断面図である。尚、図６（Ａ）では、説明の便宜上から図６（Ｂ）に示す層間絶縁膜と、プラグ電極と、メタル配線の図示を省略している。
図６（Ｂ）に示すように、この半導体装置９０は、支持基板９１Ａ上に絶縁層（以下で、ＢＯＸ：ボックスともいう）９１Ｂが形成され、さらにこのボックス９１Ｂ上に半導体層（以下で、ＢＯＤＹ：ボディともいう）９１Ｃが形成されてなるＳＯＩ基板９１を備えている。図６（Ａ）に示すように、このＳＯＩ基板９１には素子分離層９５が形成されており、この素子分離層９５で囲まれたボディにｎＭＯＳトランジスタ９９が形成されている。
【０００４】
図６（Ａ）に示すように、このｎＭＯＳトランジスタ９９のゲート電極部９２は、平面視でＴ字状になっている。このため、半導体装置９０は、Ｔ−Ｇａｔｅ型とも呼ばれる。また、このゲート電極部９２の左右両側のボディには、ソース又はドレイン（以下で、ソース・ドレインともいう）用のＮ^＋層９３が形成されている。さらに、このゲート電極部９２から突き出すようにして、ボディコンタクト用のＰ^＋層９６がＳＯＩ基板９１に形成されている。
【０００５】
これらのＮ^＋層９３やＰ^＋層９６は、サイドウォール９７の形成後に、フォトリソグラフィ技術によりレジストパターンが形成され、このレジストパターンとゲート電極部９２をマスクにしてボディ９１Ｃに不純物がイオン注入され形成される。また、図６（Ｂ）に示すように、このボディ９１Ｃは、Ｐ型である。
図７は、図６（Ａ）に示した半導体装置９０のＹ１´−Ｙ２´矢視断面図である。図７において、破線で分割されるボディ（Ｐ⁻）９１Ｃの右側の領域はチャネルとして機能する領域（以下で、チャネル領域ともいう）である。また、このボディ１Ｃの左側の領域は、チャネル領域とボディコンタクト用のＰ^＋層９６とを接続する接続領域である。
【０００６】
この接続領域や、接続領域上のゲート電極部９２は、図６（Ａ）に示したように、あたかもハンマーのヘッドのような形状を有しているので、ハンマーヘッドとも呼ばれる。図７に示すように、このゲート電極部９２や、ボディコンタクト用のＰ^＋層９６の上面には、シリサイド９８がそれぞれ設けられている。さらに、図６（Ｂ）に示すように、ソース・ドレイン用のＮ^＋層９３の上面にもシリサイド９８が設けられている。これらのシリサイドは、サリサイドにより形成されたものである。
【０００７】
上述の構造を有する半導体装置９０では、ｎＭＯＳトランジスタ９９は周囲の半導体素子（図示せず）と素子分離層９５及びボックス９１Ｂとによって電気的に遮断されているので、α線やラッチアップに強く、また拡散層の容量が小さい等の利点を有している。
また、図７に示すように、この半導体装置９０では、ボディ９１ＣはＰ^＋層９６と接続しているので、このＰ^＋層９６を通してチャネル領域の電位を調整することができる。従って、チャネル領域におけるキャリアの意図しない蓄積を防ぐことができ、安定したトランジスタ動作を得ることができる。
【０００８】
【特許文献１】
特開２０００−３３２２５０号公報
【特許文献２】
特開２０００−５８８４２号公報
【特許文献３】
特開平１０−２７０６９７号公報
【０００９】
【発明が解決しようとする課題】
ところで、従来例に係る半導体装置９０によれば、ｎＭＯＳトランジスタ９９は、接続領域とチャネル領域とを有するボディ９１Ｃと、このボディ９１Ｃの電位を調整するためのＰ^＋層９６とを備えていた。
このため、単結晶のシリコン基板に直接形成されるｎＭＯＳトランジスタと比べて、半導体装置９０は、接続領域とＰ^＋層９６の占める面積だけトランジスタ形成領域（以下で、素子形成領域ともいう）が大きいという問題があった。
【００１０】
また、ｎＭＯＳトランジスタ９９のゲート電極部９２は、ゲート絶縁膜８９を介して接続領域の上方にも設けられていた。このため、単結晶のシリコン基板に直接形成されるｎＭＯＳトランジスタと比べて、半導体装置９０では、ゲート電極部９２の寄生容量が大きいという問題があった。ゲート電極部の寄生容量が大きいと、半導体装置の動作速度が低く抑えられてしまう。
【００１１】
そこで、本発明は、このような従来技術の問題点を解決したものであって、素子形成領域を小さくできるようにすると共に、ゲート電極部の寄生容量を低減できるようにした半導体装置及びその製造方法の提供を目的とする。
【００１２】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る請求項１に記載の半導体装置は、絶縁性の基体又は絶縁層上に設けられた半導体層と、この半導体層に設けられた素子分離用の段差部と、この段差部によって他の素子形成領域から分離される素子形成領域としての半導体層上に設けられた絶縁性の膜と、この絶縁性の膜上に設けられたゲート電極部と、このゲート電極部の一方の側から段差部に至る領域の半導体層に設けられたソース又はドレインの一方用の第１不純物拡散層と、このゲート電極部の他方の側から段差部に至る領域の半導体層の上側の部位のみに設けられたソース又はドレインの他方用の第２不純物拡散層と、ゲート電極部の他方の側であって、この第２不純物拡散層から半導体層の下側の部位にかけて設けられた導電性の膜とを備えたことを特徴とするものである。
【００１３】
本発明における半導体層の上側の部位とは、必ずしも半導体層の表層のみを限定するものではない。本発明における半導体層の上側の部位とは、段差部においてそれぞれを導電性の膜と接合できる程度に厚みをもって上層と下層とに区分けした半導体層のうち、上層部位を意味するものである。
本発明に係る請求項１に記載の半導体装置によれば、ソース又はドレイン用の第２不純物拡散層と、この第２不純物拡散層下の半導体層とが導電性の膜によって素子分離用の段差部上で短絡されている。ここで、半導体装置のソース又はドレイン用の不純物拡散層のどちらか一方は、半導体装置の基板と同電位に設定されることが普通である。
【００１４】
従って、従来方式と比べて、ボディコンタクト用の不純物拡散層を素子形成領域内に設ける必要がないので、素子形成領域を小さくすることができる。また、ゲート電極部をボディコンタクト用の不純物拡散層まで延設する必要もないので、ゲート電極部の寄生容量を低減することができる。
本発明に係る請求項２に記載の半導体装置の製造方法は、絶縁性の基体又は絶縁層上に設けられた半導体層に素子分離用の段差部を形成する工程と、この段差部によって他の素子形成領域から分離された素子形成領域としての半導体層上に絶縁性の膜を形成する工程と、この絶縁性の膜上にゲート電極部を形成する工程と、このゲート電極部の一方の側から段差部に至る領域の半導体層にソース又はドレインの一方用の第１不純物拡散層を形成する工程と、このゲート電極部の他方の側から段差部に至る領域の半導体層の上側の部位にソース又はドレインの他方用の第２不純物拡散層を形成する工程と、ゲート電極部の他方の側であって、この第２不純物拡散層から半導体層の下側の部位にかけて導電性の膜を形成する工程とを有することを特徴とするものである。
【００１５】
本発明に係る請求項２に記載の半導体装置の製造方法によれば、従来方式と比べて、ボディコンタクト用の不純物拡散層を省くことができるので、半導体装置を小さく形成することができる。また、ゲート電極部をボディコンタクト用の不純物拡散層まで延設しなくても済むので、ゲート電極部の寄生容量を低減することができる。
【００１６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
図１（Ａ）及び（Ｂ）は、本発明の実施形態に係る半導体装置１００の構成例を示す平面図と、Ｘ１−Ｘ２矢視断面図である。図１（Ａ）に示すこの半導体装置１００は、例えばＳＯＩ基板１にｎＭＯＳトランジスタ５０を有するＬＳＩである。
【００１７】
図１（Ｂ）に示すように、この半導体装置１００は、半導体層１Ｃに段差部６が設けられて、素子形成領域としてのトランジスタ形成領域が画定されたＳＯＩ基板１と、このトランジスタ形成領域の半導体層１Ｃ上に設けられたゲート酸化膜４と、このゲート酸化膜４上に設けられたゲート電極部２と、このゲート電極部２の両側の半導体層１Ｃに設けられたドレイン拡散層及３Ａと、ソース拡散層３Ｂとを備えている。
【００１８】
また、この半導体装置１００は、ｎＭＯＳトランジスタ５０上に設けられた層間絶縁膜４１や、ゲート電極部２と、ソース拡散層３Ａと、ドレイン拡散層３Ｂをこの層間絶縁膜４１上にそれぞれ引き出すプラグ電極４３や、このプラグ電極４３と接続するように層間絶縁膜４１上に配設されたメタル配線４５等を備えている。
【００１９】
半導体装置１００では、段差部６に層間絶縁膜４１が埋め込まれて、素子間が分離されている（メサ分離）。尚、図１（Ａ）では、説明の便宜上から層間絶縁膜４１と、プラグ電極４３と、メタル配線４５の図示を省略している。
これらの中で、ＳＯＩ基板１は、図１（Ｂ）に示すように、その下方から支持基板１Ａと、絶縁層（以下で、ＢＯＸ：ボックスともいう）１Ｂと、半導体層（以下で、ＢＯＤＹ：ボディともいう）１Ｃとからなる３層構造を有している。例えば、支持基板１Ａは単結晶のシリコン基板であり、ボックス１Ｂはシリコン酸化層であり、ボディ１Ｃは単結晶のシリコン層である。
【００２０】
ボディ１Ｃは、ＭＯＳトランジスタ等の半導体素子が形成される層である。このような構造を有するＳＯＩ基板１は、例えば周知技術のＳＩＭＯＸ（ｓｉｌｉｃｏｎｉｍｐｌａｎｔｅｄｏｘｉｄｅ）又は、貼り合わせによって形成される。
図１（Ａ）に示すように、このＳＯＩ基板１のボディ１Ｃには、段差部６が設けられており、この段差部６によってトランジスタ形成領域が画定されている。
【００２１】
また、図１（Ｂ）に示すように、このトランジスタ形成領域のボディ１Ｃのうち、ドレイン拡散層３Ａ及びソース拡散層３Ｂ以外のボディにはボロン等のＰ型不純物が導入されてＰ型になっている。
ゲート酸化膜４は、図１（Ｂ）に示すように、Ｐ型のボディ１Ｃ上に設けられている。このゲート酸化膜４は、ボディ１Ｃが熱酸化されて形成されたシリコン酸化膜であり、その厚みは１００Å程度である。
【００２２】
ゲート電極部２は、図１（Ｂ）に示すように、ゲート酸化膜４を介してＰ型のボディ１Ｃ上に設けられている。以下で、このゲート電極部２直下のボディ１Ｃをチャネル領域ともいう。このゲート電極部２は、例えばシリコンからなるものであり、その上面にはチタンシリサイド（ＴｉＳｉ_２）等のシリサイド１５が形成されている。さらに、このゲート電極部２の側壁には、シリコン酸化膜からなるサイドウォール７が設けられている。
【００２３】
図１（Ｂ）に示すように、ドレイン拡散層３Ａ及びソース拡散層３Ｂは、ＬＤＤ（ｌｉｇｈｔｌｙｄｏｐｅｄｄｒａｉｎ）構造を有している。
ドレイン拡散層３Ａは、ゲート電極部２の右側から段差部６に至る領域のボディ１Ｃに形成されており、ボックス１Ｂと接している。このドレイン拡散層３Ａは、図１（Ｂ）に示すように、ヒ素等のＮ型不純物が高濃度に導入されたＮ^＋層３１Ａと、リン、又はヒ素等のＮ型不純物が低濃度に導入されたＮ⁻層３３Ａと、ボロン等のＰ型不純物が低濃度に導入されたＨａｌｏ層（ポケットイオン注入層）３５Ａとから構成される。Ｈａｌｏ層３５Ａはパンチスルー対策に設けられた拡散層であり、Ｎ⁻層８Ａの外側まで拡がるように形成されている。
【００２４】
また、ソース拡散層３Ａは、ゲート電極部２の左側から段差部６に至る領域のボディ１Ｃの上方の部位に形成されており、ボックス１Ｂから離隔している。このソース拡散層３Ｂは、ヒ素等のＮ型不純物が高濃度に導入されたＮ^＋層３１Ｂと、リン等のＮ型不純物が低濃度に導入されたＮ⁻層３３Ｂと、ボロン等のＰ型不純物が低濃度に導入されたＨａｌｏ層３５Ｂとから構成される。
【００２５】
図１Ｂに示すように、Ｎ^＋層３１Ａ及び３１Ｂの表面上には、チタンシリサイド（ＴｉＳｉ_２）等のシリサイド１５が形成されている。これらのシリサイド１５はそれぞれ段差部６にかけて設けられており、特にＮ^＋層３１Ｂとボディ１Ｃとはシリサイド１５によって段差部６上で短絡している。
このため、ｎＭＯＳトランジスタ５０を動作させる際に、ソース拡散層３Ｂの電位を０Ｖに設定することで、ボディ１Ｃの電位も０Ｖとすることができる。これにより、チャネル領域５Ａにおけるキャリアの意図しない蓄積を防ぐことができ、安定したトランジスタ動作を得ることができる。
【００２６】
このように、本発明の実施形態に係る半導体装置１００によれば、ソース拡散層３Ｂとボディ１Ｃとがシリサイド１５によって段差部６上で短絡されている。従って、図２に示すように、従来方式の半導体装置９０と比べて、ボディコンタクト用のＰ型の不純物拡散層（Ｐ^＋）をトランジスタ形成領域内に確保する必要がないので、トランジスタ形成領域を小さくすることができる。これにより、半導体装置の微細化を進展させることができる。
【００２７】
また、半導体装置９０に設けられたハンマーヘッドのように、ゲート電極部２をボディコンタクト用の不純物拡散層まで延設する必要がないので、ゲート電極部の寄生容量を低減することができる。これにより、半導体装置の動作速度をさらに向上させることができる。
この実施形態では、ボックス１Ｂは本発明の絶縁層に対応し、ボディ１Ｃは本発明の半導体層に対応している。また、ゲート酸化膜４は本発明の絶縁性の膜に対応している。さらに、ドレイン拡張層３Ａは本発明の第１不純物拡散層に対応し、ソース拡散層３Ｂは本発明の第２不純物拡散層に対応している。さらにまた、シリサイド１５は本発明の導電性の膜に対応している。
【００２８】
次に、本発明の実施形態に係る半導体装置１００の製造方法について説明する。図３（Ａ）〜図５（Ｃ）は半導体装置１００の製造方法を示す工程図である。ここでは、図１（Ｂ）に示した半導体装置１００を、図３（Ａ）〜図５（Ｃ）の工程図に沿って製造する場合を想定する。従って、図３（Ａ）〜図５（Ｃ）において、図１（Ｂ）と対応する部分には同一符号を付す。
【００２９】
まず始めに、図３（Ａ）に示すように、ボックス１Ｂ上にボディ１Ｃを備えたＳＯＩ基板１を用意する。上述したように、ボックス１Ｂは例えばシリコン酸化層であり、ボディ１Ｃは例えば単結晶のシリコン層である。次に、このボディ１Ｃにボロン等のＰ型不純物を注入し熱拡散して、このボディ１Ｃの導電型をＰ型にしておく。
【００３０】
次に、図３（Ｂ）に示すように、このボディ（Ｐ⁻）１Ｃ上に、段差部６を形成する領域上を開口するような第１のレジストパターン５１を形成する。このレジストパターン５１の形成は、例えばフォトリソグラフィにより行う。そして、このレジストパターン５１をマスクにして、ボディ１ＣにＲＩＥ（ｒｅａｃｔｉｖｅｉｏｎｅｔｃｈｉｎｇ）等のドライエッチングを施し、段差部６を形成する。この段差部６によって、ＳＯＩ基板１上にトランジスタ形成領域が画定される。この段差部６を形成した後に、レジストパターン５１をアッシングして除去する。
【００３１】
次に、図３（Ｃ）に示すように、段差部６を形成したＳＯＩ基板１を熱酸化して、ボディ１Ｃ上にゲート酸化膜４を形成する。そして、このゲート酸化膜４が形成されたＳＯＩ基板１上にゲート電極部用のポリシリコン膜を形成する。このポリシリコン膜の形成は、例えばＣＶＤ（ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）により行う。次に、このポリシリコン膜をフォトリソグラフィ及びドライエッチングによりパターニングして、図４（Ａ）に示すようにゲート電極部２を形成する。
【００３２】
次に、図４（Ｂ）に示すように、このゲート電極部２上と、このゲート電極部２の両側にあるソース・ドレインを形成する領域上を開口すると共に、段差部６を覆うような第２のレジストパターン５３をＳＯＩ基板１上に形成する。
そして、上述したｎＭＯＳトランジスタ５０のＮ⁻層３３Ａ及び３３Ｂを形成するために、このレジストパターン５３とゲート電極部２の両方をマスクにして、ボディ１Ｃにリン、又はヒ素等のＮ型不純物をイオン注入する。例えば、この工程におけるヒ素イオンの注入エネルギーは１０〜２０Ｋｅｖ程度であり、ドーズ量は１ｅ１３〜１ｅ１５／ｃｍ^２程度であり、ＳＯＩ基板１に対するヒ素イオンの注入角度は例えば０゜程度である。
【００３３】
また、このＮ型不純物のイオン注入工程と前後して、上述したＨａｌｏ層３５Ａ及び３５Ｂを形成するためのイオン注入を行う。即ち、図４（Ｂ）に示すように、レジストパターン５３とゲート電極部２の両方をマスクにして、ボディ１Ｃにボロン等のＰ型不純物をイオン注入する。この工程におけるボロン等の注入エネルギーは例えば１０〜５０Ｋｅｖ程度であり、ドーズ量は例えば１ｅ１３／ｃｍ^２程度である。また、ＳＯＩ基板１に対するボロンイオンの注入角度は、例えば３０゜程度である。これら一連のイオン注入工程が終了した後に、レジストパターン５３をアッシングして除去する。
【００３４】
次に、このＳＯＩ基板１を窒素（Ｎ_２）等の不活性ガス雰囲気中で熱処理（アニール）して、ボディ１Ｃに注入されたリンイオンやボロンイオンを活性化しながら拡散させる。このようにして、図４（Ｃ）に示すように、ゲート電極部２の両側から段差部６に至る領域にあるボディ１Ｃの上方の部位に、Ｎ⁻層３３Ａ及び３３Ｂと、Ｈａｌｏ層３５Ａ及び３５Ｂとをそれぞれ形成する。次に、ＣＶＤにより、このＳＯＩ基板１上にシリコン酸化膜を形成する。さらに、このシリコン酸化膜をエッチバックしてサイドウォール７を形成する。
【００３５】
次に、図５（Ａ）に示すように、Ｎ⁻層３３Ａ上と、このＮ⁻層３３Ａに続く段差部６上を開口し、その他の領域を覆うような第３のレジストパターン５５をＳＯＩ基板１上に形成する。そして、このレジストパターン５５と、サイドウォール７が形成されたゲート電極部２の両方をマスクにして、ボディ１Ｃにヒ素等のＮ型不純物をイオン注入する。
【００３６】
この工程におけるヒ素イオンの注入エネルギーは例えば１０〜５０Ｋｅｖ程度であり、ドーズ量は例えば１ｅ１４〜１ｅ１５／ｃｍ^２程度である。ただし、注入エネルギーや、ドーズ量は、ボディの膜厚に依存して変更の必要がある。また、ＳＯＩ基板１に対するヒ素イオンの注入角度は例えば０゜程度である。
このイオン注入後に、レジストパターン５５をアッシングして除去する。
【００３７】
次に、図５（Ｂ）に示すように、Ｎ⁻層３３Ｂ上を開口し、このＮ⁻層３３Ｂに続く段差部６とその他の領域を覆うような第４のレジストパターン５７をＳＯＩ基板１上に形成する。そして、このレジストパターン５７と、サイドウォール７が形成されたゲート電極部２の両方をマスクにして、ボディ１Ｃにヒ素等のＮ型不純物をイオン注入する。この工程におけるヒ素イオンの注入エネルギーは例えば５０〜１００Ｋｅｖ程度であり、ドーズ量は例えば１ｅ１４〜１ｅ１５／ｃｍ^２程度である。ただし、注入エネルギーや、ドーズ量は、ボディの膜厚に依存して変更の必要がある。また、ＳＯＩ基板１に対するヒ素イオンの注入角度は例えば０゜程度である。このイオン注入後に、レジストパターン５７をアッシングして除去する。
【００３８】
その後、このＳＯＩ基板１を窒素（Ｎ_２）等の不活性ガス雰囲気中で熱処理（アニール）して、ＳＯＩ基板１に注入されたリンイオンやボロンイオンを活性化しながら拡散させる。このようにして、図５Ｃに示すように、ゲート電極部２の右側から段差部６に至る領域のボディ１ＣにＮ^＋層３１Ａを形成し、かつゲート電極部２の左側から段差部６に至る領域のボディ１Ｃの上方の部位にＮ^＋層３１Ｂを形成する。
【００３９】
次に、Ｎ^＋層３１Ａ上と、Ｎ^＋層３１Ｂ上と、このＮ^＋層３１Ｂとボディ１Ｃの両方が露出した段差部６上にＴｉＳｉ_２等のシリサイド１５を形成する。このシリサイド１５の形成は、例えばサリサイドによって形成する。
即ち、Ｎ^＋層３１Ａ上と、Ｎ^＋層３１Ｂとをそれぞれ形成したＳＯＩ基板１上にチタンを数１０ｎｍ堆積する。このチタンの堆積は、スパッタリングにより行う。このスパッタリングにより、段差部６上にもチタンが堆積される。次に、このチタンが堆積されたＳＯＩ基板を５００〜７００℃の温度範囲でアニールして、チタンとシリコンを反応させる。この反応によりチタンシリサイド（ＴｉＳｉ_２）１５が形成される。その後、このチタンシリサイド１５が形成されたＳＯＩ基板をウエットエッチングして、未反応なチタンを除去する。これにより、Ｎ^＋層３１Ａ上と、Ｎ^＋層３１Ｂ及び段差部６上にシリサイド１５を自己整合的に形成することができる。
【００４０】
この後は、周知の半導体プロセス技術を用いて、層間絶縁膜やプラグ電極、メタル配線等を順次形成していく。これにより、図１に示した半導体装置１００を完成させる。
このように、本発明の実施形態に係る半導体装置１００の製造方法によれば、Ｎ^＋層３１Ｂからボディ１Ｃの下側の部位にかけてシリサイド１５を形成して、Ｎ^＋層３１Ｂとボディ１Ｃとを段差部６上で短絡させている。
【００４１】
従って、従来方式の半導体装置９０と比べて、ボディコンタクト用の不純物拡散層を省くことができ、ｎＭＯＳトランジスタ５０を小さく形成することができる。また、ゲート電極部２をボディコンタクト用の不純物拡散層まで延設する必要がないので、ゲート電極部の寄生容量を低減することができる。
尚、この実施形態では、半導体装置の一例として、ｎＭＯＳトランジスタ５０を備えた半導体装置１００について説明したが、本発明はｎＭＯＳトランジスタに限られることはなく、ｐＭＯＳトランジスタでも良い。この場合には、本発明の第１の不純物拡散層にＰ型のソース拡散層を、第２の不純物拡散層にＰ型のドレイン拡散層をそれぞれ対応させることで、上述した半導体装置１００と同様の効果を得ることができる。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、ソース又はドレイン用の第２不純物拡散層と、この第２不純物拡散層下の半導体層とが導電性の膜によって素子分離用の段差部上で短絡されている。
従って、従来方式と比べて、ボディコンタクト用の不純物拡散層を素子形成領域内に確保する必要がないので、素子形成領域を小さくすることができる。また、ゲート電極部をボディコンタクト用の不純物拡散層まで延設する必要がないので、ゲート電極部の寄生容量を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置１００の構成例を示す平面図（Ａ）と、Ｘ１−Ｘ２矢視断面図（Ｂ）である。
【図２】図１（Ａ）に示す半導体装置１００のＹ１−Ｙ２矢視断面図である。
【図３】半導体装置１００の製造方法（その１）を示す工程図である。
【図４】半導体装置１００の製造方法（その２）を示す工程図である。
【図５】半導体装置１００の製造方法（その３）を示す工程図である。
【図６】従来例に係る半導体装置９０の構成例を示す平面図（Ａ）と、Ｘ１´−Ｘ２´矢視断面図（Ｂ）である。
【図７】図６（Ａ）に示す半導体装置９０のＹ１´−Ｙ２´矢視断面図である。
【符号の説明】
１ＳＯＩ基板、１Ａ支持基板、１Ｂボックス、１Ｃボディ、２ゲート電極部、３Ａソース拡散層、３Ｂドレイン拡散層、４ゲート酸化膜、６段差部、７サイドウォール、１５シリサイド、３１Ａ、３１ＢＮ^＋層、３３Ａ、３３ＢＮ⁻層、３５Ａ、３５ＢＨａｌｏ層、４１層間絶縁膜、４３プラグ電極、４５メタル配線、５０ｎＭＯＳトランジスタ、５１、５３、５５、５７レジストパターン、１００半導体装置[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device suitable for application to an LSI having a field-effect transistor on a silicon-on-insulator (SOI) substrate and a method of manufacturing the same.
[0002]
[Prior art]
In recent years, the technology for manufacturing an SOI substrate in which single-crystal silicon is provided on an insulating substrate has been further advanced, and its diameter and cost have been increasing. When a MOS transistor is formed over such an SOI substrate, the transistor can be formed with complete element isolation, and the capacity of the diffusion layer can be reduced. Therefore, high integration of the transistor and high operation speed can be achieved. It is widely known that it is advantageous for conversion.
[0003]
FIGS. 6A and 6B are a plan view showing a configuration example of a semiconductor device 90 according to a conventional example, and a cross-sectional view taken along the line X1′-X2 ′. In FIG. 6A, the illustration of the interlayer insulating film, the plug electrode, and the metal wiring shown in FIG. 6B is omitted for convenience of description.
As shown in FIG. 6B, in this semiconductor device 90, an insulating layer (hereinafter, also referred to as a box) 91B is formed on a supporting substrate 91A, and a semiconductor layer (hereinafter, also referred to as a box) is formed on the box 91B. (BODY: also referred to as a body) 91C. As shown in FIG. 6A, an element isolation layer 95 is formed on the SOI substrate 91, and an nMOS transistor 99 is formed in a body surrounded by the element isolation layer 95.
[0004]
As shown in FIG. 6A, the gate electrode portion 92 of the nMOS transistor 99 has a T shape in plan view. For this reason, the semiconductor device 90 is also called a T-Gate type. An N ⁺ layer 93 for a source or a drain (hereinafter, also referred to as a source / drain) is formed in the body on both the left and right sides of the gate electrode portion 92. Further, a P ⁺ layer 96 for body contact is formed on the SOI substrate 91 so as to protrude from the gate electrode portion 92.
[0005]
After the sidewalls 97 are formed, a resist pattern is formed on the N ⁺ layer 93 and the P ⁺ layer 96 by photolithography, and impurities are ion-implanted into the body 91C using the resist pattern and the gate electrode 92 as a mask. It is formed. As shown in FIG. 6B, the body 91C is a P-type.
FIG. 7 is a cross-sectional view of the semiconductor device 90 shown in FIG. In FIG. 7, a region on the right side of the body (P ⁻ ) 91C divided by a broken line is a region functioning as a channel (hereinafter, also referred to as a channel region). The region on the left side of the body 1C is a connection region for connecting the channel region and the P ⁺ layer 96 for body contact.
[0006]
As shown in FIG. 6A, the connection region and the gate electrode portion 92 on the connection region have a shape like a hammer head, and are therefore called a hammer head. As shown in FIG. 7, silicides 98 are provided on the upper surfaces of the gate electrode portion 92 and the body contact P ⁺ layer 96, respectively. Further, as shown in FIG. 6B, a silicide 98 is also provided on the upper surface of the N ⁺ layer 93 for source and drain. These silicides are formed by salicide.
[0007]
In the semiconductor device 90 having the above-described structure, the nMOS transistor 99 is electrically isolated from the surrounding semiconductor element (not shown) by the element isolation layer 95 and the box 91B. It also has the advantage that the capacity of the diffusion layer is small.
Further, as shown in FIG. 7, in the semiconductor device 90, since the body 91C is connected to the P ⁺ layer 96, it is possible to adjust the potential of the channel region through the P ⁺ layer 96. Therefore, unintended accumulation of carriers in the channel region can be prevented, and a stable transistor operation can be obtained.
[0008]
[Patent Document 1]
JP 2000-332250 A [Patent Document 2]
Japanese Patent Application Laid-Open No. 2000-58842 [Patent Document 3]
Japanese Patent Application Laid-Open No. Hei 10-27097
[Problems to be solved by the invention]
By the way, according to the semiconductor device 90 according to the conventional example, the nMOS transistor 99 includes the body 91C having the connection region and the channel region, and the P ⁺ layer 96 for adjusting the potential of the body 91C.
Therefore, as compared with an nMOS transistor formed directly on a single-crystal silicon substrate, the semiconductor device 90 has a larger transistor formation region (hereinafter also referred to as an element formation region) by the area occupied by the connection region and the P ⁺ layer 96. There was a problem.
[0010]
Further, the gate electrode portion 92 of the nMOS transistor 99 is provided above the connection region via the gate insulating film 89. Therefore, in the semiconductor device 90, there is a problem that the parasitic capacitance of the gate electrode portion 92 is larger than that of the nMOS transistor formed directly on the single crystal silicon substrate. When the parasitic capacitance of the gate electrode portion is large, the operation speed of the semiconductor device is reduced.
[0011]
Therefore, the present invention is to solve such a problem of the prior art, and it is possible to reduce the element formation region and reduce the parasitic capacitance of the gate electrode portion and to manufacture the semiconductor device. The purpose is to provide a method.
[0012]
[Means for Solving the Problems]
In order to solve the above-mentioned problems, a semiconductor device according to claim 1 of the present invention includes a semiconductor layer provided on an insulating substrate or an insulating layer, and a semiconductor layer provided on the semiconductor layer for element isolation. A step portion, an insulating film provided on a semiconductor layer as an element formation region separated from another element formation region by the step portion, and a gate electrode portion provided on the insulating film; A first impurity diffusion layer for one of a source and a drain provided in the semiconductor layer in a region from one side of the gate electrode portion to the step portion; and a first impurity diffusion layer for one of the source and the drain from the other side of the gate electrode portion to the step portion. A second impurity diffusion layer for the other of the source and the drain provided only in the upper portion of the semiconductor layer, and a portion on the other side of the gate electrode portion and below the semiconductor layer from the second impurity diffusion layer Conductive film provided over The is characterized in that it comprises.
[0013]
The portion above the semiconductor layer in the present invention does not necessarily limit only the surface layer of the semiconductor layer. The upper part of the semiconductor layer in the present invention means the upper part of the semiconductor layer which is divided into an upper layer and a lower layer with such a thickness that each can be joined to the conductive film at the step portion.
According to the semiconductor device of the first aspect of the present invention, the second impurity diffusion layer for the source or the drain and the semiconductor layer below the second impurity diffusion layer are formed by a conductive film with a step for element isolation. Short-circuited on the part. Here, one of the source and drain impurity diffusion layers of the semiconductor device is usually set to the same potential as the substrate of the semiconductor device.
[0014]
Therefore, as compared with the conventional method, it is not necessary to provide an impurity diffusion layer for body contact in the element formation region, so that the element formation region can be made smaller. In addition, since it is not necessary to extend the gate electrode portion to the impurity diffusion layer for body contact, the parasitic capacitance of the gate electrode portion can be reduced.
According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: forming a step for element isolation in a semiconductor layer provided on an insulating substrate or an insulating layer; A step of forming an insulating film on a semiconductor layer as an element forming region separated from the element forming region, a step of forming a gate electrode portion on the insulating film, and one side of the gate electrode portion Forming a first impurity diffusion layer for one of a source and a drain on the semiconductor layer in a region from the gate electrode to the step portion; and forming a first impurity diffusion layer on the semiconductor layer in a region from the other side of the gate electrode portion to the step portion. Forming a second impurity diffusion layer for the other of the source and the drain; and forming a conductive film on the other side of the gate electrode portion from the second impurity diffusion layer to a portion below the semiconductor layer. Having a step of It is an butterfly.
[0015]
According to the method of manufacturing a semiconductor device according to the second aspect of the present invention, the impurity diffusion layer for body contact can be omitted as compared with the conventional method, so that the semiconductor device can be formed small. Further, since the gate electrode does not need to extend to the impurity diffusion layer for body contact, the parasitic capacitance of the gate electrode can be reduced.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
1A and 1B are a plan view showing a configuration example of a semiconductor device 100 according to an embodiment of the present invention, and a cross-sectional view taken along the line X1-X2. The semiconductor device 100 shown in FIG. 1A is, for example, an LSI having an nMOS transistor 50 on an SOI substrate 1.
[0017]
As shown in FIG. 1B, in the semiconductor device 100, an SOI substrate 1 in which a step portion 6 is provided in a semiconductor layer 1C to define a transistor formation region as an element formation region, A gate oxide film 4 provided on the semiconductor layer 1C; a gate electrode portion 2 provided on the gate oxide film 4; and a drain diffusion layer 3A provided on the semiconductor layer 1C on both sides of the gate electrode portion 2. And a source diffusion layer 3B.
[0018]
In addition, the semiconductor device 100 includes a plug electrode for extracting the interlayer insulating film 41 provided on the nMOS transistor 50, the gate electrode portion 2, the source diffusion layer 3A, and the drain diffusion layer 3B onto the interlayer insulating film 41, respectively. 43, a metal wiring 45 disposed on the interlayer insulating film 41 so as to be connected to the plug electrode 43, and the like.
[0019]
In the semiconductor device 100, the interlayer insulating film 41 is buried in the step portion 6 to separate the elements (mesa separation). In FIG. 1A, the illustration of the interlayer insulating film 41, the plug electrode 43, and the metal wiring 45 is omitted for convenience of explanation.
Among these, as shown in FIG. 1B, the SOI substrate 1 includes a supporting substrate 1A, an insulating layer (hereinafter, also referred to as a BOX: box) 1B, and a semiconductor layer (hereinafter, BODY) from below. : Also referred to as a body) 1C. For example, the support substrate 1A is a single-crystal silicon substrate, the box 1B is a silicon oxide layer, and the body 1C is a single-crystal silicon layer.
[0020]
The body 1C is a layer on which a semiconductor element such as a MOS transistor is formed. The SOI substrate 1 having such a structure is formed by, for example, well-known SIMOX (silicon implanted oxide) or bonding.
As shown in FIG. 1A, a step portion 6 is provided in the body 1C of the SOI substrate 1, and the transistor forming region is defined by the step portion 6.
[0021]
Further, as shown in FIG. 1B, a body other than the drain diffusion layer 3A and the source diffusion layer 3B in the body 1C of the transistor formation region becomes a P-type by introducing a P-type impurity such as boron. ing.
The gate oxide film 4 is provided on a P-type body 1C as shown in FIG. Gate oxide film 4 is a silicon oxide film formed by thermally oxidizing body 1C, and has a thickness of about 100 °.
[0022]
The gate electrode portion 2 is provided on the P-type body 1C via the gate oxide film 4, as shown in FIG. Hereinafter, the body 1C immediately below the gate electrode unit 2 is also referred to as a channel region. The gate electrode portion 2 is made of, for example, silicon, and a silicide 15 such as titanium silicide (TiSi ₂ ) is formed on an upper surface thereof. Further, a side wall 7 made of a silicon oxide film is provided on a side wall of the gate electrode portion 2.
[0023]
As shown in FIG. 1B, the drain diffusion layer 3A and the source diffusion layer 3B have a lightly doped drain (LDD) structure.
The drain diffusion layer 3A is formed in the body 1C in a region from the right side of the gate electrode portion 2 to the step portion 6, and is in contact with the box 1B. As shown in FIG. 1B, the drain diffusion layer 3A has an N ⁺ layer 31A in which an N-type impurity such as arsenic is introduced at a high concentration and an N-type impurity such as phosphorus or arsenic introduced in a low concentration. N is ^- a layer 33A, Halo layer P-type impurity such as boron is introduced into the low concentration (pocket ion implantation layer) composed of a 35A. The Halo layer 35A is a diffusion layer provided to prevent punch-through, and is formed so as to extend to the outside of the N ⁻ layer 8A.
[0024]
The source diffusion layer 3A is formed in a region from the left side of the gate electrode portion 2 to the step portion 6 above the body 1C and is separated from the box 1B. The source diffusion layer 3B includes an N ⁺ layer 31B into which an N-type impurity such as arsenic is introduced at a high concentration, an N ⁻ layer 33B into which an N-type impurity such as phosphorus is introduced at a low concentration, and a P-type such as boron. And a Halo layer 35B into which impurities are introduced at a low concentration.
[0025]
As shown in FIG. 1B, a silicide 15 such as titanium silicide (TiSi ₂ ) is formed on the surfaces of the N ⁺ layers 31A and 31B. These silicides 15 are provided over the step portions 6, respectively. In particular, the N ⁺ layer 31B and the body 1C are short-circuited on the step portions 6 by the silicide 15.
Therefore, when the nMOS transistor 50 is operated, the potential of the source diffusion layer 3B is set to 0V, so that the potential of the body 1C can be set to 0V. Thereby, unintended accumulation of carriers in channel region 5A can be prevented, and a stable transistor operation can be obtained.
[0026]
Thus, in the semiconductor device 100 according to the embodiment of the present invention, the source diffusion layer 3B and the body 1C are short-circuited on the step 6 by the silicide 15. Therefore, as shown in FIG. 2, there is no need to secure a P-type impurity diffusion layer (P ⁺ ) for body contact in the transistor formation region, as compared with the conventional semiconductor device 90. Can be smaller. Thus, miniaturization of the semiconductor device can be advanced.
[0027]
Further, unlike the hammer head provided in the semiconductor device 90, the gate electrode portion 2 does not need to extend to the impurity diffusion layer for body contact, so that the parasitic capacitance of the gate electrode portion can be reduced. Thus, the operation speed of the semiconductor device can be further improved.
In this embodiment, the box 1B corresponds to the insulating layer of the present invention, and the body 1C corresponds to the semiconductor layer of the present invention. The gate oxide film 4 corresponds to the insulating film of the present invention. Further, the drain extension layer 3A corresponds to the first impurity diffusion layer of the present invention, and the source diffusion layer 3B corresponds to the second impurity diffusion layer of the present invention. Furthermore, the silicide 15 corresponds to the conductive film of the present invention.
[0028]
Next, a method for manufacturing the semiconductor device 100 according to the embodiment of the present invention will be described. 3A to 5C are process diagrams illustrating a method for manufacturing the semiconductor device 100. Here, it is assumed that the semiconductor device 100 shown in FIG. 1B is manufactured according to the process charts of FIGS. 3A to 5C. Therefore, in FIGS. 3A to 5C, the same reference numerals are given to portions corresponding to FIG. 1B.
[0029]
First, as shown in FIG. 3A, an SOI substrate 1 having a body 1C on a box 1B is prepared. As described above, the box 1B is, for example, a silicon oxide layer, and the body 1C is, for example, a single-crystal silicon layer. Next, a P-type impurity such as boron is implanted into the body 1C and thermally diffused, so that the conductivity type of the body 1C is P-type.
[0030]
Next, as shown in FIG. 3B, a first resist pattern 51 is formed on the body (P ⁻ ) 1C so as to open a region where the step portion 6 is to be formed. The formation of the resist pattern 51 is performed by, for example, photolithography. Then, using the resist pattern 51 as a mask, the body 1C is subjected to dry etching such as RIE (reactive ion etching) to form the stepped portion 6. By this step 6, a transistor formation region is defined on SOI substrate 1. After forming the step portion 6, the resist pattern 51 is removed by ashing.
[0031]
Next, as shown in FIG. 3C, the SOI substrate 1 on which the step 6 is formed is thermally oxidized to form a gate oxide film 4 on the body 1C. Then, a polysilicon film for a gate electrode portion is formed on the SOI substrate 1 on which the gate oxide film 4 is formed. This polysilicon film is formed by, for example, CVD (chemical vapor deposition). Next, the polysilicon film is patterned by photolithography and dry etching to form a gate electrode portion 2 as shown in FIG.
[0032]
Next, as shown in FIG. 4B, openings are formed on the gate electrode portion 2 and on the regions on both sides of the gate electrode portion 2 where the source and drain are to be formed, and the step portion 6 is covered. A second resist pattern 53 is formed on the SOI substrate 1.
In order to form the N ⁻ layers 33A and 33B of the nMOS transistor 50, both the resist pattern 53 and the gate electrode portion 2 are used as masks, and an N-type impurity such as phosphorus or arsenic is ion-implanted into the body 1C. inject. For example, the arsenic ion implantation energy in this step is about 10 to 20 Kev, the dose is about 1e13 to 1e15 / cm ² , and the arsenic ion implantation angle to the SOI substrate 1 is about 0 °, for example.
[0033]
Before and after the ion implantation step of the N-type impurity, ion implantation for forming the above-mentioned Halo layers 35A and 35B is performed. That is, as shown in FIG. 4B, a P-type impurity such as boron is ion-implanted into the body 1C using both the resist pattern 53 and the gate electrode portion 2 as a mask. The implantation energy of boron or the like in this step is, for example, about 10 to 50 Kev, and the dose is, for example, about 1e13 / cm ² . The implantation angle of boron ions into the SOI substrate 1 is, for example, about 30 °. After these series of ion implantation steps are completed, the resist pattern 53 is removed by ashing.
[0034]
Next, the SOI substrate 1 is heat-treated (annealed) in an atmosphere of an inert gas such as nitrogen (N ₂ ) to diffuse while activating phosphorous ions and boron ions implanted in the body 1C. In this way, as shown in FIG. 4C, the N ⁻ layers 33A and 33B and the Halo layers 35A and 35A are formed in the region above the body 1C in the region extending from both sides of the gate electrode portion 2 to the step portion 6. 35B respectively. Next, a silicon oxide film is formed on the SOI substrate 1 by CVD. Further, the silicon oxide film is etched back to form the sidewalls 7.
[0035]
Next, as shown in FIG. 5 (A), N ^- and on the layer 33A, the N ^- the opening in the upper step portion 6 following the layer 33A, the third resist pattern 55 to cover the other regions SOI It is formed on a substrate 1. Then, using both the resist pattern 55 and the gate electrode portion 2 on which the sidewalls 7 are formed as a mask, an N-type impurity such as arsenic is ion-implanted into the body 1C.
[0036]
The arsenic ion implantation energy in this step is, for example, about 10 to 50 Kev, and the dose is, for example, about 1e14 to 1e15 / cm ² . However, the implantation energy and the dose need to be changed depending on the thickness of the body. The implantation angle of arsenic ions into the SOI substrate 1 is, for example, about 0 °.
After this ion implantation, the resist pattern 55 is removed by ashing.
[0037]
Next, as shown in FIG. 5 (B), N ^- open on the layer 33B, the N ^- fourth resist pattern 57 SOI substrate such as a stepped portion 6 following the layer 33B covers the other region 1 Form on top. Then, using both the resist pattern 57 and the gate electrode portion 2 on which the sidewall 7 is formed as a mask, an N-type impurity such as arsenic is ion-implanted into the body 1C. The arsenic ion implantation energy in this step is, for example, about 50 to 100 Kev, and the dose is, for example, about 1e14 to 1e15 / cm ² . However, the implantation energy and the dose need to be changed depending on the thickness of the body. The implantation angle of arsenic ions into the SOI substrate 1 is, for example, about 0 °. After the ion implantation, the resist pattern 57 is removed by ashing.
[0038]
Thereafter, the SOI substrate 1 is heat-treated (annealed) in an atmosphere of an inert gas such as nitrogen (N ₂ ) to diffuse while activating the phosphorus ions and boron ions implanted into the SOI substrate 1. In this way, as shown in FIG. 5C, the N ⁺ layer 31A is formed in the body 1C in the region extending from the right side of the gate electrode portion 2 to the stepped portion 6, and extending from the left side of the gate electrode portion 2 to the stepped portion 6. An N ⁺ layer 31B is formed in a region above the body 1C in the region.
[0039]
Next, a silicide 15 such as TiSi ₂ is formed on the N ⁺ layer 31A, the N ⁺ layer 31B, and the step 6 where both the N ⁺ layer 31B and the body 1C are exposed. The silicide 15 is formed, for example, by salicide.
That is, several tens of nanometers of titanium are deposited on the SOI substrate 1 on which the N ⁺ layer 31A and the N ⁺ layer 31B are formed. This deposition of titanium is performed by sputtering. By this sputtering, titanium is also deposited on the step 6. Next, the SOI substrate on which the titanium is deposited is annealed in a temperature range of 500 to 700 ° C. to cause a reaction between the titanium and the silicon. By this reaction, titanium silicide (TiSi ₂ ) 15 is formed. Thereafter, the SOI substrate on which the titanium silicide 15 is formed is wet-etched to remove unreacted titanium. Thereby, the silicide 15 can be formed on the N ⁺ layer 31A, the N ⁺ layer 31B, and the step portion 6 in a self-aligned manner.
[0040]
After that, an interlayer insulating film, a plug electrode, a metal wiring, and the like are sequentially formed by using a well-known semiconductor process technology. Thus, the semiconductor device 100 shown in FIG. 1 is completed.
As described above, according to the method for manufacturing the semiconductor device 100 according to the embodiment of the present invention, the silicide 15 is formed from the N ⁺ layer 31B to the lower part of the body 1C, and the N ⁺ layer 31B and the body 1C are connected. A short circuit is formed on the step 6.
[0041]
Therefore, compared to the conventional semiconductor device 90, the impurity diffusion layer for the body contact can be omitted, and the nMOS transistor 50 can be formed smaller. Further, since it is not necessary to extend the gate electrode portion 2 to the impurity diffusion layer for body contact, the parasitic capacitance of the gate electrode portion can be reduced.
In this embodiment, the semiconductor device 100 including the nMOS transistor 50 has been described as an example of the semiconductor device. However, the present invention is not limited to the nMOS transistor, and may be a pMOS transistor. In this case, the P-type source diffusion layer corresponds to the first impurity diffusion layer of the present invention, and the P-type drain diffusion layer corresponds to the second impurity diffusion layer. The effect of can be obtained.
[0042]
【The invention's effect】
As described above, according to the present invention, the second impurity diffusion layer for source or drain and the semiconductor layer under the second impurity diffusion layer are short-circuited on the step for element isolation by the conductive film. Have been.
Therefore, as compared with the conventional method, it is not necessary to secure the impurity diffusion layer for the body contact in the element formation region, so that the element formation region can be made smaller. Further, since it is not necessary to extend the gate electrode portion to the impurity diffusion layer for body contact, the parasitic capacitance of the gate electrode portion can be reduced.
[Brief description of the drawings]
FIG. 1A is a plan view showing a configuration example of a semiconductor device 100 according to an embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along the line X1-X2.
FIG. 2 is a cross-sectional view of the semiconductor device 100 shown in FIG.
FIG. 3 is a process chart showing a method (part 1) of manufacturing semiconductor device 100;
FIG. 4 is a process chart showing a method (part 2) of manufacturing semiconductor device 100;
FIG. 5 is a process chart showing a method (part 3) of manufacturing semiconductor device 100;
6A is a plan view showing a configuration example of a semiconductor device 90 according to a conventional example, and FIG. 6B is a cross-sectional view taken along the line X1′-X2 ′.
FIG. 7 is a cross-sectional view of the semiconductor device 90 shown in FIG.
[Explanation of symbols]
Reference Signs List 1 SOI substrate, 1A support substrate, 1B box, 1C body, 2 gate electrode section, 3A source diffusion layer, 3B drain diffusion layer, 4 gate oxide film, 6 steps, 7 sidewall, 15 silicide, 31A, 31B N ⁺ Layer, 33A, 33B N ^- layer, 35A, 35B Halo layer, 41 interlayer insulating film, 43 plug electrode, 45 metal wiring, 50 nMOS transistor, 51, 53, 55, 57 resist pattern, 100 semiconductor device

Claims

A semiconductor layer provided on an insulating substrate or an insulating layer,
A step portion for element isolation provided in the semiconductor layer,
An insulating film provided on a semiconductor layer as an element formation region separated from another element formation region by the step portion;
A gate electrode portion provided on the insulating film;
A first impurity diffusion layer for one of a source and a drain provided in the semiconductor layer in a region from one side of the gate electrode portion to the step portion;
A second impurity diffusion layer for the other of the source and the drain provided only in a portion above the semiconductor layer in a region from the other side of the gate electrode portion to the step portion;
And a conductive film provided on the other side of the gate electrode portion from the second impurity diffusion layer to a portion below the semiconductor layer.

Forming a step for element isolation in a semiconductor layer provided on an insulating substrate or an insulating layer;
A step of forming an insulating film on a semiconductor layer as an element formation region separated from other element formation regions by the step portion;
Forming a gate electrode portion on the insulating film;
Forming a first impurity diffusion layer for one of a source and a drain on the semiconductor layer in a region from one side of the gate electrode portion to the step portion;
Forming a second impurity diffusion layer for the other of the source and the drain in a region above the semiconductor layer in a region from the other side of the gate electrode portion to the step portion;
Forming a conductive film on the other side of the gate electrode portion from the second impurity diffusion layer to a portion below the semiconductor layer.