JP2004152277A5 - - Google Patents

Claims (6)

1. ＣＰＵ、キャッシュ、ＲＡＭおよび不揮発性メモリを備えた演算装置であって、
   前記ＣＰＵが読み込もうとするデータが前記ＲＡＭに存在するかどうかを判定する判定手段と、
   前記判定手段の判定結果に応じて、前記データを前記不揮発性メモリから前記ＲＡＭを経ずに前記ＣＰＵに読み込ませる切り替え装置と、
   前記データが前記不揮発性メモリから前記ＲＡＭを経ずにキャッシュデータとして前記キャッシュに格納されたときに、当該キャッシュデータに対応する全てのキャッシュタグのダーティービットをダーティーに設定するキャッシュ操作装置とを備えた起動時間短縮演算装置。
2. 前記判定手段が、前記ＲＡＭのデータの有無を保持するＲＡＭデータ判定ビットテーブルを参照して前記判定を行う機能を有する、請求項１に記載の起動時間短縮演算装置。
3. 前記切り替え装置が、前記データが前記ＲＡＭに存在しなかったときに当該データに対応する前記不揮発性メモリ上のアドレスを判別する機能を有する、請求項１に記載の起動時間短縮演算装置。
4. 前記キャッシュ操作装置が、前記データがキャッシュデータとして前記キャッシュに格納されたときに、当該キャッシュデータに対応するキャッシュタグに、当該キャッシュデータに対応する前記ＲＡＭのアドレスを書き込む機能を有することを特徴とする、請求項１に記載の起動時間短縮演算装置。
5. 前記不揮発性メモリがＲＯＭであることを特徴とする、請求項１に記載の起動時間短縮演算装置。
6. ＣＰＵ、キャッシュ、ＲＡＭおよび不揮発性メモリを備えた演算装置においてデータをロードする方法であって、
   前記ＣＰＵが読み込もうとするデータが前記ＲＡＭに存在するかどうかを判定するステップと、
   前記判定結果に応じて、前記データを前記不揮発性メモリから前記ＲＡＭを経ずに前記ＣＰＵに読み出させるステップと、
   前記データが前記不揮発性メモリから前記ＲＡＭを経ずにキャッシュデータとして前記キャッシュに格納されたときに、当該キャッシュデータに対応する全てのキャッシュタグのダーティービットをダーティーに設定するステップとを備えたデータロード方法。