JP2004120812A

JP2004120812A - 電源装置

Info

Publication number: JP2004120812A
Application number: JP2002276699A
Authority: JP
Inventors: Masahiro Naruo; 鳴尾　誠浩; Kazuhiro Kumada; 熊田　和宏
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 2002-09-24
Filing date: 2002-09-24
Publication date: 2004-04-15

Abstract

【課題】スイッチング素子のストレスもしくはノイズの増加を防止することができる電源装置を提供することにある。
【解決手段】交流電源ＡＣの位相を検出し、その出力が制御手段に入力される電源位相検出手段２０を備え、一対のスイッチング素子Ｑ１，Ｑ２のスイッチング周波数およびオンデューティ比の少なくとも一方が、前記交流電源ＡＣの電圧のゼロクロス点とピーク点の間の位相において、スイッチング周波数の場合は極小値をオンデューティ比の場合は極大値を持つように設定されて制御されるものである。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、電源装置に関し、具体的には、交流電圧を直流電圧への整流平滑を行い、この整流平滑で得た直流電圧を高周波電圧に変換して負荷回路に高周波電力を供給する電源装置に関するものである。
【０００２】
【従来の技術】
本発明の電源装置における従来例として、従来例１の概略構成図（特許文献１参照）を図４３に示す。この電源装置は、交流電源ＡＣからの交流電圧ＶＳを直流電圧に全波整流する全波整流器ＤＢと、この全波整流器ＤＢの正極出力端子と順方向にアノードが接続されるダイオードＤ１１と、このダイオードＤ１１のカソードと整流器ＤＢの負極性出力端子との間に接続される平滑コンデンサＣ１０と、ダイオードＤ１１のカソードと順方向にアノードが接続されるダイオードＤ１２と、このダイオードＤ１２のカソードと全波整流器ＤＢの負極性出力端子との間に直列接続されるスイッチング素子Ｑ１，Ｑ２と、これらスイッチング素子Ｑ１，Ｑ２のオン／オフ制御を行う制御回路１０と、スイッチング素子Ｑ１，Ｑ２の接続点と全波整流器ＤＢの正極性出力端子との間に接続される１次巻線ｎ１１を有するとともに負荷回路１１と接続される２次巻線ｎ１２を有するトランスＴ１１と、ダイオードＤ１１，Ｄ１２とそれぞれ並列接続されるコンデンサＣ１１，Ｃ１２とを備えている。
【０００３】
ただし、スイッチング素子Ｑ１，Ｑ２の各々は、例えば、ＭＯＳＦＥＴであって、ソース・サブストレイトが接続されており、ドレイン及びソースにそれぞれカソード及びアノードが接続される寄生ダイオードを有する構造になっている。
【０００４】
また、制御回路１０は、交流電源ＡＣの周波数よりも十分に高いスイッチング周波数の動作でスイッチング素子Ｑ１，Ｑ２を交互にオン／オフさせるもので、そのスイッチング周波数は、一周期の間で交流電源ＡＣの電圧が一定と見なせる程度に設定される。なお、制御回路１０のＱ１，Ｑ２の出力はスイッチング素子Ｑ１，Ｑ２のゲートに接続されるゲート信号を示す。
【０００５】
また、負荷回路１１は、２次巻線ｎ１２の両端と各一端が接続される一対のフィラメントを有する放電ランプ（蛍光ランプ）ＦＬと、上記一対のフィラメントの各他端間に接続される予熱・共振用のコンデンサＣ１１１とにより構成されている。
【０００６】
さらに、トランスＴ１１はリーケージトランスであり、このトランスＴ１１の漏れインダクタンスとコンデンサＣ１１１とにより共振回路が形成される構成になっている。
【０００７】
図４４（ａ）、（ｂ）、（ｆ）、（ｇ）に示す電圧ＶＱ１，ＶＱ２，Ｖｃ１１，Ｖｃ１２及び同図（ｃ）、（ｄ）、（ｅ）、（ｈ）に示す電流ＩＴ１１，ＩＱ１，ＩＱ２，Ｉｉｎの各々は、図４３に示す同符号の信号と対応している。同様に、図４５（ａ）、（ｂ）、（ｃ）に示す電圧Ｖｃ１１，Ｖｃ１２，ＶＴ１１及び同図（ｄ）、（ｅ）に示す電流ＩＱ２，Ｉｉｎの各々も図４３に示す同符号の信号に対応する。また、図４４で示すＶｄｃは平滑コンデンサＣ１０の両端にかかる電圧を示す。
【０００８】
今、定常状態の回路動作について図４４、図４５を用いて簡単に説明する。
【０００９】
図４４の時刻ｔ１１の時、スイッチング素子Ｑ２がターンオン、スイッチング素子Ｑ１がターンオフすると、トランスＴ１１に蓄積されるエネルギーにより、トランスＴ１１の１次巻線ｎ１１→ダイオードＤ１１→平滑コンデンサＣ１０→スイッチング素子Ｑ２の寄生ダイオード→トランスＴ１１の１次巻線ｎ１１の経路で電流が流れる。
【００１０】
図４４の時刻ｔ１２の時、トランスＴ１１に蓄積されるエネルギーが零となり、Ｃ１０が直流電源となり、平滑コンデンサＣ１０→コンデンサＣ１１→トランスＴ１１の１次巻線ｎ１１→スイッチング素子Ｑ２→平滑コンデンサＣ１０の経路で電流が流れる。
【００１１】
図４４の時刻ｔ１３の時、Ｖｄｃ（平滑コンデンサＣ１０の電圧）＋Ｖｃ１１（コンデンサＣ１１の電圧）＜ＶＳ（交流電源電圧）となり、交流電源ＡＣ→全波整流器ＤＢ→トランスＴ１１の１次巻線ｎ１１→スイッチング素子Ｑ２→全波整流器ＤＢ→交流電源ＡＣの経路で電流が流れ、入力電流Ｉｉｎを取り込む。
【００１２】
図４４の時刻ｔ１４の時、スイッチング素子Ｑ１がターンオン、スイッチング素子Ｑ２がターンオフすると、トランスＴ１１に蓄積されたエネルギーにより、トランスＴ１１の１次巻線ｎ１１→スイッチング素子Ｑ１の寄生ダイオード→コンデンサＣ１２→平滑コンデンサＣ１０→全波整流器ＤＢ→交流電源ＡＣ→全波整流器ＤＢ→トランスＴ１１の１次巻線ｎ１１の経路で電流が流れる。
【００１３】
図４４の時刻ｔ１５の時、トランスＴ１１に蓄積されたエネルギーが零となり、コンデンサＣ１１とコンデンサＣ１２が直流電源となり、コンデンサＣ１１→コンデンサＣ１２→スイッチング素子Ｑ１→トランスＴ１１の１次巻線ｎ１１→コンデンサＣ１１の経路で電流が流れる。
【００１４】
図４４の時刻ｔ１６の時、コンデンサＣ１２の充電電圧が零となり、コンデンサＣ１１が直流電源となり、コンデンサＣ１１→ダイオードＤ１２→スイッチング素子Ｑ１→トランスＴ１１の１次巻線ｎ１１→コンデンサＣ１１の経路で電流が流れる。
【００１５】
そして、図４４の時刻ｔ１７の時、回路動作は時刻ｔ１１と同様となり、これら一連の回路動作によりトランスＴ１１の２次巻線ｎ１２から負荷回路１１に高周波電力が供給される。すなわち、交流電流の一周期において、上記の主要な信号波形を観察すると図４５に示すようになる。
【００１６】
ここで、この図４５に示すように、交流電源ＡＣの電圧が正弦波状に上昇及び下降すると、コンデンサＣ１１の電圧Ｖｃ１１が正弦波状に下降及び上昇すると同時に、コンデンサＣ１２の電圧Ｖｃ１２が、交流電源ＡＣの正弦波状の電圧と同様に上昇及び下降することによって、１次巻線ｎ１１に印可する電圧ＶＴ１１は、ほぼ一定の変動振幅電圧になる。この結果、図４５（ｆ）に示す２次側の負荷回路１１に流れる電流ＩＦＬの波高率が小さくなる。
【００１７】
上述のように図４３に示す従来例は、コンデンサＣ１１とＣ１２の高周波電圧を足し合わせて１次巻線ｎ１１に印可する電圧ＶＴ１１をほぼ一定の振幅の高周波電圧とすることにより２次側の負荷回路１１に流れる電流ＩＦＬの波高率を小さくするものである。
【００１８】
しかしながら、脈流の全周期に対して、コンデンサＣ１１とＣ１２の高周波電圧を足し合わせによって１次巻線ｎ１１に印可する電圧ＶＴ１１を完全に一定電圧とすることは困難であり、脈流山部と脈流谷部の間の位相においてＶＴ１１は低下し、そのときの負荷電流ＩＦＬも低下することになる。また、脈流山部と脈流谷部の間の位相のＶＴ１１が低下するところでは、負荷回路に流れる共振電流が減少し、スイッチング素子Ｑ２の回生電流は図４６（ｅ）のＩＱ２のように脈流山部と脈流谷部の間の位相にて減少する。
【００１９】
このため、負荷インピーダンスの変動などによってこの付近で回生電流が少なくなって、回生電流がなくなるとゼロ電圧スイッチング動作が崩れてスイッチング素子Ｑ１，Ｑ２のストレスもしくはノイズが増大する恐れがある。特に、放電灯負荷のように負荷インピーダンスが変動するようなものにおいて顕著に現れる。
【００２０】
さらに、平滑コンデンサＣ１０は有限の容量であるため、平滑コンデンサＣ１０の電圧Ｖｄｃは、図４６（ａ）に示すような商用周波数の２倍の周波数のリップル電圧を持つことになる。これに伴い、図４６（ｂ）、（ｃ）に示すコンデンサＣ１１，Ｃ１２の電圧Ｖｃ１１，Ｖｃ１２もこのリップル電圧が重畳される。図４６に示す破線は平滑コンデンサＣ１０の電圧Ｖｄｃのリプル電圧成分が０のときの包絡線である。
【００２１】
これによって、電圧Ｖｄｃがその平均値よりも小さい期間では図４６（ｂ）に示すようにコンデンサＣ１１の振動電圧Ｖｃ１１は小さくなり、電圧Ｖｄｃがその平均値よりも大きい期間ではコンデンサＣ１１の振動電圧Ｖｃ１１は大きくなる。これは図４６（ｄ）に示す電圧ＶＴ１１にも現れるため、電圧Ｖｄｃがその平均値よりも小さい期間で、かつ脈流山部と脈流谷部の間の位相においてＶＴ１１が低下するところでは、図４６（ｅ）に示すように電流ＩＱ２が流れ、さらに電圧ＶＴ１１は低下して、図４６（ｆ）に示すように負荷電流ＩＦＬも低下することになる。そのため、負荷電流ＩＦＬの波高率の低減に限界がある。また、スイッチング素子Ｑ２の回生電流もさらに小さくなり、上記に述べたゼロ電圧スイッチング動作を満足しない領域に入る危険性がさらに高まることになる。
【００２２】
このように、従来の電源装置においては、負荷電流の波高率低減に限界があり、また、脈流山部と脈流谷部の間の位相において、ゼロ電圧スイッチング動作が崩れてスイッチング素子のストレスもしくはノイズが増加するといった課題があった。
【００２３】
上記のような課題を鑑みて為された別の従来例２として、図４７に示す概略構成図（特願２００１−１５８３００号）を有する電源装置が提供されている。この電源装置は、上記従来例１において、全波整流器ＤＢの正極性出力端子とインダクタＬ１０を介してダイオードＤ１１のアノードが接続される構成となっており、その他は従来例１と同様な構成となっているものである。ここで、図４７に示すコンデンサＣ２１は図４３に示す従来例１のコンデンサＣ１１に相当し、高周波的に見て等価である。同様に、図４７に示すコンデンサＣ２２は図４３に示す従来例１のコンデンサＣ１２に相当し、高周波的に見て等価である。
【００２４】
次に、本従来例の回路動作を従来例１との相違点を中心に説明する。
【００２５】
まず、スイッチング素子Ｑ２がオンし、その後しばらくはトランスＴ１１の残留エネルギーによってスイッチング素子Ｑ２に回生電流が流れ、やがてトランスＴ１１の残留エネルギーが０となり、コンデンサＣ２１が放電を開始する。これによって、ダイオードＤ１１のアノード電圧が減少して、全波整流器ＤＢの正極性端子の電圧になると、入力電流Ｉｉｎの引き込みを開始する。しかしながら、インダクタＬ１０のインダクタンスによって入力電流Ｉｉｎは徐々に増加するので、この後も、コンデンサＣ２１からの放電が引き続き行なわれ、ダイオードＤ１１のアノード電圧は全波整流器ＤＢの正極性端子の電圧よりもさらに低下する。
【００２６】
この後、スイッチング素子Ｑ２がオフすると、インダクタＬ１０及びトランスＴ１１に蓄積されていたエネルギーによって、入力電流Ｉｉｎを引き込みつつコンデンサＣ２１、コンデンサＣ２２を充電する。全波整流器ＤＢから出力する脈流電圧の谷部においては、引き込む入力電流Ｉｉｎが少ないため、インダクタＬ１０の残留エネルギーによるコンデンサＣ２１への充電では、コンデンサＣ２１の電圧Ｖｃ２１の増加が少ない。そのため、スイッチング素子Ｑ１がオンしてインダクタＬ１０及びトランスＴ１１の残留エネルギーがなくなり、コンデンサＣ２２→スイッチング素子Ｑ１→トランスＴ１１の１次巻線ｎ１１→コンデンサＣ２１→コンデンサＣ２２という経路でコンデンサＣ２１への充電を始めるとき、トランスＴ１１の１次巻線ｎ１１に印加される電圧は高くなる。コンデンサＣ２２の電圧が平滑コンデンサＣ１０の電圧Ｖｄｃまで減少すると、ダイオードＤ１２がオンして、平滑コンデンサＣ１０からトランスＴ１１を介してコンデンサＣ２１への充電となり、脈流の谷部付近での共振電流及び負荷電流を増加させることが可能となる。これによって、図４８に示すように、脈流の谷部と脈流の山部の間の位相において、負荷回路１１の共振電流の低下を抑制できるので、この位相におけるスイッチング素子Ｑ２の回生電流の確保（図４８（ｆ）参照）、及び負荷電流ＩＦＬの低下の抑制（図４８（ｇ）参照）が可能となり、負荷電流波高率のさらなる低減が可能となる。なお、図４８の破線は、従来例１での動作の包絡線である。
【００２７】
さらに別の従来例３として、図４９に示す概略構成図（特願２００１−１３３０７１号）を有する放電灯点灯装置が提供されている。この放電灯点灯装置は、上記従来例１において第１のスイッチング素子の一端側の電圧波形の包絡線に相当する電圧を検出する電圧検出部を備え、制御回路部は、電圧検出部の検出した電圧が大きくなるほどランプ電流の増加を抑制し、且つ、電圧検出部の検出した電圧が小さくなるほどランプ電流の低下を抑制するように、第２のスイッチング素子の駆動周波数又はオンデューティの内少なくともいずれか一方を変化させることを特徴としたものである。図４９ではスイッチング素子の駆動周波数を変化させる例を示しており、この動作波形図を図５０に示す。これらを用いて動作を簡単に説明する。電圧検出回路１１の出力電圧Ｖａ２は、図５０（ｃ）に示すように電圧Ｖｐ１の包絡線に相似した電圧波形となる。電圧検出回路１１の出力電圧Ｖａ２と略一定の直流電圧Ｖａ１とを加算した電圧Ｖａ３をＶ／ｆ変換器１３に入力し、Ｖ／ｆ変換器１３から出力される周波数によってインバータ回路ＩＮＶを駆動する。そのため、インバータ回路ＩＮＶの駆動周波数は、図５０（ｄ）に示すように、脈流の山部では入力電圧の絶対値｜Ｖｉｎ｜に比例して周波数が高くなり、脈流の谷部では略一定の低い周波数となる。これにより、脈流山部での負荷電流Ｉｌａを抑え、その分脈流谷部の負荷電流Ｉｌａを増加させて、より負荷電流波高率の低減が可能となる。
【００２８】
【特許文献１】
特開２０００−３１２４８３号公報
【００２９】
【発明が解決しようとする課題】
上述のように図４７に示す従来例２は、インダクタＬ１０等の追加によって、コンデンサＣ２１、Ｃ２２への充放電電流を変化させ、脈流の谷部と脈流の山部の間の位相における負荷回路１１の共振電流の低下を抑制し、この位相におけるスイッチング素子Ｑ２の回生電流の確保、及び負荷電流ＩＦＬの低下の抑制を行ない、負荷電流波高率のさらなる低減を可能とするものである。
【００３０】
しかしながら、主の電流経路にインダクタなどのインピーダンス素子の追加が必要となり、コスト的に不利な一面がある。
【００３１】
また、図４９に示す従来例３において、脈流の谷部と脈流の山部の間の位相の共振電流及び負荷電流を増加させるためには、脈流谷部の共振電流及び負荷電流をさらに増加させる必要があり、場合によっては脈流谷部の出力増加によって波高率低減に限界が生じる。さらに、スイッチング素子Ｑ２のオンデューティにて上記動作を行った場合、入力電圧ゼロクロス付近における入力電流引き込みが増加し、図５１に示すように入力電圧の極性が反転するゼロクロス点において入力電流が不連続（ジャンプ）となり、入力電流高調波、ノイズが増加してしまうという課題があった。
【００３２】
本発明は、上述の事実に鑑みてなされたものであって、その目的とするところは、入力電流高調波が少なく、平滑コンデンサの電圧が低くとも負荷回路に流れる電流の波高率が小さく、スイッチング素子の損失を低減した電源装置において、入力電流高調波を抑制しつつ負荷電流の更なる波高率の低下と、負荷インピーダンスの変動によっても脈流全周期においてゼロ電圧スイッチング動作を行なうことで、スイッチング素子のストレスもしくはノイズの増加を防止することができる電源装置を提供することにある。
【００３３】
【課題を解決するための手段】
本発明の請求項１に係る電源装置は、交流電源の交流電力を直流電力に整流する整流器と、前記整流器の一方の出力端子と順方向に一端が接続される第１ダイオードと、前記第１ダイオードの他端と前記整流器の他方の出力端子との間に接続される平滑コンデンサと、前記第１ダイオードの他端と順方向に一端が接続される第２ダイオードと、前記第２ダイオードの他端と前記整流器の他方の出力端子との間に直列接続される少なくとも一対のスイッチング素子と、前記一対のスイッチング素子の接続点と前記整流器の一方の出力端子との間に接続される１次巻線を有するとともに負荷回路と接続される２次巻線を有するトランスと、前記整流器の一方の出力端子と第１ダイオードとの接続点と、前記平滑コンデンサのどちらか一方の端子と、に接続される第１コンデンサと、前記第２ダイオードの他端と前記一対のスイッチング素子との接続点と、前記平滑コンデンサのどちらか一方の端子と、に接続される第２コンデンサと、前記一対のスイッチング素子に対して、スイッチング周波数およびオンデューティ比の少なくとも一方を変更可能にオン／オフ制御を行う制御手段とを備える電源装置において、前記交流電源の位相を検出し、その出力が前記制御手段に入力される電源位相検出手段を備え、前記一対のスイッチング素子のスイッチング周波数およびオンデューティ比の少なくとも一方が、前記交流電源の電圧のゼロクロス点とピーク点の間の位相において、スイッチング周波数の場合は極小値をオンデューティ比の場合は極大値を持つように設定されて制御されるものであることを特徴とする。
【００３４】
本発明の請求項２に係る電源装置は、前記一対のスイッチング素子のスイッチング周波数およびオンデューティ比の少なくとも一方の極値となる位相が、前記負荷回路に含まれる負荷の出力値毎に設定されて制御されるものであることを特徴とする。
【００３５】
本発明の請求項３に係る電源装置は、前記電源位相検出手段は、前記交流電源の電圧を全波整流した脈流電圧を分圧して出力するものであり、第１の直流電源を備え、前記電源位相検出手段の出力電圧が、前記第１の直流電源の電圧と略等しくなる脈流電圧の位相において、前記一対のスイッチング素子のスイッチング周波数およびオンデューティ比の少なくとも一方の増減が反転するよう制御され、前記負荷回路に含まれる負荷の出力値に応じて前記電源位相検出手段の分圧比を変化させることを特徴とする。
【００３６】
本発明の請求項４に係る電源装置は、前記制御手段は、三角波発生器を備え、前記電源位相検出手段の出力が入力される第１の電圧／電流変換器を備え、前記第１の直流電源と、前記電源位相検出手段の出力から前記第１の直流電源の電圧を減算する第１の減算器と、前記減算器の出力に整流素子を介して入力される第２の電圧／電流変換器を備え、前記第１の電圧／電流変換器の出力と前記第２の電圧／電流変換器の出力を減算する第２の減算器と、前記第２の減算器の出力が入力される電流／電圧変換器を備え、第２の直流電源と、前記電流／電圧変換器の出力と前記第２の直流電源の電圧を加算する第１の加算器を備え、前記第１の加算器の出力と前記三角波発生器の出力とを比較する比較器と、前記比較器の出力が入力されて前記一対のスイッチング素子を駆動するスイッチング素子駆動手段を備えることを特徴とする。
【００３７】
本発明の請求項５に係る電源装置は、前記第１の電圧／電流変換器及び第２の電圧／電流変換器は、第１のトランジスタとそのエミッタに接続される第１の抵抗素子及び第２のトランジスタとそのエミッタに接続される第２の抵抗素子で構成されるエミッタフォロア回路であり、前記第１の直流電源は、ある任意の直流電源と前記第２のトランジスタのエミッタに接続される第３の抵抗素子と前記第２の抵抗素子で構成され、前記第１の減算器と前記整流素子は、前記第２のトランジスタと前記第２、第３の抵抗素子で構成され、前記第２の減算器は、カレントミラー回路を備え、前記第１もしくは第２のトランジスタの一方のコレクタが前記カレントミラー回路の入力側コレクタに、他方のコレクタが前記カレントミラー回路の出力側コレクタに接続されて構成され、前記電流／電圧変換器、第２の直流電源及び第１の加算器は、ある任意の直流電源を分圧する第４、第５の抵抗素子の直列回路を備え、前記カレントミラー回路の出力側コレクタと前記第４、第５の抵抗素子の接続点とを接続して構成されることを特徴とする。
【００３８】
本発明の請求項６に係る電源装置は、前記第１の直流電源は、前記交流電源の電圧の実効値に応じた直流電圧を出力する第１の電圧検出手段であることを特徴とする。
【００３９】
本発明の請求項７に係る電源装置は、前記制御手段は、前記電源位相検出手段の出力が入力される第１のＡ／Ｄ変換器を備え、前記負荷回路に含まれる負荷の出力値毎に設定されるスイッチング周波数およびオンデューティ比の少なくとも一方の設定値を記憶する記憶手段を備え、前記第１のＡ／Ｄ変換器の出力と前記記憶手段の設定値によりスイッチング周波数およびオンデューティ比の少なくとも一方を演算する演算手段を備え、前記演算手段の結果を受けて信号を出力する発振器と、前記発振器の出力が入力されて前記一対のスイッチング素子を駆動するスイッチング素子駆動手段を備えることを特徴とする。
【００４０】
本発明の請求項８に係る電源装置は、前記平滑コンデンサの電圧を検出し、その出力が前記制御手段に入力される第２の電圧検出手段を備え、前記第２の電圧検出手段の出力に応じて前記一対のスイッチング素子のスイッチング周波数およびオンデューティ比の少なくとも一方が制御されることを特徴とする。
【００４１】
本発明の請求項９に係る電源装置は、前記第２の電圧検出手段の出力が入力される第３の電圧／電流変換器を備え、前記第３の電圧／電流変換器は第３のトランジスタとそのエミッタに接続される第６の抵抗素子で構成されるエミッタフォロア回路であり、前記第３のトランジスタのコレクタが前記第２のトランジスタのコレクタに接続されることを特徴とする。
【００４２】
本発明の請求項１０に係る電源装置は、前記制御手段は、前記第２の電圧検出手段の出力が入力される第２のＡ／Ｄ変換器を備え、前記第１のＡ／Ｄ変換器の出力と、前記第２のＡ／Ｄ変換器の出力と、前記記憶手段の設定値によりスイッチング周波数およびオンデューティ比の少なくとも一方を演算する演算手段を備え、前記第２のＡ／Ｄ変換器のデータ読み取り周期が、前記第１のＡ／Ｄ変換器のデータ読み取り周期に比べて非常に長いものであることを特徴とする。
【００４３】
本発明の請求項１１に係る電源装置は、前記負荷回路に含まれる負荷の両端電圧及び負荷電流、及び負荷回路に含まれて構成される共振回路のインダクタの両端電圧、及び負荷回路に含まれて構成される前記トランスの２次側回路の直流カット用コンデンサの両端電圧、及び前記トランスの１次巻線印加電圧及び２次巻線印加電圧のうち、少なくとも１つを検出し、その出力が前記制御手段に入力される検出手段を備え、前記検出手段の出力に応じて前記一対のスイッチング素子のスイッチング周波数およびオンデューティ比の少なくとも一方が制御されることを特徴とする。
【００４４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら詳しく説明する。
【００４５】
（実施形態１）
図１に実施形態１の概略回路図、図２に動作波形図を示す。本電源装置の構成は、図１に示すように、従来例１の回路構成に、交流電源ＡＣの位相を検出する電源位相検出手段２０を設け、電源位相検出手段２０の出力が各スイッチング素子を制御する制御回路１０に入力される構成となっており、前記制御回路１０は、電源位相検出手段２０の出力により交流電源ＡＣの位相に同期してスイッチング素子のデューティ比を変化させるよう設定するデューティ設定手段１２ａを備え、スイッチング素子の駆動周波数を設定する周波数設定手段１２ｂを備え、デューティ設定手段１２ａ及び周波数設定手段１２ｂの出力によりスイッチング素子の駆動パルスを生成する発振器１３を備え、発振器１３の出力パルスによりそれぞれのスイッチング素子を駆動するドライバ１４を備えて構成されている。
【００４６】
また、デューティ設定手段１２ａは、交流電源ＡＣの位相に同期してスイッチング素子のデューティ比を変化させるよう設定するとともに、脈流電圧の谷部と山部の間の位相において、共振電流及び負荷電流を増加させるためにスイッチング素子のデューティ比が極値を持つように設定されることを特徴とするものである。
【００４７】
次に、本実施形態の電源装置の回路動作について説明する。
【００４８】
なお、本実施形態の電源装置の動作は、基本的に上述の従来例と同様であるので、従来例との相違点を中心に説明する。
【００４９】
スイッチング素子Ｑ２がオン状態で、かつＶｄｃ（平滑コンデンサＣ１０の電圧）＋Ｖｃ１１（コンデンサＣ１１の電圧）＜ＶＳ（交流電源電圧）となった時点から入力電流Ｉｉｎを取り込みを開始し、スイッチング素子Ｑ２がターンオフするまでトランスＴ１１の１次巻線ｎ１１の電流は増加しつづける。そして、スイッチング素子Ｑ１がターンオン、スイッチング素子Ｑ２がターンオフすると、トランスＴ１１に蓄積されたエネルギーにより、コンデンサＣ１２及び平滑コンデンサＣ１０への充電を開始し、トランスＴ１１に蓄積されたエネルギーが０になるまで充電される。これにより、充電終了後のコンデンサＣ１２の電圧はトランスＴ１１に蓄積されたエネルギーすなわちスイッチング素子Ｑ２ターンオフ時のトランスＴ１１の１次巻線ｎ１１の電流により決定され、よってスイッチング素子Ｑ２のオン時間を制御することにより充電終了後のコンデンサＣ１２の電圧を制御することが可能となる。
【００５０】
トランスＴ１１の１次巻線ｎ１１に印加する電圧ＶＴ１１は、コンデンサＣ１１とＣ１２の高周波電圧を略足し合わせたものである。そこで、本実施形態では、図２（ｄ）に示すように、スイッチング素子Ｑ２のオンデューティが脈流電圧と同期して変化し、脈流電圧の谷部と山部の間の位相において、スイッチング素子Ｑ２のオンデューティが極大値を持つように予め設定することで、トランスＴ１１の１次巻線ｎ１１の電圧ＶＴ１１の高周波一周期あたりの実効値を、脈流電圧の谷部と山部の間の位相におけて増加させ、脈流山部及び脈流谷部において抑制するようにしたものである。これにより、トランスＴ１１の１次巻線ｎ１１の電圧ＶＴ１１はより略一定の高周波電圧とすることができ、図２（ｇ）に示すように、２次側の負荷回路１１に流れる電流ＩＦＬの波高率をさらに低減することが可能となる。
【００５１】
また、脈流山部及び脈流谷部において共振電流を増加することができるので、図２（ｆ）に示すように、スイッチング素子Ｑ２の回生電流が確保でき、脈流電圧の全周期においてスイッチング素子のゼロ電圧スイッチング動作を確実に行なうことが可能となる。
【００５２】
さらに、脈流谷部の入力電圧が０となる点において、スイッチング素子Ｑ２のオンデューティを入力電流引き込みが０となるような値に設定することにより、入力電流のゼロクロス点における不連続を抑制し、入力電流高調波を低減しつつ負荷回路１１の電流ＩＦＬの波高率の低減が可能となる。
【００５３】
以上のように、本実施形態の電源装置では、入力電流高調波を低減しつつ脈流電圧の全周期においてスイッチング素子のゼロ電圧スイッチング動作を確実に行ない、負荷電流波高率の更なる低減が可能となる。
【００５４】
（実施形態２）
図３に実施形態２の概略回路図、図４に動作波形図を示す。本電源装置の構成は、制御回路１０において、電源位相検出手段２０の出力により交流電源ＡＣの位相に同期してスイッチング素子の駆動周波数を変化させるよう設定する周波数設定手段１２ｂを備え、スイッチング素子のデューティ比を設定するデューティ設定手段１２ａを備え、デューティ設定手段１２ａ及び周波数設定手段１２ｂの出力によりスイッチング素子の駆動パルスを生成する発振器１３を備えているほかは、実施形態１と同様である。
【００５５】
次に、本実施形態の電源装置の回路動作について説明する。
【００５６】
本実施形態では、図４（ｃ）に示すように、スイッチング素子Ｑ１、Ｑ２の周波数が脈流電圧と同期して変化し、脈流電圧の谷部と山部の間の位相において、スイッチング素子Ｑ１、Ｑ２の周波数が極小値を持つように予め設定することで、トランスＴ１１の１次巻線ｎ１１の電圧ＶＴ１１の高周波一周期あたりの実行値を、脈流電圧の谷部と山部の間の位相におけて増加させ、脈流山部及び脈流谷部において抑制するようにしたものである。これにより、図４（ｇ）に示すように、２次側の負荷回路１１に流れる電流ＩＦＬの波高率をさらに低減することが可能となる。
【００５７】
また、脈流山部及び脈流谷部において共振電流を増加することができるので、図４（ｆ）に示すように、スイッチング素子Ｑ２の回生電流が確保でき、脈流電圧の全周期においてスイッチング素子のゼロ電圧スイッチング動作を確実に行なうことが可能となる。
【００５８】
さらに、脈流谷部の入力電圧が０となる点において、スイッチング素子Ｑ１、Ｑ２の駆動周波数を入力電流引き込みが０となるような値に設定することにより、入力電流のゼロクロス点における不連続を抑制し、入力電流高調波を低減しつつ負荷回路１１の電流ＩＦＬの波高率の低減が可能となる。
【００５９】
本実施形態の電源装置も実施形態１の電源装置と同様に、入力電流高調波を低減しつつ脈流電圧の全周期においてスイッチング素子のゼロ電圧スイッチング動作を確実に行ない、負荷電流波高率の更なる低減が可能となる。
【００６０】
（実施形態３）
図５に実施形態３の概略回路図を示す。本実施形態の回路構成は、実施形態１、実施形態２に対して、ダイオードＤ１１に並列接続されるコンデンサＣ１１の代わりに整流器ＤＢの出力端間にコンデンサＣ２１を接続し、ダイオードＤ１２に並列接続されるコンデンサＣ１２の代わりに、ダイオードＤ１２のカソードと整流器ＤＢの負極性出力端子との間にコンデンサＣ２２を接続したものである。
【００６１】
本実施形態の回路構成は、高周波的に見て実施形態１、実施形態２と等価であり、回路動作も、図２もしくは図４に示すようにスイッチング素子Ｑ２のオンデューティもしくは周波数を設定すれば、実施形態１、実施形態２とほぼ同様となる。したがって、本実施形態も実施形態１、実施形態２と同様の効果を奏することが可能となる。
【００６２】
（実施形態４）
図６に実施形態４の概略回路図、図７に動作波形図、図８に動作説明図を示す。本実施形態の電源装置の構成は、実施形態１、実施形態３において、電源位相検出手段２０は、交流電源ＡＣの電圧を全波整流した後、インピーダンス素子による分圧によって交流電源ＡＣの全波整流後の電圧と略相似の電圧波形を出力するものであり、制御回路１０は、スイッチング素子を駆動する周波数の三角波を発生する三角波発生器３３を備え、電源位相検出手段２０の出力電圧を電流に変換するＶ／Ｉ変換器３０と、電源位相検出手段２０の出力電圧から直流電圧Ｖ１０を差し引いた電圧の略正極性となる電圧だけを電流に変換するＶ／Ｉ変換器３１を備え、前記Ｖ／Ｉ変換器３０の出力電流からＶ／Ｉ変換器３１の出力電流を減算した電流を電圧に変換するＩ／Ｖ変換器３２を備え、前記三角波発生器の出力電圧と、前記Ｉ／Ｖ変換器３２の出力電圧に直流電圧Ｖ０を加算した電圧とを比較する比較器３４を備え、前記比較器３４の出力がドライバ１４に入力される構成となっていることを特徴とするものである。
【００６３】
次に、図７、図８を用いて本実施形態の動作を説明する。まず、電源位相検出手段２０によって、図７（ａ）に示すように、交流電源ＡＣの全波整流後の電圧と略相似の電圧波形Ｖ１が検出される。電圧Ｖ１をＶ／Ｉ変換器３０に入力することにより、図７（ｂ）に示すように、電流Ｉ１が得られる。一方、電圧Ｖ１から直流電圧Ｖ１０を差し引き、ダイオードを介してＶ／Ｉ変換器３１に入力することにより、Ｖ／Ｉ変換器３１には図７（ｃ）に示すような電圧Ｖ２が入力され、Ｖ／Ｉ変換器３１の出力電流Ｉ２は電圧Ｖ２と略相似のものとなる。そして、電流Ｉ１から電流Ｉ２を差し引くことにより、図７（ｄ）に示すような電流Ｉ３が得られ、この電流Ｉ３を電圧に変換し、直流電圧Ｖ０を足し合わせることで、図７（ｅ）に示すように、電圧Ｖ３が得られる。
【００６４】
次に、電圧Ｖ３と、三角波発生器３３から出力される電圧Ｖ４を比較する比較器３４の出力Ｖ５がドライバ１４に入力される。ここで、比較器３４の動作の一部を拡大した図を図８に示す。図８は、Ｖ３＞Ｖ４のときに比較器３４の出力Ｖ５がＨレベルとなる例を示している。図８に示すように、電圧Ｖ３が低下（上昇）するとともに、Ｖ５のＨレベルとなる時間が短く（長く）なっている。また、Ｖ５の周波数は三角波Ｖ４と略等しい。このことから電圧Ｖ３の変化に応じて、比較器３４の出力Ｖ５のデューティを変化することが可能であり、比較器３４の出力Ｖ５をスイッチング素子Ｑ２の駆動信号とし、比較器３４の出力Ｖ５の略反転信号をスイッチング素子Ｑ１の駆動信号とすれば、実施形態１、実施形態３に示すような脈流電圧の位相に対するデューティ変化を実現することが可能となる。また、スイッチング素子の駆動周波数は、三角波発生器３３の周波数によって設定可能である。
【００６５】
さらに、直流電圧Ｖ１０を変化させることによりデューティが極大値となる位相を変化させることが可能であり、脈流電圧が０のときのデューティは直流電圧Ｖ０によって設定可能である。加えて、デューティの極大値はＶ／Ｉ変換器３０もしくはＩ／Ｖ変換器３２のゲインを、脈流電圧のピーク付近のデューティはＶ／Ｉ変換器３１もしくはＩ／Ｖ変換器３２のゲインを変化させることにより、それぞれ設定が可能となる。
【００６６】
（実施形態５）
図９に実施形態５の概略回路図を示す。本実施形態の電源装置の構成は、実施形態４において、Ｉ／Ｖ変換器３２の出力電圧に直流電圧Ｖ０を加算した電圧を周波数に変換するＶ／ｆ変換器３５を備え、前記Ｖ／ｆ変換器３５の出力がドライバ１４に入力される構成となっていることを特徴とするものである。
【００６７】
本実施形態の回路動作において、電圧Ｖ３を得るための動作は実施形態４と同様であり、これより実施形態２に示すような脈流電圧の位相に対する周波数変化を実現することが可能となる。
【００６８】
（実施形態６）
図１０に実施形態６の概略回路図、図１１に動作説明図、図１２に他の動作例の説明図を示す。本実施形態の電源装置の構成は、実施形態１、実施形態３において、電源位相検出手段２０は、交流電源ＡＣの電圧を全波整流した後、インピーダンス素子による分圧によって交流電源ＡＣの全波整流後の電圧と略相似の電圧波形を出力するものであり、デューティ設定手段１２ａは、電源位相検出手段２０の出力電圧をデジタル出力に変換するＡ／Ｄ変換器４０と、前記Ａ／Ｄ変換器４０のデジタル出力を用いてデューティを演算するデューティ演算手段１５ａを備え、前記デューティ演算手段１５ａは前記Ａ／Ｄ変換器４０のデジタル出力の変化範囲において少なくとも１点極大値を持つ関数にて設定されていることを特徴とするものである。
【００６９】
次に、図１１を用いて本実施形態の動作を説明する。まず、電源位相検出手段２０によって、交流電源ＡＣの全波整流後の電圧と略相似の電圧波形Ｖ１が検出され、電圧Ｖ１をＡ／Ｄ変換器４０に入力することにより、電圧Ｖ１に応じたデジタル出力が得られる。Ａ／Ｄ変換器４０のｂｉｔ数が多ければ多いほど略アナログ出力とみなせるので、図１１（ｂ）に示すように、ここでは電圧Ｖ１で説明する。また、デューティは電源の位相に関わらず常に一定の基準デューティ成分ｄ０と、電源の位相によって変化するデューティ成分Δｄ１とにわけ、図１１に示すように、デューティ成分Δｄ１に対する演算について説明する。これより、発振器に入力されるデューティ設定値はｄ０＋Δｄ１となる。
【００７０】
デューティ演算手段１５ａは、電圧Ｖ１とデューティ成分Δｄ１との間に任意の関数が設定されている。本実施形態では一例として、図１１（ａ）に示すように、０≦Ｖ１＜Ｖ１１の範囲において傾きが正となる１次関数を、Ｖ１≧Ｖ１１の範囲において傾きが負となる１次関数をものを表している。、図１１（ｂ）に示すように、電圧Ｖ１＝Ｖ１１となる位相をそれぞれθ１、θ３とし、電圧Ｖ１がピークとなる位相をθ２とすると、位相０〜θ１では、図１１（ａ）に示す関係に従い、図１１（ｃ）に示すように、デューティは増加する。次に位相θ１〜θ２では、図１１（ａ）に示すように、傾きが負となる１次関数となっているので、図１１（ｃ）に示すように、デューティは減少に転じる。次に位相θ２〜θ３では、図１１（ｂ）に示すように、電圧Ｖ１が減少するので、図１１（ｃ）に示すように、デューティは増加し、最後に位相θ３〜πでは、図１１（ａ）に示すように、傾きが正となる１次関数であり、電圧Ｖ１が減少するので、図１１（ｃ）に示すように、デューティは減少に転じる。電圧Ｖ１は脈流電圧を分圧したものであるので、以後この動作を繰り返すことになる。
【００７１】
以上のように、本実施形態の回路構成により、実施形態１、実施形態３に示すような脈流電圧の位相に対するデューティ変化を実現することが可能となる。
【００７２】
また、本実施形態では、図１１（ａ）に示すような関数による例を示したが、例えば、図１２に示すように、２次関数もしくは三角関数の一部などを用い、電圧Ｖ１１においてデューティがピークとなるように設定しても良いことはいうまでもないものである。
【００７３】
（実施形態７）
図１３に実施形態７の概略回路図を示す。本実施形態の電源装置の構成は、実施形態６において、デューティの設定を周波数に置き換えたものである。これにより、実施形態２に示すような脈流電圧の位相に対する周波数変化を実現することが可能となる。
【００７４】
（実施形態８）
本実施形態の概略回路図は、実施形態１の概略回路図（図１）と同様である。また、動作波形図を図１４に示す。
【００７５】
従来例１の回路構成において負荷電流を低下させるには、スイッチング素子の駆動周波数を高く、かつ／もしくは、スイッチング素子Ｑ２のオンデューティ比を小さくすることで実現する。これよりコンデンサＣ１１，Ｃ１２の高周波電圧が変化し、定格出力時及び出力低下時のＶＴ１１の高周波一周期あたりの実効値は、それぞれ図１４（ｂ）、（ｃ）に示すような変化となり、負荷回路１１に流れる電流ＩＦＬの包絡線もほぼ同様の変化となる。すなわち負荷回路１１に流れる電流ＩＦＬの大きさによって、負荷電流ＩＦＬの極小値の位相に変化が生じることとなる。そこで、本実施形態では、脈流電圧の谷部と山部の間の位相において、スイッチング素子Ｑ２のオンデューティが極大値を持つ位相を、負荷電流ＩＦＬの大きさによって予め設定することによって、負荷電流ＩＦＬの大きさが違う場合でも波高率の低減が可能となる。例えば、図１４（ｄ）に示すように、脈流電圧の位相に対する定格出力時のデューティ変化を設定し、図１４（ｅ）に示すように、脈流電圧の位相に対する出力低下時のデューティ変化を設定する。このように、負荷電流ＩＦＬの大きさに応じて、スイッチング素子Ｑ２のオンデューティが極大値を持つ位相を、それぞれの負荷電流ＩＦＬが極小値となる位相と略等しくなるように設定することによって、それぞれの負荷電流波高率を低減することが可能となる。これを全負荷電流変化範囲において適用すれば、すべての負荷電流の波高率を低減することが出来る。
【００７６】
また、本実施形態は、デューティで負荷電流の波高率を低減する場合を例にとって書いているが、周波数についても同様の設定を行えば、同様の効果が得られることはいうまでもないものである。
【００７７】
（実施形態９）
本実施形態の概略回路図は、実施形態６の概略回路図（図１０）と同様である。また、動作波形図については、図１５に示す。
【００７８】
本実施形態においては、実施形態８を受け、脈流電圧の谷部と山部の間の位相において、負荷電流の値に応じて、スイッチング素子Ｑ２のオンデューティが極大値を持つ位相を変化させる手段について説明する。
【００７９】
上述のように、図１０の回路構成においては、電源位相検出手段２０は、交流電源ＡＣの電圧を全波整流した後、インピーダンス素子による分圧によって交流電源ＡＣの全波整流後の電圧と略相似の電圧波形を出力するものであり、デューティ設定手段１２ａは、電源位相検出手段２０の出力電圧をデジタル出力に変換するＡ／Ｄ変換器４０と、前記Ａ／Ｄ変換器４０のデジタル出力を用いてデューティを演算するデューティ演算手段１５ａを備え、前記デューティ演算手段１５ａは前記Ａ／Ｄ変換器４０のデジタル出力の変化範囲において少なくとも１点極大値を持つ関数にて設定されていることを特徴とするものである。そこで、デューティ演算手段１５ａに設定される電源位相検出手段２０の出力とデューティの関係を、負荷電流ＩＦＬに応じて図１５の実線から破線のように変化させることによって、スイッチング素子Ｑ２のオンデューティが極大値を持つ位相を変化させることが可能となる。
【００８０】
また、本実施形態は、デューティの場合を例にとって述べているが、実施形態７の回路構成を用いて、周波数についても同様に設定が可能である。
【００８１】
（実施形態１０）
本実施形態の概略回路図は、実施形態６と概略回路図（図１０）と同様である。また、動作波形図については、図１６に示す。
【００８２】
本実施形態は、脈流電圧の谷部と山部の間の位相において、スイッチング素子Ｑ２のオンデューティが極大値を持つ位相を変化させる手段としては、基本的に実施形態９と同様であるが、それに加えて、図１６の実線部分から破線部分に示すように、負荷電流ＩＦＬの値が小さくなるに従い、デューティ演算手段１５ａに設定される電源位相検出手段２０の出力に対するデューティ変化率の大きさが小さくなるよう変化させることによって、さらに負荷電流ＩＦＬの波高率の低減が可能となる。
【００８３】
また、本実施形態は、デューティの場合を例にとって述べているが、実施形態７の回路構成を用いて、周波数についても同様に設定が可能である。
【００８４】
（実施形態１１）
本実施形態の概略回路図は、実施形態６と概略回路図（図１０）と同様である。また、動作波形図については、図１７に示す。
【００８５】
本実施形態についても、脈流電圧の谷部と山部の間の位相において、スイッチング素子Ｑ２のオンデューティが極大値を持つ位相を変化させる手段の一つであるが、実施形態１０の手段とは異なる。
【００８６】
本実施形態は、電源位相検出手段２０の分圧比を変化させ、電源位相検出手段２０からＡ／Ｄ変換器４０に入る脈流の振幅を図１７（ａ）の実線から破線に示すように変化させることにより、脈流電圧の谷部と山部の間の位相においてスイッチング素子Ｑ２のオンデューティが極大値を持つ位相を、図１７（ｂ）の実線から破線のように変化させることが可能になる。したがって、実施形態１０と同様に、負荷電流ＩＦＬの大きさを変化させる場合においても負荷電流ＩＦＬの波高率の低減が可能となる。
【００８７】
（実施形態１２）
図１８に実施形態１２の概略回路図、図１９に動作波形図を示す。本電源装置の構成は、図１８に示すように、実施形態１のデューティ設定手段１２ａにおいて、交流電源ＡＣの各位相に対するスイッチング素子のデューティを設定するための値を予め記憶しておく記憶手段１６と、電源位相検出手段２０の出力から得られた位相における設定値を前記記憶手段１６から読み出し、その設定値をもってデューティを演算するデューティ演算手段１５ａから構成されることを特徴とするものである。
【００８８】
本実施形態は、図１８におけるトランスＴ１１の１次巻線ｎ１１に印加される電圧ＶＴ１１を略一定に保ち、負荷電流ＩＦＬの波高率の低減を目的とするものである。
【００８９】
従来例１の回路構成において、トランスＴ１１の１次巻線ｎ１１に印加される電圧ＶＴ１１の高周波一周期あたりの実効値は、図１９（ｂ）に示すような変化をするため、電圧ＶＴ１１の実効値を一定に保つためには図１９（ｃ）に示すようなデューティの変化が必要になる。そこで、予め交流電源ＡＣの各位相に対して、図１９（ｃ）に示すように設定されたデューティを記憶手段１６に記憶しておき、電源位相検出手段２０の出力から得られた位相における設定値を記憶手段１６から読み出してデューティを決定して動作させることで、図１９（ｄ）の実線に示すように、トランスＴ１１の１次巻線ｎ１１に印加される電圧ＶＴ１１を略一定に保ち、負荷電流ＩＦＬの波高率の低減を可能にする。ここで、図１９（ｄ）の破線は、デューティ変化を設定する前のものであり、図１９（ｂ）と同じものである。
【００９０】
また、記憶手段１６に記憶されるデータ数を（Ｎ−１）個とし、電源位相検出手段２０により少なくとも位相を１点検出し（例えば交流電源ＡＣのゼロクロス点など）、電源位相検出手段２０からの検出信号が入ると略同時に、記憶手段１６に記憶される１番目のデータからデューティの演算を行なってデューティを設定し、このデータは（脈流電圧一周期）／Ｎ毎に更新されてデューティを設定し、再び電源位相検出手段２０からの検出信号が入ると、前記動作を繰り返すように構成されたものでもよい。
【００９１】
本実施形態は、デューティを例にとって述べているが、周波数についても同様である。
【００９２】
（実施形態１３）
図２０に実施形態１３の概略回路図を示す。本電源装置の構成は、実施形態１２において、デューティ演算手段１５及び周波数演算手段１７に負荷出力を設定するための出力設定信号が入力され、記憶手段１６において、前記出力設定信号毎に交流電源ＡＣの各位相に対するスイッチング素子のデューティを設定するための値を予め記憶しておくとともに、前記出力設定信号毎にスイッチング素子の駆動周波数を設定するための値を予め記憶しておくものであり、前記出力設定信号及び電源位相検出手段２０の出力から得られた位相における設定値を前記記憶手段１６から読み出し、その設定値をもってデューティを演算するデューティ演算手段１５ａと、前記出力設定信号から得られる設定値を前記記憶手段１６から読み出し、その設定値をもって周波数を演算する周波数演算手段１５ｂとから構成されることを特徴とするものである。
【００９３】
本実施形態は、全負荷電流変化範囲において、トランスＴ１１の１次巻線ｎ１１に印加される電圧ＶＴ１１を略一定に保ち、全負荷電流変化範囲において負荷電流ＩＦＬの波高率の低減が可能となる。
【００９４】
（実施形態１４）
図２１に実施形態１４の概略回路図を示す。本実施形態の電源装置の構成は、実施形態１３において、電源位相検出手段２０は、交流電源ＡＣの電圧を全波整流した後、インピーダンス素子による分圧によって交流電源ＡＣの全波整流後の電圧と略相似の電圧波形を出力するものであり、電源位相検出手段２０の出力電圧をデジタル出力に変換するＡ／Ｄ変換器４０と、前記Ａ／Ｄ変換器４０のデジタル出力を用いてデューティを演算するデューティ演算手段１５ａを備え、前記デューティ演算手段１５ａは前記Ａ／Ｄ変換器４０のデジタル出力の変化範囲において少なくとも１点極大値を持つ関数にて設定されていることを特徴とするものである。
【００９５】
本実施形態は、記憶手段１６に、それぞれの出力設定信号に対して、基準デューティｄ０や、図１１（ａ）に示すようなＶ１とΔｄ１の関係を決定する設定値（例えばＶ１１、０≦Ｖ１＜Ｖ１１、Ｖ１≧Ｖ１１のそれぞれの傾き、切片）を予め記憶しておき、それぞれ出力設定信号に対応する設定値を記憶手段１６から読み取って基準デューティｄ０及びデューティ成分Δｄ１を演算するものであり、その他の基本的な動作は、実施形態６、実施形態１３と同様である。
【００９６】
本実施形態も同様に、全負荷電流変化範囲において負荷電流ＩＦＬの波高率の低減が可能となる。
【００９７】
（実施形態１５）
図２２に実施形態１５の概略回路図、図２３に動作波形図、図２４に他の回路図の一例を示す。本実施形態の電源装置の構成は、実施形態４において、Ｖ／Ｉ変換器３０、Ｖ／Ｉ変換器３１は、それぞれＮＰＮトランジスタＴｒ１と抵抗素子Ｒ３、ＮＰＮトランジスタＴｒ２と抵抗素子Ｒ４によって構成されるエミッタフォロア回路であり、エミッタを直流電源Ｖｃｃに接続したＰＮＰトランジスタ２個で構成されるカレントミラー回路ＣＭ１を備え、前記ＮＰＮトランジスタＴｒ１のコレクタと前記カレントミラー回路ＣＭ１の入力が接続され、前記ＮＰＮトランジスタＴｒ２のコレクタと前記カレントミラー回路ＣＭ１の出力が接続され、前記ＮＰＮトランジスタＴｒ１のエミッタと直流電源Ｖ６の間に抵抗素子Ｒ５が接続され、直流電源Ｖｃｃと基準電位間の間に抵抗素子Ｒ６、Ｒ７の直列回路が接続され、前記ＮＰＮトランジスタＴｒ２のコレクタと前記カレントミラー回路ＣＭ１の出力の接続点と、前記抵抗素子Ｒ６、Ｒ７の接続点が接続され、前記抵抗素子Ｒ６、Ｒ７の接続点の電圧が比較器３４に入力される構成となっていることを特徴とするものである。
【００９８】
次に、実施形態４との相違点を中心に、図２３を用いて本実施形態の動作を説明する。また、ここでは簡単のためトランジスタのベース−エミッタ間電圧ＶＢＥを無視して説明する。まず電源位相検出手段２０によって、図２３（ａ）に示すような電圧波形Ｖ１をトランジスタＴｒ１、Ｔｒ２のベースに入力する。これにより、トランジスタＴｒ１のエミッタ電圧はほぼ電圧Ｖ１となり、抵抗Ｒ３によって、図２３（ｂ）に示すように、電流Ｉ１（＝Ｖ１／Ｒ３）が得られ、カレントミラー回路ＣＭ１に入力される。ここで、図２２はカレントミラー回路ＣＭ１のミラー比は１：１の例を示している。一方、電圧Ｖ１が抵抗Ｒ４，Ｒ５によって直流電圧Ｖ６を分圧して得られる電圧が下記数式（数１）よりも低いとき、トランジスタＴｒ２はオフ状態のため、電流Ｉ２は流れず、図２３（ｃ）に示すように、下記数式（数２）で電流Ｉ２が流れ始める。このときの電流Ｉ２は、下記数式（数３）で表される。
【００９９】
【数１】

【０１００】
【数２】

【０１０１】
【数３】

【０１０２】
これより、カレントミラー回路ＣＭ１の出力電流Ｉ１から電流Ｉ２を差し引いたものが電流Ｉ３となり、図２３（ｄ）に示すように、実施形態４の図７（ｄ）と同様の電流Ｉ３が得られる。この電流Ｉ３を、直流電源Ｖｃｃを分圧する抵抗Ｒ６、Ｒ７の接続点に入力すると、電圧Ｖ３は下記数式（数４）のように表される。
【０１０３】
【数４】

【０１０４】
これより、電流Ｉ３に応じて電圧Ｖ３が変化することとなり、図２３（ｅ）に示すように、実施形態４の図７（ｅ）と同様の電圧Ｖ３が得られるものである。このことから、本実施形態の電源装置は、実施形態４と同様の効果を奏することがわかるものである。
【０１０５】
また、電圧Ｖ１の振幅、直流電圧Ｖ６、抵抗Ｒ４、Ｒ５の分圧比の少なくとも１つを変化させることで、デューティが極大値となる位相を変化させることが可能であり、抵抗素子Ｒ３、Ｒ４、カレントミラー回路のミラー比の少なくとも１つを変化させることにより、デューティの変化幅を変化させることが可能となる。
【０１０６】
さらに、図２２に示す回路構成の動作において、トランジスタのベース−エミッタ間電圧ＶＢＥを無視して説明したが、実際にはＶＢＥを含めて考える必要があり、ＶＢＥの温度特性により周囲温度変化でＶＢＥが変化し、脈流電圧位相に対するデューティの変化が温度によって変化してしまう。そこで、図２４に示すように、電圧Ｖ１を一旦ＰＮＰトランジスタＴｒ３で構成されるエミッタフォロア回路に入力し、トランジスタＴｒ３のエミッタ電圧をトランジスタＴｒ１、Ｔｒ２のベースに入力することにより、ＶＢＥを打ち消し、ＶＢＥによる温度特性の影響を抑制するといった回路構成としても良い。
【０１０７】
（実施形態１６）
図２５に実施形態１６の概略回路図、図２６に動作波形図を示す。本実施形態の電源装置の構成は、実施形態４において、電源電圧の大きさに応じた直流電圧を出力する電源電圧検出手段２１を備え、直流電圧Ｖ１０は前記電源電圧検出手段の出力電圧であることを特徴とするものである。
【０１０８】
実施形態４との相違点について、図２６を用いて説明する。図２６の実線は電源電圧が大きい場合、破線は電源電圧が小さい場合の波形を示す。実施例４と同様に、電圧Ｖ１から直流電圧Ｖ１０を差し引き、ダイオードを介してＶ／Ｉ変換器３１に入力することによってＶ／Ｉ変換器３１に図２６（ｂ）に示すような電圧Ｖ２が入力されるが、ここで、直流電圧Ｖ１０が電源電圧と比例して変化した場合、図２６（ａ）に示すように、電圧Ｖ１と電圧Ｖ１０の大小関係が反転する位相は、電源電圧が変化しても変わらない。すなわち、直流電圧Ｖ１０を電源電圧と比例して動作させることにより、電源電圧が変動してもデューティが極大値となる位相を変化させないように設定することが可能となる。本実施形態では、その一例として、図２５に示すように、全波整流後の電源電圧を分圧した後、コンデンサなどで平滑して電源電圧に比例した略直流電圧Ｖ１０を出力する構成を示している。
【０１０９】
（実施形態１７）
図２７に実施形態１７の動作波形図を示す。本実施形態は、上述の実施形態において、脈流電圧の位相に応じたデューティもしくは周波数の変化が不連続となる位相の前後で、デューティもしくは周波数を一定の値とする期間を設けたことを特徴とするものである。
【０１１０】
図２７に示すように、不連続となる位相とは、脈流電圧のゼロクロス点にあたる位相、もしくは、デューティが極大値となる位相を表している。これは、脈流電圧の変化に比べて極短時間でデューティの増減が反転する場合、制御回路の動作安定性や、またその結果として現れる主回路動作の安定性に影響を及ぼす可能性がある。そこで、本実施形態では、上述の位相において、ある期間デューティを一定にして動作させることで、回路動作の誤動作などを防止する。
【０１１１】
また、実施形態１２において、記憶手段１６に記憶されるデータ数を（Ｎ−１）個とし、電源位相検出手段２０により、例えば交流電源ＡＣのゼロクロス点を検出し、電源位相検出手段２０からの検出信号が入ると略同時に、記憶手段１６に記憶されるデータからデューティの演算を行ない、デューティを（脈流電圧一周期）／Ｎ毎に更新するような構成としたとき、電源位相検出手段２０より検出される位相に、実際の回路では、検出される毎に若干のずれが生じることが予想される。脈流電圧一周期のデューティ演算が終了した時点のデューティの値と、次の一周期の演算を開始した最初のデューティの値に、大きく差が生じる可能性がある。そこで、本実施形態のように、このような位相の前後において、ある期間デューティを一定にすることにより、脈流電圧一周期のデューティ演算の境目において、デューティに差を生じることを防止することも可能である。
【０１１２】
また、本実施形態とは別に、デューティの動作範囲を決定するデューティの最大値、最小値を設けてもよい。これは、例えば、実施形態４などにおいて、電源電圧の瞬時降下、瞬時停電や、過電圧が入力されたときに、設定されるデューティが不安全動作に入るような値となることを防止するためのものである。本実施形態では、デューティにて説明したが、周波数でも同様である。
【０１１３】
（実施形態１８）
図２８に実施形態１８の概略回路図、図２９に動作波形図を示す。本実施形態の電源装置の構成は、実施形態４において、平滑コンデンサの電圧を検出する電圧検出手段２２を備え、電圧検出手段２２の出力電圧を電流に変換するＶ／Ｉ変換器５０と、Ｖ／Ｉ変換器３０の出力電流からＶ／Ｉ変換器３１の出力電流及び前記Ｖ／Ｉ変換器５０の出力電流を減算した電流を電圧に変換するＩ／Ｖ変換器３２を備えたことを特徴とするものである。
【０１１４】
実施形態４との相違点について、図２９を用いて説明する。従来例において、平滑コンデンサＣ１０は有限の容量であるため、図２９（ｂ）に示すように、平滑コンデンサＣ１０の電圧Ｖｄｃは商用周波数の２倍の周波数のリップル電圧を持ち、これにより電圧ＶＴ１１にもリップル電圧の影響が現れることを述べた。そこで本実施形態では、電圧検出手段２２により平滑コンデンサの電圧を検出し、この電圧をＶ／Ｉ変換器５０によって電流に変換することで、図２９（ｃ）に示すように、電流Ｉ４を得る。この電流Ｉ４を、実施形態４における電流Ｉ３から差し引くことにより、図２９（ｄ）に示すような電流Ｉ３’を得る。ここでＩ３’＝Ｉ３−Ｉ４＝Ｉ１−Ｉ２−Ｉ４で表される。電流Ｉ３’をＩ／Ｖ変換器３２に入力して電圧に変換した後、直流電圧Ｖ１０’と加算して、図２９（ｄ）に示すような電圧Ｖ３を得る。このように、脈流電圧の谷部と山部の間の位相において、平滑コンデンサの電圧の平均値以下の期間にデューティをより増加させることで、トランスＴ１１の１次巻線ｎ１１の電圧ＶＴ１１の高周波一周期あたりの実効値を増加させ、平滑コンデンサの電圧の平均値以上の期間のデューティの増加を抑えることで、トランスＴ１１の１次巻線ｎ１１の電圧ＶＴ１１の高周波一周期あたりの実効値を増加を抑える。この結果、トランスＴ１１の１次巻線ｎ１１の電圧ＶＴ１１をより略一定の高周波電圧とすることで、２次側の負荷回路１１に流れる電流ＩＦＬの波高率をさらに低減することが可能となる。
【０１１５】
また、周囲温度などによる負荷インピーダンスの変動によって、負荷の消費電流、電力が変化した場合、それに応じて平滑コンデンサの電圧も変化する。本実施形態では、平滑コンデンサ電圧に応じたデューティ制御を含むので、このような負荷インピーダンスの変動に対して負荷の消費電流の変動を抑えることに対応可能である。
【０１１６】
（実施形態１９）
図３０に実施形態１９の概略回路図を示す。本実施形態の電源装置の構成は、実施形態１５において、実施形態１８の回路構成を組合せたものであり、Ｖ／Ｉ変換器５０は、ＮＰＮトランジスタＴｒ４と抵抗素子Ｒ９によって構成されるエミッタフォロア回路であり、前記ＮＰＮトランジスタＴｒ４のコレクタが抵抗素子Ｒ６、Ｒ７の接続点に接続された構成となるものである。
【０１１７】
本実施形態の動作を図３０を用いて説明する。平滑コンデンサの電圧を抵抗素子Ｒ２１、Ｒ２２で分圧した電圧Ｖ７を、トランジスタＴｒ４のベースに入力する。トランジスタＴｒ４のエミッタ電圧はほぼ電圧Ｖ７となり、抵抗Ｒ９によって電流Ｉ４（＝Ｖ７／Ｒ９）に変換される。この電流Ｉ４を、実施例１５における電流Ｉ３から差し引くことで、実施形態１８と同様の電流Ｉ３’が得られる。その他の動作は上述の実施形態と同様であり、同様の効果を奏する。
【０１１８】
（実施形態２０）
図３１に実施形態２０の概略回路図を示す。本実施形態は、実施形態１４において、平滑コンデンサの電圧を検出する電圧検出手段２２を備え、電圧検出手段２２の出力電圧をデジタル出力に変換するＡ／Ｄ変換器４１と、Ａ／Ｄ変換器４０及び前記Ａ／Ｄ変換器４１のデジタル出力を用いてデューティを演算するデューティ演算手段１５ａを備えたことを特徴とするものである。
【０１１９】
本実施形態は、実施形態１４に加えて、平滑コンデンサ電圧検出手段２２の出力電圧のリップル成分によって変化させるデューティ成分Δｄ２を演算し、これによって、基準デューティｄ０、デューティ成分Δｄ１、Δｄ２を全て加算して、動作デューティを設定する。デューティ成分Δｄ２と電圧検出手段２２の出力電圧Ｖ７との関係は、図３２に示すように、平滑コンデンサの電圧が上昇したときにデューティが小さくなる方向に、平滑コンデンサの電圧が低下したときにデューティが大きくなる方向に変化するように設定される。デューティ成分Δｄ２の演算は、記憶手段１６に、それぞれの出力設定信号に対して、図３２に示すようなＶ７とΔｄ２の関係を決定する設定値を予め記憶しておき、それぞれ出力設定信号に対応する設定値を記憶手段１６から読み取って行なう。その他の基本的な動作は、実施形態１４と同様である。また、平滑コンデンサのリップル成分を含めたデューティ制御も可能であり、実施形態１８と同様の効果を奏する。
【０１２０】
（実施形態２１）
図３３に実施形態２１の動作説明図を示す。本実施形態の回路構成は、実施形態２０と同様であり、実施形態２０において、Ａ／Ｄ変換器４０のデータ読み込み時間の間隔に比べ、Ａ／Ｄ変換器４１のデータ読み込み時間の間隔が非常に長いことを特徴とするものである。
【０１２１】
実施形態２０において、デューティを決定するためには、基準デューティ、デューティ成分Δｄ１、Δｄ２を各々演算した後、これらを加算して行なう。ここで、デューティ成分Δｄ１は、脈流電圧の位相に応じて変化するものであり、脈流一周期に比べて非常に短いことが望まれる。Δｄ１の更新周期をＴａ、脈流電圧の周期をＴ、スイッチング素子の駆動パルスの周期をＴｈｆとすると、Ｔｈｆ≦Ｔａ＜＜Ｔで設定する。ここで、マイクロコンピュータなどを用いて基準デューティ、デューティ成分Δｄ１、Δｄ２の演算を行なう場合、Ａ／Ｄ変換器４０、Ａ／Ｄ変換器４１によるデータの読み込み、かつすべての演算を、周期Ｔａ内に終了させてデューティを更新するためには、高速で動作する、高価なマイクロコンピュータが必要となる。そこで本実施形態は、脈流電圧と同等以上の長い時間で変化する平滑コンデンサの電圧に応じて変化するデューティ成分Δｄ２の更新周期を、デューティ成分Δｄ１の更新周期よりも非常に長くし、デューティ成分Δｄ２は更新されるまで前回の値を保持して、基準デューティ、デューティ成分Δｄ１、Δｄ２の加算を行なうことで、デューティ成分Δｄ２の演算回数を減らすものである。デューティ成分Δｄ２の更新周期をＴｂとすると、Ｔａ＜＜Ｔｂと表される。これにより、本実施形態では、比較的安価なマイクロコンピュータの使用が可能となるものである。
【０１２２】
（実施形態２２）
図３４に実施形態２２の概略回路図を示す。本実施形態は、実施形態１において、平滑コンデンサの電圧を検出する電圧検出手段２２を備え、前記電圧検出手段２２の出力を周波数設定手段１２ｂに入力して、平滑コンデンサの電圧に応じてスイッチング素子の駆動周波数を変化させるよう設定したことを特徴とするものである。
【０１２３】
また、他の実施形態として、実施形態２において、平滑コンデンサの電圧を検出する電圧検出手段２２を備え、前記電圧検出手段２２の出力をデューティ設定手段１２ａに入力して、平滑コンデンサの電圧に応じてスイッチング素子のデューティを変化させるよう設定したものも上げられる。
【０１２４】
（実施形態２３）
図３５に実施形態２３の概略回路図を示す。本実施形態は、実施形態１もしくは実施形態２において、負荷出力電圧を検出する電圧検出手段２３を備え、前記電圧検出手段２３の出力をデューティもしくは周波数設定手段に入力して、負荷出力電圧に応じてスイッチング素子のデューティもしくは駆動周波数を変化させるよう設定したことを特徴とするものである。
【０１２５】
本実施形態は、上述の実施形態の予め設定されるデューティ、周波数を基準として、そこから負荷出力電圧の変動分をフィードバックして、デューティ、周波数を補正するものであり、上述の実施形態の効果に加え、負荷電圧の変動を抑えることで負荷電流の変動を抑制する効果もある。
【０１２６】
（実施形態２４）
図３６に実施形態２４の概略回路図を示す。本実施形態は、実施形態１もしくは実施形態２において、負荷電流を検出する電流検出手段２４を備え、前記電流検出手段２４の出力をデューティもしくは周波数設定手段に入力して、負荷電流に応じてスイッチング素子のデューティもしくは駆動周波数を変化させるよう設定したことを特徴とするものである。
【０１２７】
本実施形態は、上述の実施形態の予め設定されるデューティ、周波数を基準として、そこから負荷電流の変動分をフィードバックして、デューティ、周波数を補正するものであり、上述の実施形態の効果に加え、負荷電流の変動を抑制する効果もある。
【０１２８】
（実施形態２５）
図３７に実施形態２５の概略回路図を示す。本実施形態は、実施形態１もしくは実施形態２において、負荷回路１１と直列に直流カット用コンデンサＣ３０が挿入され、前記直流カット用コンデンサＣ３０の電圧を検出する電圧検出手段２５を備え、前記電圧検出手段２５の出力をデューティもしくは周波数設定手段に入力して、前記直流カット用コンデンサに応じてスイッチング素子のデューティもしくは駆動周波数を変化させるよう設定したことを特徴とするものである。
【０１２９】
本実施形態の直流カット用コンデンサの電圧の直流成分は、負荷が整流要素を持つような異常状態にならない限り、略０Ｖに近い値である。しかしながら、高周波的な振動電圧を含み、この振動電圧は共振回路電流によって決まる。すなわち、この直流カット用コンデンサの電圧の包絡線は共振電流の包絡線と同様のものになる。ゆえに、本実施形態も同様に、上述の実施形態の予め設定されるデューティ、周波数を基準として、そこから直流カット用コンデンサの変動分をフィードバックして、デューティ、周波数を補正することで、上述の実施形態の効果に加え、負荷電流の変動を抑制する効果がある。
【０１３０】
この直流カット用コンデンサの容量を大きくすることによって、振動電圧を低くすることができるので、電圧検出手段２５は比較的低耐圧の部品によって回路を構成することが可能となる。
【０１３１】
また、負荷が整流要素を持つような異常状態になると、直流カット用コンデンサＣ３０の電圧の直流成分が変化するので、このような異常状態を検出する手段と、電圧検出手段２５とを兼用するようにしても良い。
【０１３２】
本実施形態の回路構成において、負荷回路１１に直列に直流カット用コンデンサＣ３０が挿入されたものとなっているが、上述の実施形態の回路構成も同様に、この直流カット用コンデンサが含まれる構成となっても良いことはいうまでもないものである。
【０１３３】
（実施形態２６）
図３８に実施形態２６の概略回路図、図３９に他の構成の一例を示す。本実施形態は、実施形態１もしくは実施形態２において、リーケージトランスＴ１１を、リーケージインダクタンス成分にあたるインダクタＬ１と、１次巻線ｎ２１と２次巻線ｎ２２を有するトランスＴ２１に分けて構成され、前記インダクタＬ１の両端電圧を検出する電圧検出手段２６を備え、前記電圧検出手段２６の出力をデューティもしくは周波数設定手段に入力して、前記インダクタＬ１の両端電圧に応じてスイッチング素子のデューティもしくは駆動周波数を変化させるよう設定したことを特徴とするものである。
【０１３４】
本実施形態も同様に、上述の実施形態の予め設定されるデューティ、周波数を基準として、そこからインダクタＬ１の両端電圧の変動分をフィードバックして、デューティ、周波数を補正するものであり、上述の実施形態の効果に加え、負荷電流の変動を抑制する効果もある。
【０１３５】
また、図３９に示すように、インダクタＬ１に２次巻線を設け、この２次巻線電圧を電圧検出手段２６で検出するような構成を用いても良い。
【０１３６】
本実施形態の回路構成において、リーケージトランスＴ１１を、リーケージインダクタンス成分にあたるインダクタＬ１と、１次巻線ｎ２１と２次巻線ｎ２２を有するトランスＴ２１に分けて構成されたものとなっているが、上述の実施形態の回路構成も同様に、このような構成となっても良いことはいうまでもないものである。
【０１３７】
（実施形態２７）
図４０に実施形態２７の概略回路図、図４１に他の構成の一例を示す。本実施形態は、実施形態１もしくは実施形態２において、トランスＴ１１の１次巻線ｎ１１の両端電圧を検出する電圧検出手段２７を備え、前記電圧検出手段２７の出力をデューティもしくは周波数設定手段に入力して、前記トランスＴ１１の１次巻線ｎ１１の両端電圧に応じてスイッチング素子のデューティもしくは駆動周波数を変化させるよう設定したことを特徴とするものである。
【０１３８】
本実施形態も同様に、上述の実施形態の予め設定されるデューティ、周波数を基準として、そこからトランスＴ１１の１次巻線ｎ１１の両端電圧の変動分をフィードバックして、デューティ、周波数を補正するものであり、上述の実施形態の効果に加え、負荷電流の変動を抑制する効果もある。
【０１３９】
また、図４１に示すように、リーケージトランスＴ１１を、リーケージインダクタンス成分にあたるインダクタＬ１と、１次巻線ｎ２１と２次巻線ｎ２２を有するトランスＴ２１に分け、トランスＴ２１に３次巻線ｎ２３を設け、この３次巻線電圧を電圧検出手段２７で検出するような構成を用いても良いものである。
【０１４０】
以上のように本発明の電源装置における実施形態について説明したが、上述の実施形態の概略回路図には、交流電源ＡＣと全波整流器ＤＢの間に挿入されるフィルタ回路が省略されて描かれている。実際は、図４２に示すように、交流電源ＡＣと全波整流器ＤＢの間にフィルタ回路を挿入し、入力電流の高周波成分をフィルタリングして、略正弦波状の入力電流とし、高調波成分を抑制するものである。
【０１４１】
【発明の効果】
本発明の請求項１に係る電源装置によると、入力電流高調波を抑制しつつ、かつ安価で、負荷出力電流の波高率を更に低減でき、脈流電圧の全周期においてスイッチング素子のゼロ電圧スイッチング動作を確実に行なうことにより、スイッチング素子のストレスもしくはノイズの増加を防止することができるものである。
【０１４２】
本発明の請求項２に係る電源装置によると、請求項１記載の場合に加えて、負荷出力電流の変化範囲すべての領域で上述した効果が得られるものである。
【０１４３】
本発明の請求項３に係る電源装置によると、請求項１または請求項２記載の場合に加えて、負荷出力電流の変化範囲すべての領域で上述した効果が得られるものである。
【０１４４】
本発明の請求項４に係る電源装置によると、請求項１ないし請求項３いずれか記載の場合に加えて、入力電流高調波を抑制しつつ、かつ安価で、負荷出力電流の波高率を更に低減でき、脈流電圧の全周期においてスイッチング素子のゼロ電圧スイッチング動作を確実に行なうことにより、スイッチング素子のストレスもしくはノイズの増加をより一層確実に防止することができるものである。
【０１４５】
本発明の請求項５に係る電源装置によると、請求項４記載の場合に加えて、入力電流高調波を抑制しつつ、かつ安価で、負荷出力電流の波高率を更に低減でき、脈流電圧の全周期においてスイッチング素子のゼロ電圧スイッチング動作を確実に行なうことにより、スイッチング素子のストレスもしくはノイズの増加をより一層確実に防止することができるものである。
【０１４６】
本発明の請求項６に係る電源装置によると、請求項３ないし請求項５いずれか記載の場合に加えて、電源電圧が変動した場合においても、上述した効果が得られるものである。
【０１４７】
本発明の請求項７に係る電源装置によると、請求項１ないし請求項３いずれか記載の場合に加えて、負荷出力電流の変化範囲すべての領域で上述した効果が得られるものである。
【０１４８】
本発明の請求項８に係る電源装置によると、請求項１記載の場合に加えて、さらに負荷出力電流の波高率を低減でき、かつ負荷インピーダンスの変動によっても負荷電流などの変動を抑制できるものである。
【０１４９】
本発明の請求項９に係る電源装置によると、請求項５または請求項８記載の場合に加えて、さらに負荷出力電流の波高率を低減でき、かつ負荷インピーダンスの変動によっても負荷電流などの変動を抑制できるものである。
【０１５０】
本発明の請求項１０に係る電源装置によると、請求項７または請求項８記載の場合に加えて、比較的安価なマイクロコンピュータを用いて実施することができるものである。
【０１５１】
本発明の請求項１１に係る電源装置によると、請求項１記載の場合に加えて、さらに負荷出力電流の波高率を低減でき、かつ負荷インピーダンスの変動によっても負荷電流などの変動を抑制できるものである。
【図面の簡単な説明】
【図１】本発明の電源装置に係る実施形態１の概略回路図である。
【図２】本発明の電源装置に係る実施形態１の動作波形図である。
【図３】本発明の電源装置に係る実施形態２の概略回路図である。
【図４】本発明の電源装置に係る実施形態２の動作波形図である。
【図５】本発明の電源装置に係る実施形態３の概略回路図である。
【図６】本発明の電源装置に係る実施形態４の概略回路図である。
【図７】本発明の電源装置に係る実施形態４の動作波形図である。
【図８】本発明の電源装置に係る実施形態４の動作説明図である。
【図９】本発明の電源装置に係る実施形態５の概略回路図である。
【図１０】本発明の電源装置に係る実施形態６の概略回路図である。
【図１１】本発明の電源装置に係る実施形態６の動作説明図である。
【図１２】本発明の電源装置に係る実施形態６の動作説明図である。
【図１３】本発明の電源装置に係る実施形態７の概略回路図である。
【図１４】本発明の電源装置に係る実施形態８の動作波形図である。
【図１５】本発明の電源装置に係る実施形態９の動作波形図である。
【図１６】本発明の電源装置に係る実施形態１０の動作波形図である。
【図１７】本発明の電源装置に係る実施形態１１の動作波形図である。
【図１８】本発明の電源装置に係る実施形態１２の概略回路図である。
【図１９】本発明の電源装置に係る実施形態１２の動作波形図である。
【図２０】本発明の電源装置に係る実施形態１３の概略回路図である。
【図２１】本発明の電源装置に係る実施形態１４の概略回路図である。
【図２２】本発明の電源装置に係る実施形態１５の概略回路図である。
【図２３】本発明の電源装置に係る実施形態１５の動作波形図である。
【図２４】本発明の電源装置に係る実施形態１５の他の回路構成図である。
【図２５】本発明の電源装置に係る実施形態１６の概略回路図である。
【図２６】本発明の電源装置に係る実施形態１６の動作波形図である。
【図２７】本発明の電源装置に係る実施形態１７の動作波形図である。
【図２８】本発明の電源装置に係る実施形態１８の概略回路図である。
【図２９】本発明の電源装置に係る実施形態１８の動作波形図である。
【図３０】本発明の電源装置に係る実施形態１９の概略回路図である。
【図３１】本発明の電源装置に係る実施形態２０の概略回路図である。
【図３２】本発明の電源装置に係る実施形態２０の動作説明図である。
【図３３】本発明の電源装置に係る実施形態２１の動作説明図である。
【図３４】本発明の電源装置に係る実施形態２２の概略回路図である。
【図３５】本発明の電源装置に係る実施形態２３の概略回路図である。
【図３６】本発明の電源装置に係る実施形態２４の概略回路図である。
【図３７】本発明の電源装置に係る実施形態２５の概略回路図である。
【図３８】本発明の電源装置に係る実施形態２６の概略回路図である。
【図３９】本発明の電源装置に係る実施形態２６の他の回路構成図である。
【図４０】本発明の電源装置に係る実施形態２７の概略回路図である。
【図４１】本発明の電源装置に係る実施形態２７の他の回路構成図である。
【図４２】本発明の電源装置に係る各実施形態の中で補足の回路構成図である。
【図４３】従来例１の電源装置に係る概略回路図である。
【図４４】従来例１の電源装置に係る動作説明図である。
【図４５】従来例１の電源装置に係る動作説明図である。
【図４６】従来例１の電源装置に係る動作説明図である。
【図４７】従来例２の電源装置に係る概略回路図である。
【図４８】従来例２の電源装置に係る動作波形図である。
【図４９】従来例３の電源装置に係る概略回路図である。
【図５０】従来例３の電源装置に係る動作説明図である。
【図５１】従来例３の電源装置に係る動作説明図である。
【符号の説明】
２０　電源位相検出手段
ＡＣ　交流電源
Ｑ１　スイッチング素子
Ｑ２　スイッチング素子

Claims

交流電源の交流電力を直流電力に整流する整流器と、前記整流器の一方の出力端子と順方向に一端が接続される第１ダイオードと、前記第１ダイオードの他端と前記整流器の他方の出力端子との間に接続される平滑コンデンサと、前記第１ダイオードの他端と順方向に一端が接続される第２ダイオードと、前記第２ダイオードの他端と前記整流器の他方の出力端子との間に直列接続される少なくとも一対のスイッチング素子と、前記一対のスイッチング素子の接続点と前記整流器の一方の出力端子との間に接続される１次巻線を有するとともに負荷回路と接続される２次巻線を有するトランスと、前記整流器の一方の出力端子と第１ダイオードとの接続点と、前記平滑コンデンサのどちらか一方の端子と、に接続される第１コンデンサと、前記第２ダイオードの他端と前記一対のスイッチング素子との接続点と、前記平滑コンデンサのどちらか一方の端子と、に接続される第２コンデンサと、前記一対のスイッチング素子に対して、スイッチング周波数およびオンデューティ比の少なくとも一方を変更可能にオン／オフ制御を行う制御手段とを備える電源装置において、
前記交流電源の位相を検出し、その出力が前記制御手段に入力される電源位相検出手段を備え、前記一対のスイッチング素子のスイッチング周波数およびオンデューティ比の少なくとも一方が、前記交流電源の電圧のゼロクロス点とピーク点の間の位相において、スイッチング周波数の場合は極小値をオンデューティ比の場合は極大値を持つように設定されて制御されるものであることを特徴とする電源装置。
前記一対のスイッチング素子のスイッチング周波数およびオンデューティ比の少なくとも一方の極値となる位相が、前記負荷回路に含まれる負荷の出力値毎に設定されて制御されるものであることを特徴とする請求項１記載の電源装置。
前記電源位相検出手段は、前記交流電源の電圧を全波整流した脈流電圧を分圧して出力するものであり、第１の直流電源を備え、前記電源位相検出手段の出力電圧が、前記第１の直流電源の電圧と略等しくなる脈流電圧の位相において、前記一対のスイッチング素子のスイッチング周波数およびオンデューティ比の少なくとも一方の増減が反転するよう制御され、前記負荷回路に含まれる負荷の出力値に応じて前記電源位相検出手段の分圧比を変化させることを特徴とする請求項１または請求項２記載の電源装置。
前記制御手段は、三角波発生器を備え、前記電源位相検出手段の出力が入力される第１の電圧／電流変換器を備え、前記第１の直流電源と、前記電源位相検出手段の出力から前記第１の直流電源の電圧を減算する第１の減算器と、前記減算器の出力に整流素子を介して入力される第２の電圧／電流変換器を備え、前記第１の電圧／電流変換器の出力と前記第２の電圧／電流変換器の出力を減算する第２の減算器と、前記第２の減算器の出力が入力される電流／電圧変換器を備え、第２の直流電源と、前記電流／電圧変換器の出力と前記第２の直流電源の電圧を加算する第１の加算器を備え、前記第１の加算器の出力と前記三角波発生器の出力とを比較する比較器と、前記比較器の出力が入力されて前記一対のスイッチング素子を駆動するスイッチング素子駆動手段を備えることを特徴とする請求項１ないし請求項３いずれか記載の電源装置。
前記第１の電圧／電流変換器及び第２の電圧／電流変換器は、第１のトランジスタとそのエミッタに接続される第１の抵抗素子及び第２のトランジスタとそのエミッタに接続される第２の抵抗素子で構成されるエミッタフォロア回路であり、前記第１の直流電源は、ある任意の直流電源と前記第２のトランジスタのエミッタに接続される第３の抵抗素子と前記第２の抵抗素子で構成され、前記第１の減算器と前記整流素子は、前記第２のトランジスタと前記第２、第３の抵抗素子で構成され、前記第２の減算器は、カレントミラー回路を備え、前記第１もしくは第２のトランジスタの一方のコレクタが前記カレントミラー回路の入力側コレクタに、他方のコレクタが前記カレントミラー回路の出力側コレクタに接続されて構成され、前記電流／電圧変換器、第２の直流電源及び第１の加算器は、ある任意の直流電源を分圧する第４、第５の抵抗素子の直列回路を備え、前記カレントミラー回路の出力側コレクタと前記第４、第５の抵抗素子の接続点とを接続して構成されることを特徴とする請求項４記載の電源装置。
前記第１の直流電源は、前記交流電源の電圧の実効値に応じた直流電圧を出力する第１の電圧検出手段であることを特徴とする請求項３ないし請求項５いずれか記載の電源装置。
前記制御手段は、前記電源位相検出手段の出力が入力される第１のＡ／Ｄ変換器を備え、前記負荷回路に含まれる負荷の出力値毎に設定されるスイッチング周波数およびオンデューティ比の少なくとも一方の設定値を記憶する記憶手段を備え、前記第１のＡ／Ｄ変換器の出力と前記記憶手段の設定値によりスイッチング周波数およびオンデューティ比の少なくとも一方を演算する演算手段を備え、前記演算手段の結果を受けて信号を出力する発振器と、前記発振器の出力が入力されて前記一対のスイッチング素子を駆動するスイッチング素子駆動手段を備えることを特徴とする請求項１ないし請求項３いずれか記載の電源装置。
前記平滑コンデンサの電圧を検出し、その出力が前記制御手段に入力される第２の電圧検出手段を備え、前記第２の電圧検出手段の出力に応じて前記一対のスイッチング素子のスイッチング周波数およびオンデューティ比の少なくとも一方が制御されることを特徴とする請求項１記載の電源装置。
前記第２の電圧検出手段の出力が入力される第３の電圧／電流変換器を備え、前記第３の電圧／電流変換器は第３のトランジスタとそのエミッタに接続される第６の抵抗素子で構成されるエミッタフォロア回路であり、前記第３のトランジスタのコレクタが前記第２のトランジスタのコレクタに接続されることを特徴とする請求項５または請求項８記載の電源装置。
前記制御手段は、前記第２の電圧検出手段の出力が入力される第２のＡ／Ｄ変換器を備え、前記第１のＡ／Ｄ変換器の出力と、前記第２のＡ／Ｄ変換器の出力と、前記記憶手段の設定値によりスイッチング周波数およびオンデューティ比の少なくとも一方を演算する演算手段を備え、前記第２のＡ／Ｄ変換器のデータ読み取り周期が、前記第１のＡ／Ｄ変換器のデータ読み取り周期に比べて非常に長いものであることを特徴とする請求項７または請求項８記載の電源装置。
前記負荷回路に含まれる負荷の両端電圧及び負荷電流、及び負荷回路に含まれて構成される共振回路のインダクタの両端電圧、及び負荷回路に含まれて構成される前記トランスの２次側回路の直流カット用コンデンサの両端電圧、及び前記トランスの１次巻線印加電圧及び２次巻線印加電圧のうち、少なくとも１つを検出し、その出力が前記制御手段に入力される検出手段を備え、前記検出手段の出力に応じて前記一対のスイッチング素子のスイッチング周波数およびオンデューティ比の少なくとも一方が制御されることを特徴とする請求項１記載の電源装置。