JP2004109117A

JP2004109117A - 半導体テストシステム及びこのシステムのテスト方法

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Publication number: JP2004109117A
Application number: JP2003293351A
Authority: JP
Inventors: Kohan Kim; 金洪範; Ho-Jin Park; 朴浩▲進▼; Seikan In; 印星煥; Kaichi Kim; 金夏一
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-08-29
Filing date: 2003-08-14
Publication date: 2004-04-08
Anticipated expiration: 2023-08-14
Also published as: EP1394560A2; EP1394560A3; KR20040020143A; US6888366B2; KR100487946B1; DE60322001D1; US20040041579A1; JP4249567B2; EP1394560B1

Abstract

【課題】半導体テストシステムのテスターのデータ入出力ピンの数よりもテストすべき半導体チップのデータ入出力パッド（または、ピン）の数が多い場合にもテストが可能な半導体テストシステム及びテスト方法を提供する。
【解決手段】本発明の半導体テストシステムは複数個のデータ入出力ピンを備えて、複数個のデータ入出力ピンを通じてデータを入出力するテスター、テスターによってテストされる複数個の半導体チップ、及び、リード動作時に複数個の半導体チップ各々から出力されるデータを順次的にテスターに出力し、ライト動作時にテスターから入力されるデータを同時に複数個のチップに同時に印加する制御回路で構成されている。したがって、テスターのデータ入出力ピンの数に制限されることなく多数の半導体チップを同時にテストすることが可能である。
【選択図】　図２

Description

　本発明は半導体テストシステムに係り、特に並列でテストできる半導体チップの数を増加する半導体テストシステム及びこのシステムのテスト方法に関する。

　従来の半導体テストシステムは、テスター、プローブカード（ｐｒｏｂｅ　ｃａｒｄ）、及びテストされる半導体チップで構成される。

　従来の半導体テストシステムは、並列でテストできる半導体チップの数が制限されていた。例えば、従来の半導体テストシステムのテスターの入出力ピンの数が６４個であるとすると、入出力ピンの数が８個の半導体チップを８個しか並列でテストできなかった。

　図１は、従来の半導体テストシステムの概略的なブロック図であって、テスター１０、半導体チップ１２−１〜１２−ｎ、及びプローブカード１４で構成されている。

　図１において、Ｉ／Ｏ１１〜１ｋ、Ｉ／Ｏ２１〜２ｋ、．．．、Ｉ／Ｏｎ１〜ｎｋはテスター１０のデータ入出力ピン（図示せず）と半導体チップ１２−１〜１２−ｎそれぞれのデータ入出力パッド（または、ピン）との間を連結するデータ入出力ラインを示し、ＡＤＤ、ＣＯＭはテスター１０のアドレス及び命令語入力ピン（図示せず）と半導体チップ１２−１〜１２−ｎのアドレス及び命令語入力パッド（または、ピン）（図示せず）とを連結するアドレス及び命令語入力ラインを示し、ＰＯＷＥＲはテスター１０の電源印加ピン（図示せず）と半導体チップ１２−１〜１２−ｎの電源入力パッド（または、ピン）（図示せず）とを連結する電源印加ラインを示している。

　テスター１０は、データ入出力ライン（Ｉ／Ｏ１１〜１ｋ）〜（Ｉ／Ｏｎ１〜ｎｋ）を通じてｋ個のデータ入出力パッド（または、ピン）を備えた半導体チップ１２−１〜１２−ｎとの間でデータを入／出力して、アドレス及び命令語出力ラインＡＤＤ、ＣＯＭを通じて半導体チップ１２−１〜１２−ｎにアドレス及び命令語を出力して、電源印加ラインＰＯＷＥＲを通して電源を印加する。ここで、プローブカード１４を通してテスター１０と半導体チップ１２−１〜１２−ｎとの間でデータが伝送されて、アドレス、命令語、及び電源が印加される。ウエーハテストの場合にはデータ入出力パッドに連結して、パッケージテストの場合にはデータ入出力ピンに連結される。

　テスター１０から出力されるアドレスラインＡＤＤ、命令語出力ラインＣＯＭ、及び電源印加ラインＰＯＷＥＲは、半導体チップ１２−１〜１２−ｎに共通に印加されても構わない。この場合、テスター１０からアドレスラインＡＤＤ、命令語出力ラインＣＯＭ、及び電源印加ラインＰＯＷＥＲに信号又は電圧を出力して、これらの信号ラインをそれぞれｎ個に分けて構成して、プローブカード１４を通してｎ個の半導体チップ１２−１〜１２−ｎ各々に印加されるように構成すればよい。

　しかし、テスター１０のｎグループのデータ入出力ライン（Ｉ／Ｏ１１〜Ｉ／Ｏ１ｋ）〜（Ｉ／Ｏｎ１〜Ｉ／Ｏｎｋ）は、ｎ個の半導体チップ１２−１〜１２−ｎに共通に印加されることができず、ｎ個の半導体チップ１２−１〜１２−ｎ各々に個別に印加されなければならない。その理由は、ライトされるデータは同一であるが、リードされるデータが違う場合があるからである。

　したがって、従来の半導体テストシステムは、データ入出力ラインを共用することができないためにｎ個の半導体チップ１２−１〜１２−ｎそれぞれのデータ入出力パッドまたはピン）の数がｋ個である場合にｎ×ｋ個のデータ入出力ラインを通じてデータを入力／出力しなければならない。したがって、テストされる半導体チップの数が半導体テストシステムのテスターのデータ入出力ピンの数によって制限される。

　本発明の目的は、半導体テストシステムのテスターのデータ入出力ピンの数よりもテストすべき半導体チップのデータ入出力パッド（または、ピン）の数が多い場合にもテストを実行可能な半導体テストシステムを提供することにある。

　本発明の他の目的は、前記目的を達成するための半導体テストシステムのテスト方法を提供することにある。

　前記目的を達成するための本発明の半導体テストシステムの第１形態は、複数個のデータ入出力ピンを備え、前記複数個のデータ入出力ピンを通じてデータを入出力するテスター、前記テスターによってテストされる複数個の半導体チップ、及びリード動作時に前記複数個の半導体チップ各々から出力されるデータを順次的に前記テスターに出力して、ライト動作時に前記テスターから入力されるデータを同時に前記複数個のチップに印加する制御手段を備えることを特徴とする。

　前記目的を達成するための本発明の半導体テストシステムの第２形態は、各々ｋ個で構成されたｎグループのデータ入出力ピンを備え、前記データ入出力ピンを通じてデータを入出力するテスター、前記テスターによってテストされるｋ個のデータ入出力パッド（または、ピン）を各々備え、各々ｍ個で構成されたｎグループの半導体チップ、及びリード動作時に前記ｎグループそれぞれの最初の半導体チップより入力されるデータからｍ番目の半導体チップより入力されるデータまでを順次的に前記テスターに出力して、ライト動作時に前記テスターから出力されるｎ×ｋ個のデータを前記ｎグループの半導体チップに同時に印加する制御手段を備えることを特徴とする。

　前記制御手段は、前記テスターから入力されるクロック信号の上昇エッジに応答して第１クロック信号を発生し、また、前記クロック信号の下降エッジに応答して第２クロック信号を発生するクロック信号発生手段、前記テスターから入力される命令語を入力してリード命令及びライト命令を発生する制御信号発生手段、前記第２クロック信号に応答して前記リード命令を入力してｍ個のリード制御信号を順次的に発生するリード制御信号発生手段、前記ライト命令に応答してライト制御信号を発生するライト制御信号発生手段、前記ｍ個のリード制御信号各々に応答して前記ｎグループそれぞれの前記最初の半導体チップより出力されるデータからｍ番目の半導体チップより出力されるデータまでを順次的に前記テスターに出力するリードデータ制御手段、及び前記ライト制御信号に応答して前記テスターから入力されるデータを前記ｎグループの半導体チップに同時に出力するライトデータ制御手段を備えることを特徴とする。

　前記他の目的を達成するための本発明の半導体テストシステムのテスト方法は、各々ｋ個で構成されたｎグループのデータ入出力ピンを備え、前記データ入出力ピンを通じてデータを入出力するテスター、及び前記テスターによってテストされるｋ個のデータ入出力パッド（または、ピン）を各々備えて、各々ｍ個で構成されたｎグループの半導体チップを備えた半導体テストシステムのテスト方法において、リード動作時は、前記ｎグループそれぞれの最初の半導体チップより入力されるデータからｍ番目半導体チップより入力されるデータまでを順次的に前記テスターに出力して、ライト動作時は、前記テスターから出力されるｎｋ個のデータを前記ｎグループの半導体チップに同時に印加することを特徴とする。

　前記テスト方法は、前記テスターから入力されるクロック信号の上昇エッジに応答して第１クロック信号を発生し、前記クロック信号の下降エッジに応答して第２クロック信号を発生し、前記テスターから入力される命令語を入力してリード命令及びライト命令信号を発生するクロック信号及び制御信号発生段階、前記第２クロック信号に応答して前記リード命令を入力してｍ個のリード制御信号を順次的に発生して、前記ライト命令に応答してライト制御信号を発生するリード及びライト制御信号発生段階、及び、前記リード動作時は、前記ｍ個のリード制御信号各々に応答して前記ｎグループそれぞれの前記最初の半導体チップより出力されるデータからｍ番目の半導体チップより出力されるデータまでを順次的に前記テスターに出力して、前記ライト動作時は、前記ライト制御信号に応答して前記テスターから入力されるデータを前記ｎグループの半導体チップに同時に出力する段階を備えることを特徴とする。

　したがって、本発明の半導体テストシステム及びこのシステムのテスト方法は、テスターのデータ入出力ピンの数に制限されなくて多くの数の半導体チップを同時にテストすることが可能である。

　以下、添附した図面を参考しながら本発明の半導体テストシステム及びこのシステムのテスト方法の一実施形態を説明する。

　図２は、本発明を実施するための最良の形態と思われる半導体テストシステムのブロック図であって、テスター２０、制御回路２２、半導体チップ（２４−１１〜２４−２ｍ）〜（２４−ｎ１〜２４−ｎｍ）、及びプローブカード２６で構成されている。

　図２において、Ｉ／Ｏ１１〜Ｉ／Ｏ１ｋ、Ｉ／Ｏ２１〜Ｉ／Ｏ２ｋ、．．．、Ｉ／Ｏｎ１〜Ｉ／Ｏｎｋは、テスター２０のデータ入出力ピン（図示せず）と制御回路２２とを連結するデータ入出力ラインを示し、（Ｉ／Ｏ１１〜１ｋ）１〜ｍ、（Ｉ／Ｏ２１〜２ｋ）１〜ｍ、．．．、（Ｉ／Ｏｎ１〜ｎｋ）１〜ｍは、制御回路２２と半導体チップ（２４−１１〜２４−１ｍ）、（２４−２１〜２４−２ｍ）、．．．、（２４−ｎ１〜２４−ｎｍ）それぞれのデータ入出力パッド（または、ピン）との間を連結するデータ入出力ラインを示し、ＡＤＤ、ＣＯＭはテスター２０のアドレス及び命令語入力ピン（図示せず）と半導体チップ（２４−１１〜２４−１ｍ）、（２４−２１〜２４−２ｍ）、．．．、（２４−ｎ１〜２４−ｎｍ）のアドレス及び命令語入力パッド（または、ピン）（図示せず）または制御回路２２とを連結するアドレス及び命令語入力ラインを示し、ＰＯＷＥＲはテスター２０の電源印加ピン（図示せず）と半導体チップ（２４−１１〜２４−１ｍ）、（２４−２１〜２４−２ｍ）、．．．、（２４−ｎ１〜２４−ｎｍ）の電源入力パッド（または、ピン）（図示せず）とを連結する電源印加ラインを示している。

　テスター２０は、図１に示したテスター１０と同様にｋ個のデータ入出力ピン（図示せず）を備える。テスター２０はｋ個のデータ入出力ラインＩ／Ｏ１１〜Ｉ／Ｏ１ｋ、Ｉ／Ｏ２１〜Ｉ／Ｏ２ｋ、．．．、Ｉ／Ｏｎ１〜Ｉ／Ｏｎｋを通じてデータを入力／出力し、また、アドレス及び命令語出力ラインＡＤＤ、ＣＯＭと電源印加ラインＰＯＷＥＲを通して半導体チップ２４−１１〜２４−１ｍ、２４−２１〜２４−２ｍ、．．．、２４−ｎ１〜２４−ｎｍにアドレス、命令語、及び電源を印加する。

　制御回路２２は、命令語出力ラインＣＯＭを通じて入力される命令語を入力してライト動作時にはｎ個のグループのｋ個のデータ入出力ライン（Ｉ／Ｏ１１〜Ｉ／Ｏ１ｋ）〜（Ｉ／Ｏｎ１〜Ｉ／Ｏｎｋ）を通じて入力されるデータをｍ個ずつ伸張して各々ｍ個で構成されたｎグループのｋ個のデータ入出力ライン（Ｉ／Ｏ１１〜Ｉ／Ｏ１ｋ）１〜ｍ、（Ｉ／Ｏ２１〜Ｉ／Ｏ２ｋ）１〜ｍ、．．．、（Ｉ／Ｏｎ１〜ｎｋ）１〜ｍを通じて各々ｋ個のデータ入出力パッド（または、ピン）を有するｎグループの半導体チップ（２４−１１〜２４−１ｍ）〜（２４−ｎ１〜２４−ｎｍ）に印加する。そして、命令語出力ラインＣＯＭを通じて入力される命令語を入力してリード動作時にはｋ個のデータ入出力パッド（または、ピン）を有するｎグループの半導体チップ（２４−１１〜２４−１ｍ）〜（２４−ｎ１〜２４−ｎｍ）各々から出力されるｋ個のデータをすべて入力してｎグループの半導体チップ（２４−１１〜２４−１ｍ）〜（２４−ｎ１〜２４−ｎｍ）の最初の半導体チップ２４−１１〜２４−ｎ１より出力されるデータからｍ番目の半導体チップ２４−１ｍ〜２４−ｎｍより出力されるデータまでをｎグループのｋ個のデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）〜（Ｉ／Ｏｎ１〜Ｉ／Ｏｎｋ）を通じてテスター２０に順次的に出力する。

　すなわち、制御回路２２は、ライト動作時には、テスター２０から出力されるｎグループのｋ個ずつのデータをｍ個ずつ伸張してｎグループの半導体チップ（２４−１１〜２４−１ｍ）〜（２４−ｎ１〜２４−ｎｍ）に同時にライトして、リード動作時には、半導体チップ（２４−１１〜２４−１ｍ）〜（２４−ｎ１〜２４−ｎｍ）から出力されるｎグループの半導体チップ（２４−１１〜２４−１ｍ）〜（２４−ｎ１〜２４−ｎｍ）各々から出力されるｋ個ずつのデータを同時に入力して、ｎグループの半導体チップ（２４−１１〜２４−１ｍ）〜（２４−ｎ１〜２４−ｎｍ）それぞれの最初の半導体チップ２４−１１〜２４−ｎ１各々から出力されるｋ個ずつのデータからｍ番目の半導体チップ２４−１ｍ〜２４−ｎｍ各々から出力されるｋ個ずつのデータまでをデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）〜（Ｉ／Ｏｎ１〜ｎｋ）を通じて順次的に出力する。制御回路２２とｎグループの半導体チップ（２４−１１〜２４−１ｍ）〜（２４−ｎ１〜２４−ｎｍ）との間のデータ伝送はプローブカード２６を通して行なわれる。

　したがって、図２に示した本発明の一実施形態の半導体テストシステムは、データ入出力ピンの数がｎ×ｋ個であるテスター２０を利用して、それぞれｋ個のデータ入出力パッド（または、ピン）を備えたｎ×ｍ個の半導体チップを同時にテストすることが可能である。

　図３は、図２に示した半導体テストシステムの制御回路２２の実施例を示すブロック図であって、この制御回路は、クロック信号発生回路３０、制御信号発生回路３２、リード制御信号発生回路３４、ライト制御信号発生回路３６、リードデータ制御回路３８、及びライトデータ制御回路４０で構成されている。

　リード制御信号発生回路３４は、ＰＲ３ＲＤ信号発生回路３４−１、ＰＲ２ＮＤ信号発生回路３４−２、ＰＲ１ＳＴ信号発生回路３４−３、ＰＲＣＭＤ信号発生回路３４−４、及びＰＲＣＭＤ２信号発生回路３４−５で構成される。

　図３に示した半導体テストシステムの制御回路は、ｎ×ｋ個のデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）〜（Ｉ／Ｏｎ１〜ｎｋ）を通じて入出力されるデータをデータ入出力ライン（（Ｉ／Ｏ１１〜１ｋ）１〜４）〜(（Ｉ／Ｏｎ１〜ｎｋ）１〜４）を通じて入出力する回路構成を示したのである。

　図３に示したブロックそれぞれの機能を説明すれば次の通りである。

　クロック信号発生回路３０は、クロック信号ＣＬＫに応答してクロック信号ＰＣＬＫＦ、ＰＣＬＫを発生する。制御信号発生回路３２は、クロック信号ＰＣＬＫ、反転ローアドレスストローブ信号ＲＡＳＢ、反転コラムアドレスストローブ信号ＣＡＳＢ、及び反転ライトイネーブル信号ＷＥＢを入力してリード命令ＰＲＣＭＤＰＲＥ、ライト命令ＷＣＭＤＰＲＥ、及びプリチャージ命令ＰＰＲＥＣＨを発生する。

　リード制御信号発生回路３４は、クロック信号ＰＣＬＫＦとリード命令ＰＲＣＭＤＰＲＥを入力してリード制御信号ＰＲＣＭＤ、ＰＲ１ＳＴ、ＰＲ２ＮＤ、ＰＲ３ＲＤを発生し、また、クロック信号ＰＣＬＫとリード制御信号ＰＲＣＭＤを入力してラッチタイミング制御信号ＰＲＣＭＤ２を発生する。リード制御信号ＰＲＣＭＤ、ＰＲ１ＳＴ、ＰＲ２ＮＤ、ＰＲ３ＲＤは、クロック信号ＰＣＬＫに応答して１クロック周期だけ遅れて順次的に発生する。

　ライト制御信号発生回路３６は、リード命令ＰＲＣＭＤＰＲＥ、ライト命令ＷＣＭＤＰＲＥ、及びプリチャージ命令ＰＰＲＥＣＨを入力してライト制御信号ＰＷＣＭＤを発生する。

　ライトデータ制御回路４０は、ライト動作時にライト制御信号ＰＷＣＭＤに応答して、データ入出力ライン（Ｉ／Ｏ１１〜１ｋ）〜（Ｉ／Ｏｎ１〜ｎｋ）から入力されるデータを４倍に伸張してデータ入出力ライン（（Ｉ／Ｏ１１〜１ｋ）１〜４）〜（（Ｉ／Ｏｎ１〜ｎｋ）１〜４）に同時に出力する。また、ライトデータ制御回路４０は、リード動作時にデータ入出力ライン（（Ｉ／Ｏ１１〜１ｋ）１〜４）〜（（Ｉ／Ｏｎ１〜ｎｋ）１〜４）から提供されるデータを同時に入力して、リード制御信号ＰＲＣＭＤ、ＰＲ１ＳＴ、ＰＲ２ＮＤ、ＰＲ３ＲＤ及びラッチタイミング制御信号ＰＲＣＭＤ２に応答してデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）〜（Ｉ／Ｏｎ１〜ｎｋ）に順次的に出力する。

　図４は、図３に示した制御回路の動作を説明するための動作タイミング図である。クロック信号発生回路３０は、クロック信号ＣＬＫの上昇エッジを検出することによりクロック信号ＰＣＬＫを発生し、クロック信号ＣＬＫの下降エッジを検出することによりクロック信号ＰＣＬＫＦを発生する。

　まず、テストデータをリードする場合の動作を説明すれば次の通りである。

　"ハイ"レベルの反転ローアドレスストローブ信号ＲＡＳＢと反転ライトイネーブル信号ＷＥＢ、及び"ロー"レベルの反転コラムアドレスストローブ信号ＣＡＳＢが印加されると、クロック信号ＰＣＬＫに応答して制御信号発生回路３２がリード命令ＰＲＣＭＤＰＲＥを発生する。

　リード命令ＰＲＣＭＤＰＲＥが発生すると、リード制御信号発生回路３４がクロック信号ＰＣＬＫＦに応答してリード制御信号ＰＲＣＭＤを発生して、リード制御信号ＰＲＣＭＤをクロック信号ＰＣＬＫＦに応答して１クロック周期だけ順次的に遅延させてリード制御信号ＰＲ１ＳＴ、ＰＲ２ＮＤ、ＰＲ３ＲＤを発生する。そして、リード制御信号発生回路３４はリード制御信号ＰＲＣＭＤ及びクロック信号ＰＣＬＫに応答してラッチタイミング制御信号ＰＲＣＭＤ２を発生する。ここで、発生するラッチタイミング制御信号ＰＲＣＭＤ２はデータ入出力ライン（（Ｉ／Ｏ１１〜１ｋ）２〜４）〜（（Ｉ／Ｏｎ１〜ｎｋ）２〜４）から入力されるデータを正確なタイミングでラッチするために用いられる信号である。

　リード制御信号ＰＲＣＭＤに応答してリードデータ制御回路３８がデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）１〜（Ｉ／Ｏｎ１〜ｎｋ）１から入力されるデータＤＯＵＴＡをデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）〜（Ｉ／Ｏｎ１〜ｎｋ）に出力する。そして、ラッチタイミング制御信号ＰＲＣＭＤ２に応答してデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）２〜（Ｉ／Ｏｎ１〜ｎｋ）４から入力されるデータＤＯＵＴＢ、ＤＯＵＴＣ、ＤＯＵＴＤをラッチする。リード制御信号ＰＲ１ＳＴに応答してデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）２〜（Ｉ／Ｏｎ１〜ｎｋ）２から入力されるデータＤＯＵＴＢをデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）〜（Ｉ／Ｏｎ１〜ｎｋ）に出力して、リード制御信号ＰＲ２ＮＤに応答して（Ｉ／Ｏ１１〜１ｋ）３〜（Ｉ／Ｏｎ１〜ｎｋ）３から入力されるデータＤＯＵＴＣをデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）〜（Ｉ／Ｏｎ１〜ｎｋ）に出力して、リード制御信号ＰＲ３ＲＤに応答して（Ｉ／Ｏ１１〜１ｋ）４〜（Ｉ／Ｏｎ１〜ｎｋ）４から入力されるデータＤＯＵＴＤをデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）〜（Ｉ／Ｏｎ１〜ｎｋ）に出力する。

　次に、テストデータをライトする場合の動作を説明すれば次の通りである。

　"ハイ"レベルの反転ローアドレスストローブ信号ＲＡＳＢ、及び"ロー"レベルの反転コラムアドレスストローブ信号ＣＡＳＢと反転ライトイネーブル信号ＷＥＢが印加されると制御信号発生回路３２がライト命令ＷＣＭＤＰＲＥを発生する。

　ライト命令ＷＣＭＤＰＲＥに応答してライト制御信号発生回路３６がライト制御信号ＰＷＣＭＤを発生する。

　そして、ライト制御信号ＰＷＣＭＤに応答してライトデータ制御回路４０がデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）〜（Ｉ／Ｏｎ１〜ｎｋ）から入力されるデータＤＩＮをデータ入出力ライン（（Ｉ／Ｏ１１〜１ｋ）１〜４）〜（（Ｉ／Ｏｎ１〜ｎｋ）１〜４）に同時に出力する。

　次に、"ロー"レベルの反転ローアドレスストローブ信号ＲＡＳＢと反転ライトイネーブル信号ＷＥＢ、及び"ハイ"レベルの反転コラムアドレスストローブ信号ＣＡＳＢが印加されると制御信号発生回路３２がプリチャージ命令ＰＰＲＥＣＨを発生する。

　プリチャージ命令ＰＰＲＥＣＨが発生すると、ライト制御信号発生回路３６がライト制御信号ＰＷＣＭＤをディセーブルする。

　図５は、図３に示したクロック信号発生回路３０の一実施例の回路構成を示すものであって、このクロック信号発生回路３０は、反転遅延回路５０、ＮＡＮＤゲートＮＡ１、及びインバータＩ１、Ｉ２で構成されたクロック信号ＰＣＬＫＦ発生回路と、反転遅延回路５２、ＮＡＮＤゲートＮＡ２、及びインバータＩ３で構成されたクロック信号ＰＣＬＫ発生回路で構成されている。

　図５に示した構成の動作を説明すれば次の通りである。

　インバータＩ１は、クロック信号ＣＬＫを反転する。反転遅延回路５０はインバータＩ１の出力信号を反転及び遅延させる。ＮＡＮＤゲートＮＡ１はインバータＩ１と反転遅延回路５０の出力信号とをＮＡＮＤ演算する。インバータＩ２はＮＡＮＤゲートＮＡ１の出力信号を反転させてクロック信号ＰＣＬＫＦを発生する。反転遅延回路５２はクロック信号ＣＬＫを反転及び遅延させる。ＮＡＮＤゲートＮＡ２は反転遅延回路５２の出力信号とクロック信号ＣＬＫとをＮＡＮＤ演算する。インバータＩ３はＮＡＮＤゲートＮＡ２の出力信号を反転してクロック信号ＰＣＬＫを発生する。

　図５に示したクロック信号発生回路３０は、クロック信号ＣＬＫの下降エッジに応答してクロック信号ＰＣＬＫＦを発生する。ここで、発生するクロック信号ＰＣＬＫＦは反転遅延回路５０の遅延時間に相当するパルス幅を有する。また、クロック信号発生回路３０はクロック信号ＣＬＫの上昇エッジに応答してクロック信号ＰＣＬＫを発生する。ここで、発生するクロック信号ＰＣＬＫは反転遅延回路５２の遅延時間に相当するパルス幅を有する。

　図６は、図３に示した制御信号発生回路３２の一実施例の回路図であって、この制御信号発生回路３２は、インバータＩ４〜Ｉ２１、ＣＭＯＳ伝送ゲートＣ１、Ｃ２、Ｃ３、及びＮＡＮＤゲートＮＡ３、ＮＡ４、ＮＡ５で構成されている。

　図６において、インバータＩ１１、Ｉ１２はラッチＬ１を構成して、インバータＩ１４、Ｉ１５はラッチＬ２を構成して、インバータＩ１７、Ｉ１８はラッチＬ３を構成する。

　図６に示した回路の動作を説明すれば次の通りである。

　インバータＩ４、Ｉ５は、反転ローアドレスストローブ信号ＲＡＳＢをバッファリングする。インバータＩ６、Ｉ７は反転コラムアドレスストローブ信号ＣＡＳＢをバッファリングする。インバータＩ８、Ｉ９は反転ライトイネーブル信号ＷＥＢをバッファリングする。ＣＭＯＳ伝送ゲートＣ１、Ｃ２、Ｃ３は"ハイ"レベルのクロック信号に応答してオンされてインバータＩ５、Ｉ７、Ｉ９の出力信号を伝送する。ラッチＬ１、Ｌ２、Ｌ３はＣＭＯＳ伝送ゲートＣ１、Ｃ２、Ｃ３の出力信号を反転してラッチする。インバータＩ１１、Ｉ１４、Ｉ１７はラッチＬ１、Ｌ２、Ｌ３の出力信号を反転する。ＮＡＮＤゲートＮＡ３は、インバータＩ１３の出力信号、ラッチＬ２の出力信号、及びインバータＩ１９の出力信号をＮＡＮＤ演算する。インバータＩ２０はＮＡＮＤゲートＮＡ３の出力信号を反転してリード命令ＰＲＣＭＤＰＲＥを発生する。ＮＡＮＤゲートＮＡ４は、ラッチＬ１の出力信号、インバータＩ１６の出力信号、及びラッチＬ３の出力信号をＮＡＮＤ演算する。インバータＩ２１はＮＡＮＤゲートＮＡ４の出力信号を反転してプリチャージ命令ＰＰＲＥＣＨを発生する。ＮＡＮＤゲートＮＡ５はインバータＩ５、Ｉ６、Ｉ８の出力信号をＮＡＮＤ演算してライト命令ＷＣＭＤＰＲＥを発生する。

　すなわち、図６に示した制御信号発生回路３２は、"ハイ"レベルのクロック信号ＰＣＬＫに応答して反転ローアドレスストローブ信号ＲＡＳＢ、反転ライトイネーブル信号ＷＥＢ、及び反転コラムアドレスストローブ信号ＣＡＳＢをラッチＬ１、Ｌ２、Ｌ３でラッチして、ラッチＬ１、Ｌ２、Ｌ３でラッチされた信号が各々"ハイ"レベル、"ロー"レベル、"ハイ"レベルであればリード命令ＰＲＣＭＤＰＲＥを発生して、"ロー"レベル、"ハイ"レベル、"ロー"レベルであればプリチャージ命令ＰＰＲＥＣＨを発生する。そして、クロック信号ＰＣＬＫの状態とは無関係に、"ハイ"レベルの反転ローアドレスストローブ信号ＲＡＳＢ、及び"ロー"レベルの反転コラムアドレスストローブ信号ＣＡＳＢと反転ライトイネーブル信号ＷＥＢが入力されたときに"ハイ"レベルのライト命令ＷＣＭＤＰＲＥを発生する。

　図７は、図３に示したリード制御信号発生回路３４−４のＰＲＣＭＤ信号発生回路の一実施例の回路図であって、このリード制御信号発生回路３４−４は、ＣＭＯＳ伝送ゲートＣ４、Ｃ５、及びインバータＩ２２〜Ｉ２６で構成されている。図７において、インバータＩ２３、Ｉ２４はラッチＬ４を構成し、インバータＩ２５、Ｉ２６はラッチＬ５を構成する。

　図７に示した回路の動作を説明すれば次の通りである。

　ＣＭＯＳ伝送ゲートＣ４は、"ハイ"レベルのクロック信号ＰＣＬＫＦに応答してリード命令ＰＲＣＭＤＰＲＥを伝送する。ラッチＬ４はＣＭＯＳ伝送ゲートＣ４の出力信号を反転してラッチする。ＣＭＯＳ伝送ゲートＣ５は"ハイ"レベルのクロック信号ＰＣＬＫＦに応答してラッチＬ４の出力信号を伝送する。ラッチＬ５はＣＭＯＳ伝送ゲートＣ５の出力信号を反転してラッチして信号ＰＲＣＭＤを発生する。

　図７に示したＰＲＣＭＤ信号発生回路３４−４は、"ロー"レベルのクロック信号ＰＣＬＫＦに応答してリード命令ＰＲＣＭＤＰＲＥをラッチＬ４でラッチして、"ハイ"レベルのクロック信号ＰＣＬＫＦに応答して、ラッチＬ４でラッチされた信号をラッチＬ５でラッチして信号ＰＲＣＭＤを発生する。

　ＰＲ１ＳＴ、ＰＲ２ＮＤ、ＰＲ３ＲＤ信号発生回路の構成は図７に示したＰＲＣＭＤ信号発生回路の構成と同一である。

　すなわち、リード制御信号発生回路は、クロック信号ＰＣＬＫＦに応答してリード命令ＰＲＣＭＤＰＲＥを遅延させてリード制御信号ＰＲＣＭＤを発生し、リード制御信号ＰＲＣＭＤを１クロック周期だけ遅延させてリード制御信号ＰＲ１ＳＴを発生し、リード制御信号ＰＲ１ＳＴを１クロック周期だけ遅延させてリード制御信号ＰＲ２ＮＤを発生し、リード制御信号ＰＲ２ＮＤを１クロック周期だけ遅延させてリード制御信号ＰＲ３ＲＤを発生する。

　図８は、図３に示したリード制御信号発生回路３４−５のＰＲＣＭＤ２信号発生回路の一実施例の回路図であって、このリード制御信号発生回路３４−５は、反転遅延回路５４、ＮＡＮＤゲートＮＡ６、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、及びインバータＩ２７、Ｉ２８、Ｉ２９で構成されている。図８において、インバータＩ２７、Ｉ２８はラッチＬ６を構成する。

　図８に示した回路の動作を説明すれば次の通りである。

　反転遅延回路５４は、リード制御信号ＰＲＣＭＤを反転及び遅延させる。ＮＡＮＤゲートＮＡ６は反転遅延回路５４の出力信号とリード制御信号ＰＲＣＭＤをＮＡＮＤ演算する。ＰＭＯＳトランジスタＰ１は"ロー"レベルのＮＡＮＤゲートＮＡ６の出力信号に応答してノードＡを"ハイ"レベルにする。ＮＭＯＳトランジスタＮ１は"ハイ"レベルのクロック信号ＰＣＬＫに応答してノードＡを"ロー"レベルにする。ラッチＬ６はノードＡの信号を反転してラッチする。インバータＩ２９はラッチＬ６の出力信号を反転してラッチタイミング制御信号ＰＲＣＭＤ２を発生する。

　図８に示したＰＲＣＭＤ２信号発生回路は、リード制御信号ＰＲＣＭＤの上昇エッジに応答して"ハイ"レベルに遷移して、"ハイ"レベルのクロック信号ＰＣＬＫに応答して"ロー"レベルに遷移するラッチタイミング制御信号ＰＲＣＭＤ２を発生する。

　図９は、図３に示したライト制御信号発生回路３６の一実施例の回路図であって、このライト制御信号発生回路３６は、ＮＯＲゲートＮＯＲ１、インバータＩ３０、Ｉ３１、Ｉ３２、Ｉ３３、ＰＭＯＳトランジスタＰ２、及びＮＭＯＳトランジスタＮ２で構成されている。図９において、インバータＩ３１、Ｉ３２はラッチＬ７を構成する。

　図９に示した回路の動作を説明すれば次の通りである。

　ＮＯＲゲートＮＯＲ１は、プリチャージ命令ＰＰＲＥＣＨとリード命令ＰＲＣＭＤＰＲＥをＮＯＲ演算する。インバータＩ３０はＮＯＲゲートＮＯＲ１の出力信号を反転する。すなわち、ＮＯＲゲートＮＯＲ１とインバータＩ３０で構成された回路は"ハイ"レベルのプリチャージ命令ＰＰＲＥＣＨまたは"ハイ"レベルのリード命令ＰＲＣＭＤＰＲＥが印加されると"ハイ"レベルの信号を発生する。ＰＭＯＳトランジスタＰ２は"ロー"レベルのライト命令ＷＣＭＤＰＲＥに応答してオンされてノードＢを"ハイ"レベルにする。ＮＭＯＳトランジスタＮ２は"ハイ"レベルのインバータＩ３０の出力信号に応答してノードＢを"ロー"レベルにする。ラッチＬ７はノードＢの信号を反転してラッチする。インバータＩ３３はラッチＬ７の出力信号を反転してライト制御信号ＰＷＣＭＤを発生する。

　図９に示したライト制御信号発生回路３６は、"ハイ"レベルのプリチャージ命令ＰＰＲＥＣＨまたはリード命令ＰＲＣＭＤＰＲＥが印加されると"ロー"レベルのライト制御信号ＰＷＣＭＤを発生して、"ロー"レベルのライト命令ＷＣＭＤＰＲＥが印加されると"ハイ"レベルのライト制御信号ＰＷＣＭＤを発生する。

　図１０は、図３に示したリードデータ制御回路３８の一実施例の回路図であって、このリードデータ制御回路３８は、インバータＩ３４〜Ｉ６３、及びＣＭＯＳ伝送ゲートＣ６〜Ｃ１５で構成されている。

　図１０において、インバータＩ４４、Ｉ４５はラッチＬ８を構成し、インバータＩ４６、Ｉ４７はラッチＬ９を構成し、インバータＩ４８、Ｉ４９はラッチＬ１０を構成する。そして、インバータＩ５２、Ｉ５３はラッチＬ１１を構成し、インバータＩ５４、Ｉ５５はラッチＬ１２を構成し、インバータＩ５８、Ｉ５９はラッチＬ１３を構成する。

　図１０は、データ入出力ライン（Ｉ／Ｏ１１〜１ｋ）１〜４から入力されるデータをデータ入出力ラインＩ／Ｏ１１〜１ｋを通じて出力する回路を示すものである。図示しなかったデータ入出力ライン（（Ｉ／Ｏ２１〜２ｋ）１〜４）〜（（Ｉ／Ｏｎ１〜ｎｋ）１〜４）から入力されるデータをデータ入出力ライン（Ｉ／Ｏ２１〜２ｋ）〜（Ｉ／Ｏｎ１〜ｎｋ）を通じて出力する回路の構成は図１０と同一に構成される。

　図１０に示した回路の動作を説明すれば次の通りである。

　インバータＩ３４及びＩ３５、Ｉ３６及びＩ３７、Ｉ３８及びＩ３９、Ｉ４０及びＩ４１の各一対のインバータは、データ入出力ライン（Ｉ／Ｏ１１〜１ｋ）１〜４各々を通じて入力されるデータをバッファリングする。ＣＭＯＳ伝送ゲートＣ６は"ハイ"レベルのリード制御信号ＰＲＣＭＤに応答してインバータＩ３５の出力信号を伝送する。ＣＭＯＳ伝送ゲートＣ７、Ｃ８、Ｃ９各々は"ハイ"レベルのラッチタイミング制御信号ＰＲＣＭＤ２に応答してインバータＩ３７、Ｉ３９、Ｉ４１それぞれの出力信号を伝送する。ラッチＬ８、Ｌ９、Ｌ１０各々はＣＭＯＳ伝送ゲートＣ７、Ｃ８、Ｃ９それぞれの出力信号を反転してラッチする。インバータＩ５０はラッチＬ８の出力信号を反転する。ＣＭＯＳ伝送ゲートＣ１０、Ｃ１１、Ｃ１２各々は"ハイ"レベルのリード制御信号ＰＲ１ＳＴに応答してインバータＩ５０、及びラッチＬ９、Ｌ１０の出力信号を伝送する。ラッチＬ１１、Ｌ１２各々はＣＭＯＳ伝送ゲートＣ１１、Ｃ１２それぞれの出力信号を反転してラッチする。インバータＩ５６はラッチＬ１１の出力信号を反転する。ＣＭＯＳ伝送ゲートＣ１３、Ｃ１４各々は"ハイ"レベルのリード制御信号ＰＲ２ＮＤに応答してインバータＩ５６、及びラッチＬ１２の出力信号を伝送する。ラッチＬ１３はＣＭＯＳ伝送ゲートＣ１４の出力信号を反転してラッチする。インバータＩ６０はラッチＬ１３の出力信号を反転する。ＣＭＯＳ伝送ゲートＣ１５は"ハイ"レベルのリード制御信号ＰＲ３ＲＤに応答してインバータＩ５８の出力信号を伝送する。インバータＩ６２、Ｉ６３はＣＭＯＳ伝送ゲートＣ６、Ｃ１０、Ｃ１３、Ｃ１５から出力される信号をバッファリングしてデータ入出力ラインＩ／Ｏ１１〜１ｋに伝送する。

　すなわち、図１０に示したリードデータ制御回路３８は、リード制御信号ＰＲＣＭＤに応答してデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）１から伝送されるデータをデータ入出力ラインＩ／Ｏ１１〜１ｋに伝送して、ラッチタイミング制御信号ＰＲＣＭＤ２に応答してデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）２から伝送されるデータをラッチして、リード制御信号ＰＲ１ＳＴに応答してデータ入出力ラインＩ／Ｏ１１〜１ｋに伝送する。したがって、データ入出力ライン（Ｉ／Ｏ１１〜１ｋ）２から伝送されるデータはデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）１から伝送されるデータがデータ入出力ラインＩ／Ｏ１１〜１ｋに伝送された後１クロック周期後にデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）に伝送される。そして、データ入出力ライン（Ｉ／Ｏ１１〜１ｋ）３から伝送されるデータはデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）２から伝送されるデータがデータ入出力ラインＩ／Ｏ１１〜１ｋに伝送された後１クロック周期後にデータ入出力ラインＩ／Ｏ１１〜１ｋに伝送される。同様に、データ入出力ライン（Ｉ／Ｏ１１〜１ｋ）４から伝送されるデータはデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）３から伝送されるデータがデータ入出力ラインＩ／Ｏ１１〜１ｋに伝送された後１クロック周期後にデータ入出力ラインＩ／Ｏ１１〜１ｋに伝送される。

　図１１は、図３に示したライトデータ制御回路４０の一実施例の回路図であって、このライトデータ制御回路４０はインバータＩ６４〜Ｉ７２、及びＣＭＯＳ伝送ゲートＣ１６〜Ｃ１９で構成されている。

　図１１は、データ入出力ラインＩ／Ｏ１１〜１ｋを通じて入力されるデータをデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）１〜４から出力する回路を示すものである。図示しなかったデータ入出力ライン（Ｉ／Ｏ２１〜２ｋ）〜（Ｉ／Ｏｎ１〜ｎｋ）を通じて入力されるデータをデータ入出力ライン（（Ｉ／Ｏ２１〜２ｋ）１〜４）〜（（Ｉ／Ｏｎ１〜ｎｋ）１〜４）に出力する回路の構成は図１１と同一に構成される。

　図１１に示した回路の動作を説明すれば次の通りである。

　ＣＭＯＳ伝送ゲートＣ１６〜Ｃ１９各々は、"ハイ"レベルのライト制御信号ＰＷＣＭＤに応答してデータ入出力ラインＩ／Ｏ１１〜１ｋから入力されるデータを伝送する。インバータＩ６５及びＩ６６、Ｉ６７及びＩ６８、Ｉ６９及びＩ７０、Ｉ７１及びＩ７２の各一対にインバータはＣＭＯＳ伝送ゲートＣ１６〜Ｃ１９各々から出力されるデータをバッファリングしてデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）１〜４に出力する。

　すなわち、図１１に示したライトデータ制御回路は、ライト制御信号ＰＷＣＭＤに応答してデータ入出力ラインＩ／Ｏ１１〜１ｋから入力されるデータをデータ入出力ライン（Ｉ／Ｏ１１〜１ｋ）１〜４に同時に出力する。

　上述した本発明の実施例としての制御回路は、リード制御信号発生回路がデータを正確にラッチするためにラッチタイミング制御信号ＰＲＣＭＤ２を用いているが、場合によってはラッチタイミング制御信号ＰＲＣＭＤ２を用いないでリード制御信号ＰＲＣＭＤを用いてデータをラッチするように構成することもできる。

　そして、本発明の制御回路は、プローブカードに搭載されるように構成されてもよいし、テスターとプローブカードとの間に別途に構成されてもよい。

　本発明の望ましい実施例を参照して本発明を説明したが、当該技術分野における当業者は特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解できるであろう。

従来の半導体テストシステムの概略的なブロック図である。本発明の半導体テストシステムのブロック図である。図２に示した半導体テストシステムの制御回路の一実施例を示すブロック図である。図３に示した制御回路の動作を説明するための動作タイミング図である。図３に示したクロック信号発生回路の一実施例の回路構成を示す図である。図３に示した制御信号発生回路の一実施例の回路図である。図３に示したリード制御信号発生回路のＰＲＣＭＤ信号発生回路の一実施例の回路図である。図３に示したリード制御信号発生回路のＰＲＣＭＤ２信号発生回路の一実施例の回路図である。図３に示したライト制御信号発生回路の一実施例の回路図である。図３に示したリードデータ制御回路の一実施例の回路図である。図３に示したライトデータ制御回路の一実施例の回路図である。

Claims

　複数個のデータ入出力ピンを備え、前記複数個のデータ入出力ピンを通じてデータを入出力するテスターと、
　リード動作時は、前記テスターによってテストされる複数個の半導体チップ各々から出力されるデータを順次的に前記テスターに出力して、ライト動作時は、前記テスターから入力されるデータを同時に前記複数個のチップに印加する制御手段とを備えることを特徴とする半導体テストシステム。
　前記制御手段は、
　前記テスターから入力されるクロック信号の上昇エッジに応答して第１クロック信号を発生し、また、前記クロック信号の下降エッジに応答して第２クロック信号を発生するクロック信号発生手段と、
　前記テスターから入力される命令語を入力してリード命令、ライト命令信号を発生する制御信号発生手段と、
　前記リード命令及び第２クロック信号に応答して複数個のリード制御信号を順次的に発生するリード制御信号発生手段と、
　前記ライト命令に応答してライト制御信号を発生するライト制御信号発生手段と、
　前記複数個のリード制御信号各々に応答して前記複数個の半導体チップ各々から出力されるデータを順次的に前記テスターに出力するリードデータ制御手段と、
　前記ライト制御信号に応答して前記テスターから入力されるデータを前記複数個の半導体チップに同時に出力するライトデータ制御手段とを備えることを特徴とする請求項１に記載の半導体テストシステム。
　各々ｋ個で構成されたｎグループのデータ入出力ピンを備え、前記データ入出力ピンを通じてデータを入出力するテスターと、
　リード動作時は、前記テスターによってテストされるｋ個のデータ入出力パッドまたはピンを各々備え、各々ｍ個で構成されたｎグループの半導体チップそれぞれの最初の半導体チップより入力されるデータからｍ番目の半導体チップより入力されるデータまでを順次的に前記テスターに出力して、ライト動作時は、前記テスターから出力されるｎ×ｋ個のデータを前記ｎグループの半導体チップに同時に印加する制御手段とを備えることを特徴とする半導体テストシステム。
　前記制御手段は、
　前記テスターから入力されるクロック信号の上昇エッジに応答して第１クロック信号を発生し、また、前記クロック信号の下降エッジに応答して第２クロック信号を発生するクロック信号発生手段と、
　前記テスターから入力される命令語を入力してリード命令及びライト命令を発生する制御信号発生手段と、
　前記第２クロック信号に応答して前記リード命令を入力してｍ個のリード制御信号を順次的に発生するリード制御信号発生手段と、
　前記ライト命令に応答してライト制御信号を発生するライト制御信号発生手段と、
　前記ｍ個のリード制御信号各々に応答して前記ｎグループそれぞれの前記最初の半導体チップより出力されるデータからｍ番目の半導体チップより出力されるデータまでを順次的に前記テスターに出力するリードデータ制御手段と、
　前記ライト制御信号に応答して前記テスターから入力されるデータを前記ｎグループの半導体チップに同時に出力するライトデータ制御手段とを備えることを特徴とする請求項３に記載の半導体テストシステム。
　前記制御信号発生手段は、
　"ハイ"レベルの反転ローアドレスストローブ信号と反転ライトイネーブル信号、及び"ロー"レベルの反転コラムアドレスストローブ信号が印加されると前記第１クロック信号に応答して前記リード命令を発生するリード命令発生回路と、
　"ハイ"レベルの前記反転ローアドレスストローブ信号、及び"ロー"レベルの前記反転コラムアドレスストローブ信号と反転ライトイネーブル信号が印加されると前記第１クロック信号に応答して前記ライト命令を発生するライト命令発生回路とを備えることを特徴とする請求項４に記載の半導体テストシステム。
　前記制御信号発生手段は、
　"ロー"レベルの前記反転ローアドレスストローブ信号と反転ライトイネーブル信号、及び"ハイ"レベルの反転コラムアドレスストローブ信号が印加されると前記第１クロック信号に応答してプリチャージ命令を発生するプリチャージ命令発生回路をさらに備えることを特徴とする請求項５に記載の半導体テストシステム。
　前記リード制御信号発生手段は、
　前記リード命令が発生すると前記第２クロック信号に応答して第１リード制御信号を発生して、前記第１リード制御信号が発生すると前記第２クロック信号に応答して前記第１リード制御信号から１クロック周期だけ遅れた第２〜第ｍリード制御信号を順次的に発生するリード制御信号発生回路と、
　前記リード制御信号と第１クロック信号を入力してラッチタイミング制御信号を発生するラッチタイミング制御信号発生回路とを備えることを特徴とする請求項４に記載の半導体テストシステム。
　前記ライト制御信号発生手段は、
　前記ライト命令が発生すると前記ライト制御信号を発生して、前記リード命令または前記プリチャージ命令が発生すると前記ライト制御信号をディセーブルすることを特徴とする請求項４に記載の半導体テストシステム。
　前記リードデータ制御手段は、
　前記第１リード制御信号に応答して前記ｎグループそれぞれの最初の半導体チップより出力されるデータを前記テスターに出力する第１リードデータ発生回路と、
　前記ラッチタイミング制御信号に応答して前記ｎグループそれぞれの２度目の半導体チップより出力されるデータをラッチして、前記第２〜第ｍリード制御信号各々に応答して前記ｎグループそれぞれの２度目の半導体チップより出力されるデータからｍ番目の半導体チップより出力されるデータまでを順次的に前記テスターに出力する第２リードデータ発生回路とを備えることを特徴とする請求項７に記載の半導体テストシステム。
　各々ｋ個で構成されたｎグループのデータ入出力ピンを備えて、前記データ入出力ピンを通じてデータを入出力するテスターを備えた半導体テストシステムのテスト方法において、
　リード動作時は、前記テスターによってテストされるｋ個のデータ入出力パッドまたはピンを各々備え、各々ｍ個で構成されたｎグループの半導体チップそれぞれの最初の半導体チップより入力されるデータからｍ番目の半導体チップより入力されるデータまでを順次的に前記テスターに出力して、ライト動作時は、前記テスターから出力されるｎ×ｋ個のデータを前記ｎグループの半導体チップに同時に印加することを特徴とする半導体テストシステムのテスト方法。
　　前記テスターから入力されるクロック信号の上昇エッジに応答して第１クロック信号を発生し、前記クロック信号の下降エッジに応答して第２クロック信号を発生し、また、前記テスターから入力される命令語を入力してリード命令及びライト命令信号を発生するクロック信号及び制御信号発生段階と、
　前記第２クロック信号に応答して前記リード命令を入力してｍ個のリード制御信号を順次的に発生して、前記ライト命令に応答してライト制御信号を発生するリード及びライト制御信号発生段階と、
　前記リード動作時は、前記ｍ個のリード制御信号各々に応答して前記ｎグループそれぞれの前記最初の半導体チップより出力されるデータからｍ番目の半導体チップより出力されるデータまでを順次的に前記テスターに出力して、前記ライト動作時は、前記ライト制御信号に応答して前記テスターから入力されるデータを前記ｎグループの半導体チップに同時に出力する段階とをさらに備えることを特徴とする請求項１０に記載の半導体テストシステムのテスト方法。
　前記クロック信号及び制御信号発生段階は、
　前記テスターから"ハイ"レベルの前記反転ローアドレスストローブ信号と"ロー"レベルの反転コラムアドレスストローブ信号と反転ライトイネーブル信号が印加されると前記第１クロック信号に応答して前記ライト命令を発生して、
　前記テスターから"ハイ"レベルの前記反転ローアドレスストローブ信号と反転ライトイネーブル信号、及び"ロー"レベルの前記反転コラムアドレスストローブ信号が印加されると前記第１クロック信号に応答して前記リード命令を発生することを特徴とする請求項１１に記載の半導体テストシステムのテスト方法。
　前記リード及びライト制御信号発生段階は、
　前記リード命令が発生すると前記第２クロック信号に応答して第１リード制御信号を発生して、前記第１リード制御信号が発生すると前記第２クロック信号に応答して前記第１リード制御信号から１クロック周期だけ遅れた第２〜第ｍリード制御信号を順次的に発生して、前記リード制御信号と第１クロック信号を入力してラッチタイミング制御信号を発生して、
　前記ライト命令が発生すると前記ライト制御信号を発生して、前記リード命令または前記プリチャージ命令が発生すると前記ライト制御信号をディセーブルすることを特徴とする請求項１１に記載の半導体テストシステムのテスト方法。
　前記リードデータ制御段階は、
　前記第１リード制御信号に応答して前記ｎグループそれぞれの最初の半導体チップより出力されるデータを前記テスターに出力する段階と、
　前記ラッチタイミング制御信号に応答して前記ｎグループそれぞれの２度目半導体チップより出力されるデータをラッチして、前記第２〜第ｍリード制御信号各々に応答して前記ｎグループそれぞれの２度目の半導体チップより出力されるデータからｍ番目の半導体チップより出力されるデータまでを順次的に前記テスターに出力する段階を備えることを特徴とする請求項１１に記載の半導体テストシステムのテスト方法。