JP2004104776A5 - - Google Patents

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Claims (5)

  1. N個の基本ソースメモリに分けられ、一連の入力データを記憶するソースメモリ手段と、
    クロック信号によりクロックされ、N個の出力を有し、該クロック信号の1サイクルあたりにN個のデータを生成する処理手段を備え、該N個のデータは、前記N個の基本ソースメモリの相対ソースアドレスにそれぞれ記憶されるN個の入力データにそれぞれ関連し、
    N個の単一ポートターゲットメモリと、
    それぞれの相対ソースアドレスについて、1つのターゲットメモリの番号および対応する相対ターゲットアドレスをもつ、N個のインターリービングテーブルと、
    リング構造で接続されるN個のセルを備え、
    該セルはそれぞれ、前記処理手段の出力、1つのインターリービングテーブル、1つのターゲットメモリのポートの間で接続され、該セルはそれぞれ、前記処理手段および2つの隣接するセルからデータを受け取り、少なくともいくつかの受け取ったデータを前記隣接セルの少なくとも1つに送るか、または受信したもののいくつかを関連するターゲットメモリに逐次書き込むかを、前記インターリービングテーブルの内容にしたがって行う電子装置。
  2. 前記セルはそれぞれ、
    処理手段の対応出力と、対応インターリービングテーブルと、2つの隣接セルとに接続される配分手段を備え、
    該配分手段は、ターゲットメモリの対応する番号および対応する相対ターゲットアドレスを含むターゲット情報にそれぞれ関連して生成されたデータを受信し、対応する方向情報とともに、ターゲット情報に関連して生成されたデータを送り、
    前記配分手段と、対応するターゲットメモリと、2つの隣接するセルに接続されるソーティング・バッファ手段を備え、
    該ソーティング・バッファ手段は、ターゲット情報に関連する対応データおよび対応する方向情報を受信し、実際に通過すべきものを、対応する方向情報に関連してこれらのデータから選択し、逐次送信する、
    請求項1に記載の電子装置。
  3. 前記配分手段は、
    対応する処理手段の出力と、対応するインターリービング出力とに接続されるローカルディストリビュータを備え、該ローカルディストリビュータは、ターゲット情報に関連して生成されたローカルデータを受信し、ターゲット情報に関連して生成されたローカルデータを、方向情報とともに送り、
    ターゲット情報に関連する右隣接セルにより送られる右入力データを受信し、ターゲット情報に関連する右入力データを、方向情報とともに送信する右入力ディストリビュータと、
    ターゲット情報に関連する左隣接セルにより送られる左入力データを受信し、ターゲット情報に関連する左入力データを、方向情報とともに送信する左入力ディストリビュータと、
    を備える請求項2に記載の電子装置。
  4. ソートバッファ手段は、
    3つの入力を持ち、それぞれローカル、右入力、左入力の、ディストリビュータに接続されるローカルアウトソーティング・バッファを備え、該ローカルアウトソーティング・バッファは、ターゲット情報および対応する方向情報に関連する対応データを受信し、これらのデータから、ターゲットメモリに記憶されるべきものを、対応する方向情報に関連して選択し、前記ターゲットメモリに、相対目的地アドレスに関連して逐次書き込みを行い、
    2つの入力を持ち、それぞれローカルおよび右隣接セルの左入力の、ディストリビュータに接続される左出力ソーティング・バッファを備え、該左出力ソーティング・バッファは、ターゲット情報および方向情報に関連した対応データを受信し、左隣接セルの前記右入力ディストリビュータに送られるべきものを、これらのデータについて方向情報に関連して選択し、ターゲット情報を持つ前記選択されたデータを逐次送信し、
    2つの入力を持ち、それぞれローカルおよび右隣接セルの左入力の、ディストリビュータに接続される右出力ソーティング・バッファを備え、該右出力ソーティング・バッファは、ターゲット情報と方向情報に関連する対応データを受信し、右隣接セルの左入力ディストリビュータに送られるべきものを、これらのデータから方向情報に関連して選択し、ターゲット情報を持つ前記選択されたデータを逐次送信する、
    請求項3に記載の電子装置。
  5. 前記ソーティング・バッファはそれぞれ、
    参照方向情報に関連し、ソーティング・バッファの入力を形成する入力と、入力の数に等しい出力の数と、前記参照方向情報を受けとる制御入力手段とを有し、入力で受けとったデータから、前記参照方向情報と同一の方向情報を有するものを選択し、選択されたデータを後続の出力に送るソーティング手段と、
    所定数の基本レジスタをもつレジスタ手段を備え、各基本レジスタは、ターゲット情報をもつ選択されたデータを記憶し、
    実際に書き込まれる値の番号によりシフトされる前に、選択されたデータを後続の基本レジスタに書き込む書き込みポインタ手段と、
    前記基本レジスタを逐次読み出す読み出しポインタ手段と、
    を備える請求項2から4のいずれか1つに記載の電子装置。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7035932B1 (en) * 2000-10-27 2006-04-25 Eric Morgan Dowling Federated multiprotocol communication
US7305593B2 (en) * 2003-08-26 2007-12-04 Lsi Corporation Memory mapping for parallel turbo decoding
KR20060011249A (ko) * 2004-07-29 2006-02-03 삼성전자주식회사 블록 인터리빙을 사용하는 이동통신 시스템에서디인터리빙 버퍼 운용 방법 및 그 장치
KR100568976B1 (ko) * 2004-12-14 2006-04-07 한국전자통신연구원 임시 네트워크에서의 비콘 프레임 전송 방법
WO2006082923A1 (ja) * 2005-02-03 2006-08-10 Matsushita Electric Industrial Co., Ltd. 並列インターリーバ、並列デインターリーバ及びインターリーブ方法
FR2888349A1 (fr) * 2005-07-06 2007-01-12 St Microelectronics Sa Adaptation de debit binaire dans un flot de traitement de donnees
US7409606B2 (en) * 2005-08-31 2008-08-05 Motorola, Inc. Method and system for interleaving in a parallel turbo decoder
EP1786109A1 (en) * 2005-11-15 2007-05-16 STMicroelectronics N.V. Block encoding and decoding method and apparatus, with controllable decoding latency
JP4692751B2 (ja) * 2005-11-28 2011-06-01 日本電気株式会社 ターボ復号器及びそれを備えた通信システム
US8122315B2 (en) * 2005-12-01 2012-02-21 Electronics And Telecommunications Research Institute LDPC decoding apparatus and method using type-classified index
US7783936B1 (en) 2006-09-28 2010-08-24 L-3 Communications, Corp. Memory arbitration technique for turbo decoding
GB2443866B (en) * 2006-11-15 2009-08-26 Motorola Inc Interleaver for use in turbo coding
US20110066821A1 (en) * 2008-05-21 2011-03-17 Nxp B.V. data handling system comprising a rearrangement network
EP2283578A1 (en) * 2008-05-21 2011-02-16 Nxp B.V. A data handling system comprising memory banks and data rearrangement
US20110087949A1 (en) * 2008-06-09 2011-04-14 Nxp B.V. Reconfigurable turbo interleavers for multiple standards
US8179731B2 (en) * 2009-03-27 2012-05-15 Analog Devices, Inc. Storage devices with soft processing
US8707002B2 (en) * 2009-06-09 2014-04-22 Canon Kabushiki Kaisha Control apparatus
WO2011014768A1 (en) * 2009-07-30 2011-02-03 Jim D. Gray & Associates, Inc. Antenna system and connector for antenna
US20110202819A1 (en) * 2010-02-12 2011-08-18 Yuan Lin Configurable Error Correction Encoding and Decoding
EP2614594A1 (en) * 2010-09-08 2013-07-17 Agence Spatiale Européenne Flexible channel decoder.
US8621160B2 (en) 2010-12-17 2013-12-31 Futurewei Technologies, Inc. System and method for contention-free memory access
US9436558B1 (en) * 2010-12-21 2016-09-06 Acronis International Gmbh System and method for fast backup and restoring using sorted hashes
KR20140140252A (ko) * 2013-05-29 2014-12-09 한국전자통신연구원 인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치 및 그 방법
US9411684B2 (en) * 2014-03-18 2016-08-09 Micron Technology, Inc. Low density parity check circuit
US9467252B2 (en) 2014-11-26 2016-10-11 Freescale Semiconductor, Inc. Turbo decoders with extrinsic addressing and associated methods
TWI835417B (zh) * 2022-11-23 2024-03-11 瑞昱半導體股份有限公司 電子裝置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5761695A (en) * 1995-09-19 1998-06-02 Hitachi, Ltd. Cache memory control method and apparatus, and method and apparatus for controlling memory capable of interleave control
US6425057B1 (en) * 1998-08-27 2002-07-23 Hewlett-Packard Company Caching protocol method and system based on request frequency and relative storage duration
US6651141B2 (en) * 2000-12-29 2003-11-18 Intel Corporation System and method for populating cache servers with popular media contents
TW560806U (en) * 2001-04-16 2003-11-01 Interdigital Tech Corp A frequency division duplex/code division multiple access (FDD/CDMA) user equipment
US20030110357A1 (en) * 2001-11-14 2003-06-12 Nguyen Phillip V. Weight based disk cache replacement method

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