JP2004104776A

JP2004104776A - 電子装置

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Publication number: JP2004104776A
Application number: JP2003297026A
Authority: JP
Inventors: Friedbert Berens; フリードベルト・ベレンス; Michael J Thul; ミヒャエル・ジェイ・スル; Frank Gilbert; フランク・ギルベルト; Norbert Wehn; ノルベルト・ヴェーン
Original assignee: ST MICROELECTRONICS NV; STMicroelectronics NV
Current assignee: ST MICROELECTRONICS NV; STMicroelectronics NV
Priority date: 2002-09-12
Filing date: 2003-08-21
Publication date: 2004-04-02
Also published as: US20050204262A1; US20040052144A1; EP1401108A1; US6901492B2; US7386691B2

Abstract

【課題】　書き込みアクセスコンフリクトを、全体的なレイテンシを増加させることなく解消すること。
【解決手段】　N個の基本ソースメモリに分けられるソースメモリ手段と、１サイクルあたりにN個のデータを生成する処理手段を備え、ターゲットメモリと、N個のインターリービングテーブルと、リング構造で接続されるN個のセルを備え、該セルはそれぞれ、前記処理手段の出力、１つのインターリービング・テーブル、１つのターゲットメモリのポートの間で接続され、該セルはそれぞれ、前記処理手段および２つの隣接するセルからデータを受け取り、少なくともいくつかの受け取ったデータを前記隣接セルの少なくとも１つに送るか、または受信したもののいくつかを関連するターゲットメモリに逐次書き込むかを、前記インターリービング・テーブルの内容にしたがって行う。
　【選択図】図４

Description

　本発明は、インターリービング（interleaving）またはデインターリービング（deinterleaving）の際の、書き込みアクセスコンフリクトの回避に関し、特に高スループットのターボ・デコーディングのためのものに関する。

　本発明は一般的に無線通信システム分野を対象としており、特にCDMA2000、WCDMA（ワイドバンドCDMA）、またはIS-95基準などの異なるCDMAをベースにした携帯無線システムなどの、CDMAシステムを対象としている。

　ターボ・コードは、1993年に導入され、その傑出した誤り検出・訂正性能によって今日の通信基準の１つとなっている。ターボ・コードは、同じブロックの情報ビットで動作する連結要素コードにより構成され、インターリーバにより分離される。この要素コードはそれぞれ復号される。ターボ・コードの性能で鍵となるのは、要素復号器の間での情報の反復交換である。

　繰り返し交換された情報は、受信したビットkがd_k=0またはd_k=1のいずれかとして送られた尤度を表している。決定は、ログ尤度比（Log-Likelihood-Ratio）（LLR (d_k)=log{P(d_k=1)/P(d_k=0)}）の表記により表され、この決定の信頼性が、その大きさにより表される。以降、変換された情報は単純にLLRと呼ぶ。

　インターリービングとは、隣接する関係をばらばらにするために、処理順序をスクランブルすることであり、ターボ・コードの性能において不可欠である。位置kで生成されたLLRは、LLR（d_k）として示される。そしてRAM中のインターリーブされた位置に書き込まれる。LLR_prod(d_k)→LLR_RAM(d_{interleaved(k)})となる。

　インターリーバおよびデインターリーバのテーブルは、ソースアドレスからターゲットアドレスへの１対１のマッピングを含んでいる。表１は、インターリーブを実行するために６つのLLRを再配置する例を示している。

　デインターリーブすることにより、LLRを再度元のシーケンスに戻す（例えば3GPP準拠のテーブルでは、5114までのエントリを含む）。すべての生成されたLLRについて、LLRは１つずつ読み出されなければならない。タイムステップあたり１つしかLLRが生成されない場合、間接アドレスを介して高速にインターリーブを実行することができる。しかしながら、処理量が多いアプリケーションでは、タイムステップあたり１つよりも多いLLRを生成する並行アーキテクチャが必要になる。従って複数のLLRを同時に読み書きしなければならない。読み書きされるLLRの数をNで表す。

　0.20μｍ技術において、１つのプロデューサで、１０回の繰り返しを仮定すると最大約７Mビット毎秒の処理量を達成することができる。100Mビット毎秒になるとして、将来の通信システムとして合理的に仮定すると、N=16プロデューサでは、16ポートのRAMが必要になる。しかしNポートRAMを使用してアクセスコンフリクトを解決することは一般的には実現不可能である。

　読み出しアクセスコンフリクトは、それぞれNのメモリを使用することにより回避することができる。書き込みアクセスコンフリクトは、同じく容易には回避できない。生成されたLLRが記憶されなければならない位置は、インターリーバに依存する。任意のインターリーバについて、ターゲットメモリ、各LLRが行くべきRAMは、設計時点では分からない。各タイムステップで、そして各RAMについて、記憶されるLLRの数は、０からNまで変化しうる。その結果単一のポートメモリに同時にアクセスすることは、処理量の多いターボ・デコーディングでは大きなボトルネックになっている。

　問題を適切に説明するために、表１のインターリーバ・テーブルを２つの同時に生成されたLLRに当てはめ、そのアドレスをそれぞれ２つのRAMに割り当てる。表２は、インターリーバテーブルのエントリを、関連するRAMと関連するアドレスとともに示している（以降、インターリーバのみについて説明する。もちろん、デインターリーバについても同様に考えることができる）。

　書き込みアクセス数は、インターリーバ・テーブルおよび生成スキームから求めることができる。ここで、２つのLLRはアドレスに対して昇順に生成され、インターリーブが表２に従って実行されると仮定して、表３でその結果の書き込みアクセスを示す。

　最初のタイムステップで、例えば１つのLLRがソースのRAM1（アドレス１）から読みだされ、ターゲットRAM1（アドレス２）に書き込まれる。もう一方は、ソースRAM2（アドレス１）からの読み出しとターゲットRAM1（アドレス２）への書き込みを同時に行い、その結果ターゲットRAM1のための２つ同時の書き込みアクセスを行うことになる。

　非特許文献１には、各所定のアーキテクチャおよびブロックサイズについての専用インターリービング手法があり、発生するアクセス上の課題をこれにより回避している。しかしそれでは、例えば3GPPなどの規格の所定のインターリーバをおくことも、任意のブロック長または程度で並列化することもできない。

　他の手法では、コンポーネントデコーダ間の無線接続を介して実現される固定インターリーバを用いる。同時にインターリービングを実行することができる、他のアーキテクチャがISCAS’02で発表された。これは非特許文献２に示されている。

　非特許文献３にあるように、第３世代無線携帯システムではチャネル符号化技術としてのターボ・コードとともに、畳み込み符号を特定している。

　非特許文献４にあるように、MAPアルゴリズムを用いたターボエンコーダアーキテクチャを実現する上での問題点は、すでにいくつかの論文で議論されており、よく知られたものとなっている。

　非特許文献５にあるように、MAPアルゴリズムはオペレータ強度を減らすために対数領域へと変換される。
A.Giuletti, L.Van Der Perre, M.Strum. Parallel turbo coding interleaver: avoiding collisions in accesses to storage elements. IEEE Electronics Letters Vol.38 N°5, Feb.2002 M.J.Thul, N.Wehn, and L.P.Rao. Enabling High-Speed Turbo-Decoding Through Concurrent Interleaving. In Proc.2002 IEEE International Symposium on Circuit and Systems (ISCAS’02) 3GPP, Technical Specification Group Radio Access Network、Multiplexing and channel coding (FDD)、(3G TS 25.212 version 3.5.0(2000-12), 1999年発行 A.Worm. Implementation Issues of Turbo-Decorders、カイゼルスローテルン大学（University of Kaiserslautern）、電子工学情報技術学部（Department of Electrical engineering and Information Technology）、マイクロエレクトロニクス・システム研究所（Institute of Microelectronics Systems）、博士論文、Forschungsberichte Mikroelektronik, Bd.3、ドイツ、2001 S.S.Pietrobond and A.S.Barbulescu. A Simplification of the Modified Bahl Decoding Algorithm for Systematic Convolutional Codes. In Proc. International Symposium on Information Theory and its Applications, page 1073-1077, オーストラリア、シドニー、1994年11月

　ISCAS’02で発表された基本アーキテクチャは、単一のLLRディストリビュータに基づいており、流入するNのデータすべてについて、ターゲットRAMおよびアドレスを決定するためのものである。Nの関連するデータセットが、流入データおよびローカルアドレスにより構成されて形成される。「関連するかしないか」の信号がさらに、各データセットについて各バッファに与えられる。

　各バッファは、従ってすべてのデータセットにアクセスしなければならない。すべてのデータセットから、各バッファは、ローカルターゲットRAMに向けられるものを選択する。ツリー型構造が、LLRディストリビュータをルートとして、ターゲットRAMに関連するバッファをリーフとして構築される。

　Nが大きいものについては、このアーキテクチャのクリティカルパスは、LLRディストリビュータの中にあり、Nが増加するにつれて増加する。さらに、バッファ自身は、１サイクルで複数の入力を記憶できなければならない。こうしたバッファが開発されてきたが、そこに内在する複雑さは、入力数に対して指数関数的に増加する。各バッファのレジスタの数には、大きな役割はない。２ステージのバッファに基づいて最適化することが、ISCAS’02で公表された。これによって、バッファあたりの入力数が制限される。

　しかしながら相互接続の問題が、多重ステージアプローチにおいて依然として重大である。LLRディストリビュータはチップ全体の橋渡しを行う（span）。このように広く拡散する要素を設計することは、現在の設計手法を用いて克服するには大きな難問である。さらに上述のように、各バッファは、Nのデータセットおよび対応する有効性信号を介して、LLRディストリビュータに接続されなければならない。このことによって、拡張トップレベルのルーティングが実現される。従ってこのアーキテクチャは、高度なサブミクロン技術の相互接続において、否定的な影響が大きい。

　通信の主な部分は基本的に、かなり大きい負荷を持つ共有媒体で行われ、その際に各データを高価なブロードキャストで移動させている。こうしたブロードキャストは、性能および出力のボトルネックであると認識されてきた。

　本発明は、ロジックを分散して通信がブロードキャストするという問題の解消を、２地点間の相互接続ノードに基づいた、同時にインターリーブを行う新たな構造を設計することにより行っている。

　本発明の目的の１つは、書き込みアクセスコンフリクトを、全体的なレイテンシを増加させることなく解消することである。さらには、任意数のソフト値を、生成して処理することができる。そして、アーキテクチャが分散され、デコーダ全体の設計にスムーズに合致できるようにしている。

　本発明の一形態として提案する電子装置が備えるのは、
・N個の基本ソースメモリに分けられ、一連の入力データを記憶するソースメモリ手段。

・クロック信号によりクロックされ、N個の出力を有し、該クロック信号の１サイクルあたりにN個のデータを生成する処理手段。該N個のデータは、前記N個の基本ソースメモリの相対ソースアドレスにそれぞれ記憶されるN個の入力データにそれぞれ関連する。

・N個の単一ポートターゲットメモリ。

・それぞれの相対ソースアドレスについて、１つのターゲットメモリの番号と、対応する相対ターゲットアドレスをもつ、N個のインターリービングテーブル。

・リング構造で接続されるN個のセル。

　該セルはそれぞれ、前記処理手段の出力、１つのインターリービングテーブル、１つのターゲットメモリのポートの間で接続され、該セルはそれぞれ、前記処理手段および２つの隣接するセルからデータを受け取り、少なくともいくつかの受け取ったデータを前記隣接セルの少なくとも１つに送るか、または受信したもののいくつかを関連するターゲットメモリに逐次書き込むかを、前記インターリービングテーブルの内容にしたがって行う。

　言い換えると、本発明による相互接続起動設計アプローチは、ローカルインターリーバのセルが簡略化され、制御フローをほとんど無視できるようになる。グローバル・ルーティングも、グローバル制御も必要ではなくなる。

　本発明の一形態では、セルはそれぞれ次のものを備える。

・処理手段の対応出力と、対応インターリービングテーブルと、２つの隣接セルとに接続される配分手段。該配分手段は、対応するターゲットメモリの番号および対応する相対ターゲットアドレスを含むターゲット情報にそれぞれ関連して生成されたデータを受信し、対応する方向情報とともに、ターゲット情報に関連して生成されたデータを送る。

・前記配分手段と、対応するターゲットメモリと、２つの隣接するセルに接続されるソーティング・バッファ手段。該ソーティング・バッファ手段は、ターゲット情報に関連する対応データおよび対応する方向情報を受信し、実際に通過すべきものを、対応する方向情報に関連してこれらのデータから選択し、逐次送信する。

　本発明の一形態では、配分手段は次のものを備える。

・対応する処理手段の出力と、対応するインターリービング出力とに接続されるローカルディストリビュータ。該ローカルディストリビュータは、ターゲット情報に関連して生成されたローカルデータを受信し、ターゲット情報に関連して生成されたローカルデータを、方向情報とともに送る。

・ターゲット情報に関連する右隣接セルにより送られる右入力データを受信し、ターゲット情報に関連する右入力データを、方向情報とともに送信する右入力ディストリビュータ。

・ターゲット情報に関連する左隣接セルにより送られる左入力データを受信し、ターゲット情報に関連する左入力データを、方向情報とともに送信する左入力ディストリビュータ。

　本発明の一形態では、ソートバッファ手段は次のものを備える。

・３つの入力を持ち、それぞれローカル、右入力、左入力の、ディストリビュータに接続されるローカルアウトソーティング・バッファ。該ローカルアウトソーティング・バッファは、ターゲット情報および対応する方向情報に関連する対応データを受信し、これらのデータから、ターゲットメモリに記憶されるべきものを、対応する方向情報に関連して選択し、前記ターゲットメモリに、相対目的地アドレスに関連して逐次書き込みを行う。

・２つの入力を持ち、それぞれローカルおよび右隣接セルの左入力の、ディストリビュータに接続される左出力ソーティング・バッファ。該左出力ソーティング・バッファは、ターゲット情報および方向情報に関連した対応データを受信し、左隣接セルの前記右入力ディストリビュータに送られるべきものを、これらのデータについて方向情報に関連して選択し、ターゲット情報を持つ前記選択されたデータを逐次送信する。

・２つの入力を持ち、それぞれローカルおよび右隣接セルの左入力の、ディストリビュータに接続される右出力ソーティング・バッファ。該右出力ソーティング・バッファは、ターゲット情報と方向情報に関連する対応データを受信し、右隣接セルの左入力ディストリビュータに送られるべきものを、これらのデータから方向情報に関連して選択し、ターゲット情報を持つ前記選択されたデータを逐次送信する。

　本発明の一形態では、ソーティング・バッファはそれぞれ次のものを備える。

・参照方向情報に関連し、ソーティング・バッファの入力を形成する入力と、入力の数に等しい出力の数と、前記参照方向情報を受けとる制御入力手段とを有し、入力で受けとったデータから、前記参照方向情報と同一の方向情報を有するものを選択し、選択されたデータを後続の出力に送るソーティング手段。

・所定数の基本レジスタをもつレジスタ手段。各基本レジスタは、ターゲット情報をもつ選択されたデータを記憶する。

・実際に書き込まれる値の数によりシフトされる前に、選択されたデータを後続の基本レジスタに書き込む書き込みポインタ手段。

・基本レジスタを逐次読み出す読み出しポインタ手段。

　本発明の電子回路は、集積回路によって実現することができる。

　本発明は、上述の電子装置を備えるコードデコーダまたはコードエンコーダを提案することができる。このコードデコーダは、ターボコードデコーダにすることができる。

　本発明は、上述のように定義されるコードデコーダを備える、無線通信システムの部品を提案することができる。こうした部品は、携帯電話端末または基地局を形成することができる。

　図１を参照して、携帯電話端末TPの受信チェーンに組み込まれた本発明のターボデコーダを説明する。なお本発明の範囲は、この特定の実施形態に限定されない。

　符号化された信号は、アンテナANTにより受信され、受信機の無線周波数ステージREFによって処理される。REFステージの出力では、AD変換機により信号がデジタルドメインに変換される。デジタルベースバンド信号は「レイク」デモジュレータRRによって処理される。RRは一般的にCDMAシステムの場合に用いられる。

　それから、チャネル復号ステージは、本発明のターボ・コード復号器CTDを含む。処理チェーンはまた、ソース復号ブロックDCSを含む。ここではソースの復号処理を実行する。第３世代無線携帯システムではチャネル符号化技術としてのターボ・コードとともに、畳み込み符号を特定している。

　ターボ・コード符号器では、誤り検出訂正が、パリティビットを導入することにより可能になっている。ターボ・コードについて、もとの情報はシステマティック情報として示されているが、パリティ情報とともに送信される。３GPPのためのエンコーダは、制約長K=4をもつ、２つの再帰的システマティック畳み込み（RSC）エンコーダにより構成される。これは、８ステート有限状態マシンとして解釈することができる。第１のRSCエンコーダは、もとのところにある情報のブロックで動作し、第２のRSCエンコーダは、インターリーブされたシーケンスにある。

　受信機側では、それぞれに対応する要素デコーダがある。各コンポーネントデコーダは、例えばMaximam-A-Posteriori(MAP)アルゴリズムと呼ばれるものを構成し、通常はソフトインソフトアウト(SISO)デコーダと呼ばれる。

　各ブロックの情報は、繰り返し復号される。システム化された情報およびパリティ情報は、第１コンポーネントデコーダ（MAP1）の入力として提供される。MAP1のソフト出力は、“０”または“１”として送られる受信ビットの信頼性を反映している。これらの信頼性は、エンコーダの場合と同じようにインターリーブされ、優先情報として第２コンポーネントデコーダ（MAP2）に送られる。第２コンポーネントデコーダは、この情報を用いて推定値にバイアスをかける。この推定値は、インターリーブされたシステム情報および第２エンコーダのシステム情報を含んでいる。ソフト出力は、再度MAP1に戻される。こうしたことを繰り返す。交換は中止基準を満たすまで繰り返される。中止基準は「固定の回数繰り返す」というような単純なものから、周期的冗長検査、そしてさらに複雑な統計解析によるものまで多岐にわたる。

　MAPアルゴリズムを用いたターボエンコーダアーキテクチャを実現する上での問題点は、すでにいくつかの論文で議論されており、よく知られたものとなっている。MAPアルゴリズムはオペレータ強度を減らすために対数領域へと変換される。

　もっとも適切なコードワードを探すことによりターボ・コードを復号することは、かなり複雑である。従って反復復号が薦められる。２つの畳み込みコードは別々に復号される。復号を行っている間、各デコーダは他方によって収集された情報を組み込む。この「情報の収集」は、ソフト出力値の交換であり、ここで１つのユニットのビット推定値は、次のための優先情報へと変換される。従ってデコーダはソフト入力ソフト出力（SISO）ユニットでなければならない。

　表記が示すところによると、このビットは１または０であることが仮定されており、この決定の信頼性は大きさで表現される。最終デコーディングステージの間に収集された情報を抽出するために、この推定値を導出するシステマティックで先行する情報が引かれなければならない。その結果、L¹(d_k)=Λ¹ (d_k)-y_k ^s-L² _deint(d_k)、 L²(d_k)=Λ² (d_k)-yks-L¹ _deint(d_k)が得られる。これは、付帯的情報と呼ばれる。所定の値をビット単位で持つデコーダの信頼性は、もう一方についての初期推測を偏らせる。

　図２は、２つのMAPデコーダにより構成されるターボコードデコーダCTD、インターリーブ手段IL、デインターリーブ手段を示している。先行情報入力としての、あるデコーダの入力を次に送ることで、デコーディングを繰り返しての改良が可能になる。またターボ・コードにその名前を与える。それは、ターボエンジンを燃焼するのに用いられる、「消耗のフィードバック」に似ているからである。デコーダへの入力は、受信されたチャネル値（システマティック、パリティ１、パリティ２）である。最初のMAP1演算の間、最初の情報は０にセットされる。SISOデコーダMAP1およびMAP2に加え、メモリは入出力値を記憶することが必要とされる。インターリーバおよびデインターリーバ・パターンについては特に必要である。

　図３はこれらのメモリを概略的に示している。より正確には、この例ではMAP1ユニットとMAP2ユニットは、N出力（ここでN=4）を有する多重LLRプロデューサである。これはMAPユニットをクロックするクロック信号のサイクルごとにNのデータ（ここではNのLLR）を生成するためのものである。NのデータはそれぞれNの入力データに関連している。Nの入力データはそれぞれNの基本ソースメモリに記憶されている。ソースメモリはソースメモリ手段SMMを形成している。

　リング構造RGSに接続されているNセルは、MAP1ユニットの出力に接続されるとともに、ここではNインターリーブテーブルにより構成されるインターリーブテーブル手段に接続される。リング構造RGSを通過したあとで、Nの生成されたデータ（ここではNの生成されたLLR）が、ここではNのターゲットメモリにより構成されるターゲットメモリ手段TMMに記憶される。ソースメモリおよびターゲットメモリはそれぞれ、単一のポートメモリである。

　MAP2ユニットについては、ターゲットメモリ手段TMMはソースメモリ手段として動作する。MAP1ユニットのソースメモリ手段SMMは、MAP2ユニットのターゲットメモリ手段として動作する。さらに、インターリーブテーブル手段はデインターリーブテーブル手段DILTMにより置き換えられる。

　概略的に説明すると、本発明の電子装置は、処理手段（ここでは例えばMAPユニット）、ソースメモリ手段SMM、リング構造RGS、インターリーブテーブル手段ILTM、ターゲットメモリ手段TMMを備える。

　こうした電子装置の構造および動作を、図面を参照してこれから詳述する。さらに、電子装置はインターリーブテーブル手段を用いて説明されるが、同様の考え方を、事実上インターリーブ手段と同じように考えることができるデインターリーブテーブル手段に対しても適用されることは明らかである。

　図４でさらに詳細に説明されるように、Nは４であり、リング構造RGSの各セルCLiは、処理手段MAP1の出力、インターリーブテーブルILTi、ターゲットメモリTMiのポートの間で接続される。

　概略的に説明すると、すべてのセルは、処理手段のそれぞれの出力からのデータと、２つのそれぞれ隣接するセルからのデータを受信する。そしてこれら受信のうち少なくともいくつかを、前記２つのそれぞれの隣接セルの少なくとも１つに送るか、またはこれら受信データの少なくともいくつかを、関連するターゲットメモリに逐次書き込み、前記インターリービングテーブルの内容に対応させる。

　インターリービングテーブルILTiはそれぞれ、１つのソースメモリの相対ソースアドレスのそれぞれについて、ターゲットメモリに対応する相対ターゲットアドレスと、このターゲットメモリの番号とを備える。ターゲットメモリの番号および対応する相対ターゲットアドレスは、データ（LLR）に関連するターゲット情報を構成する。

　図５でさらに説明するように、セルCLiは、処理手段MAP1の対応出力および対応インターリービングテーブルに接続される配分手段（LD）と、２つの隣接セルに接続される配分手段（RID,LID）も備える。

　配分手段は、ターゲット情報にそれぞれ関連して生成されたデータを受信する。配分手段は、対応する方向情報とともに、ターゲット情報に関連して生成されたデータを送る。

　さらに配分手段に関連し、各セルは、ソーティング・バッファ手段LB,LOB,ROBを備える。これらは配分手段に接続されるだけでなく、対応するターゲットメモリおよび２つの隣接するセルにも接続されている。

　概略的に説明すると、ソーティング・バッファ手段は、ターゲット情報に関連する対応データおよび対応する方向情報を受信し、実際に通過すべきものを、対応する方向情報に関連してこれらのデータから選択し、逐次送信する。

　配分手段に戻ると、図５では配分手段はローカルディストリビュータを備え、対応する処理手段MAP1の出力と、対応するインターリービング出力に接続される。ローカルディストリビュータは、ターゲット情報に関連して生成されたローカルデータを受信する。ターゲット情報は、対応するターゲットメモリの番号と、そこで対応する相対ターゲットアドレスを含んでいる。

　セルCLiのこのローカルディストリビュータは、流入するデータが、セルCLiに接続されるターゲットRAM TMiに記憶されるのか、左か右に送られなければならないのかについて決めさえすればよい。非ローカルデータの方向は、ターゲットRAMへの最短距離に基づいて求められる。

　ローカルディストリビュータは、例えば論理回路によってつくられ、ターゲット情報をもつ受信データを送信し、このデータの方向情報を生成する。この方向情報は例えば、２ビットをもつワードである。例えば、値（０，０）は、ターゲットRAM TMiに向かって「進む」ことを意味する。値（０，１）は、左へ進むことを意味し、値（１，０）は、右に進むことを意味する。

　ルックアップテーブルは、図５には示されないが、セルに関連し、様々な値の方向情報と、様々なセルの番号（すなわち異なるターゲットメモリの番号）とをマッピングしたものを含んでいる。データがやってくると、ローカルディストリビュータは、このデータに関連する対応ターゲットメモリの番号をルックアップテーブルのコンテンツと比較して、対応する方向情報を生成する。

　２つのディストリビュータが、左および右入力のために、各セルでさらに必要になる。より正確には、セルCLiの配分手段は、右入力ディストリビュータRIDと、左入力ディストリビュータLIDを備えている。

　右入力ディストリビュータは、ターゲット情報に関連する右隣接セルにより送られる、右入力データを受信する。右入力ディストリビュータは、ターゲット情報に関連する右入力データを、方向情報とともに送信する。方向情報はまた、ルックアップテーブルを用いて生成される。同様に、左入力ディストリビュータは、左隣接セルにより送られる左入力データを受信し、方向情報とともに送信する。

　図５で説明されるように、ローカルディストリビュータLDにより受信されたデータは、ローカルターゲットメモリTMiに記憶するか、左または右に送ることができる。同様に、右入力ディストリビュータにより受信されたデータは、ローカルターゲットRAM TMiに記憶されるか左隣接セルに送られるかすることができる。左入力ディストリビュータLIDにより受信されたデータは、ローカルRAM TMiに記憶されるか、右隣接セルに送られるかすることができる。

　ソートバッファ手段は、ローカルアウトソーティング・バッファLBを備える。LBは、３つの入力を持ち、それぞれローカル、右入力、左入力の、ディストリビュータに接続される。ローカルアウトソーティング・バッファLOBもまた、ローカルターゲットメモリTMiのポートに接続される１つの出力を持つ。

　ローカルアウトソーティング・バッファLBは、ターゲット情報および対応する方向情報に関連する対応データを受信し、これらのデータから、ターゲットメモリTMiに記憶されるべきものを、対応する方向情報に関連して選択し、前記ターゲットメモリに、相対目的地アドレスに関連して逐次書き込みを行う、
　この場合、ローカルアウト・バッファLBは、１クロックサイクルで0,1,2,3のいずれかのデータを受信することができ、そしてローカルターゲットRAMに記憶される。言い換えると、いくつかのデータセットが同じターゲットを持つので、ローカルバッファは、１サイクルあたり１つより多いデータを持つこと、１サイクルあたり１つのデータを逐次送信すること、ができなければならない。

　左出力ソーティング・バッファLOBは、ターゲット情報および方向情報に関連した対応データを受信し、左隣接セルの前記右入力ディストリビュータに送られるべきものを、これらのデータについて方向情報に関連して選択し、ターゲット情報を持つ前記選択されたデータを逐次送信する。

　同様に、ソーティング・バッファ手段はまた、右出力ソーティング・バッファROBを備える。ROBは２つの入力を持ち、それぞれローカルおよび右隣接セルの左入力の、ディストリビュータに接続される。右出力ソーティング・バッファROBは、ターゲット情報と方向情報に関連する対応データを受信し、右隣接セルの左入力ディストリビュータに送られるべきものを、これらのデータから方向情報に関連して選択し、ターゲット情報を持つ前記選択されたデータを逐次送信する。

　ここで図６および図７を参照し、ローカルアウト・バッファLBの実施形態をさらに詳細に説明する。すでに説明したように、３つのデータが、ローカルアウト・バッファLBの３つの入力で受けとられる。しかし、ローカルターゲットRAM TMiに３つすべてまたはそのうちいくつかを記憶するか、もしくはいずれも記憶しないかを、方向情報に応じて行わなければならない。そして、こうしたすべてのデータは同一のクロックサイクルで受信されるが、１サイクルでターゲットRAM TMiに記憶できるのは、１つのデータだけである。

　従ってこうしたバッファは、同一のサイクルで、３つの値を記憶し１つの値をメモリへと出力できなければならない。こうしたバッファは、ランダムアクセスをサポートする必要はない。並行して３つまでの値を記憶することができる特別のレジスタファイルとして実現される。値はここで、関連ターゲット情報をもち、関連相対アドレスを含むLLRデータにより構成される。

　バッファへの書き込みおよび読み出しアクセスは、書き込みウィンドウとともにモデル化することができる。ここで、値はレジスタおよび読み出しウィンドウに記憶することができる。書き込みウィンドウは３つのレジスタを含み、最悪の場合多くの同時書き込みアクセスが発生する。実際に書き込まれた値の数によってのみシフトを行うことで、関係ない値で
「ホール」ができることを防いでいる。

　図７は、ソーティング手段SSMバッファの一形態を概略的に示している。ソーティング手段は、ここで２つのマルチプレクサの２つのステージを備えている。１つは制御信号C_j ^kにより制御される。

　制御信号が値１をとるとき、マルチプレクサの入力１で受信されたデータは、出力で送信される。同様に、制御信号が値０をとるとき、入力０で受信されたデータは、マルチプレクサの出力で送信される。

　ソーティング手段SSMは、このバッファについての参照方向情報に関連している。例えばローカルアウトソーティング・バッファLBの場合、参照方向情報（０，０）に関連する。データがソーティング手段SSMの入力にくるとき、その方向情報は、参照方向情報と比較される。これらの２つの方向情報が同一の場合、決定変数r^xはこのデータに関連し、例えば値１をとる。逆の場合、決定変数r^xは値０をとる。

　制御手段は論理ゲートにより実現され、次のように制御信号を生成する。

　従って入力からは、このバッファに関連するものだけが選択され並べられ、それにより、例えばs¹から開始する中断のないシーケンスが形成される。これらのソートされたシーケンスおよび関連入力（R）の全体の数は、レジスタ手段に送られる。出力s¹からs^Rは、レジスタ手段RGMに記憶される。このことにより、レジスタ手段RGMを関連データのみで継続的に満たすことができる。

　レジスタ手段RGMからの読み出しのときに、ローカルアドレスaとデータdは再度分離され、これに従ってターゲットRAMをアドレスするのに用いられる。

　もちろん同様のアーキテクチャは、左出力ソーティング・バッファおよび右出力ソーティング・バッファに用いられる。この場合、３つではなく２つの入力のみを持つという点で異なる。

　本発明の、パラメータ可能なVHDLモデルの電子装置が開発されている。0.2μｍ基準のセルライブラリを用いて合成が実行される。最悪の状況下でも、最大クロック周波数190MHzが実現され、このときこの技術でMAPデコーダを構成要素とした最先端のものを実現すると、約150MHzでクロックすることができる。

　本発明にかかる配分アーキテクチャをもつ16プロデューサのターボデコーダシステムは、150MHzでクロックすることができる。処理量をもとに比較すると、ツリー型構造を用いるにあたっては、90MHzでは26のプロデューサが必要になる。これはISCA’02（5月2日）で展示されたもので、これにより、全体領域で約30％の増加になる。

　本発明は、ターボ・コードを用いた特定の適用形態のチャネルデコーディングに限定するものではなく、パリティチェックマトリックスを多重インターリーバとして解釈することもできるLDPCコードデコーダに対しても適用することができる。

　さらに本発明のアーキテクチャは、無線システムに有用なだけではなく、ワイヤライン、ワイヤレス、ルータを含むすべての種類の通信システムに対しても有用である。

　本発明のアーキテクチャは、すべての種類のインターリーバおよびでインターリーバに対して用いることができる。例えば、ターボコードインターリーバ/デインターリーバ、または通常チャネルのインターリーバ/デインターリーバがある。

　さらに本発明は、１クロックサイクルの間に生成された多重データをメモリに記憶することに関連する。メモリは、これらのメモリに同時に記憶されるべきデータの数よりも少ないポート数を持っている。

　そして本発明のアーキテクチャは、統計的に等しいアクセス配分を行う多重ソースおよび多重シンクをもつ、すべての種類のシステムに用いることができる。シンクへのアクセスの均等な配分を行うことにより、最適化を実現することができる。

　不均一に配分したシステムに対して、アーキテクチャは最適化されてないがそれに準じたものになっている。とはいえ、メモリ量をさらに追加することで依然として用いることができる。

本発明にかかる電子装置を含む、携帯電話端末の受信チェーンのブロック図。本発明にかかる電子装置を含む、ターボ復号器。ターボ・コード復号器に組み込まれた、本発明にかかる電子装置を説明する別のブロック図。本発明にかかる電子装置の一部を詳細に示すブロック図。本発明にかかる電子装置に組み込まれたローカルセルの概略を詳細に説明するブロック図。本発明にかかる電子装置に組み込まれたソーティング・バッファの概略を詳細に説明するブロック図。本発明にかかる電子装置に組み込まれたソーティングバッファの概略を詳細に説明するブロック図。

符号の説明

　CTD　　ターボ・コードデコーダ
　IL　　　インターリーバ
　DIL　　デインターリーバ
　MAP1,MAP2　　SISOデコーダ
　SMM　　ソースメモリ
　TMM　　ターゲットメモリ
　CL　　セル

Claims

　N個の基本ソースメモリに分けられ、一連の入力データを記憶するソースメモリ手段と、
　クロック信号によりクロックされ、N個の出力を有し、該クロック信号の１サイクルあたりにN個のデータを生成する処理手段を備え、該N個のデータは、前記N個の基本ソースメモリの相対ソースアドレスにそれぞれ記憶されるN個の入力データにそれぞれ関連し、
　N個の単一ポートターゲットメモリと、
　それぞれの相対ソースアドレスについて、１つのターゲットメモリの番号および対応する相対ターゲットアドレスをもつ、N個のインターリービングテーブルと、
　リング構造で接続されるN個のセルを備え、
　該セルはそれぞれ、前記処理手段の出力、１つのインターリービングテーブル、１つのターゲットメモリのポートの間で接続され、該セルはそれぞれ、前記処理手段および２つの隣接するセルからデータを受け取り、少なくともいくつかの受け取ったデータを前記隣接セルの少なくとも１つに送るか、または受信したもののいくつかを関連するターゲットメモリに逐次書き込むかを、前記インターリービングテーブルの内容にしたがって行う電子装置。
　前記セルはそれぞれ、
　処理手段の対応出力と、対応インターリービングテーブルと、２つの隣接セルとに接続される配分手段を備え、
　該配分手段は、ターゲットメモリの対応する番号および対応する相対ターゲットアドレスを含むターゲット情報にそれぞれ関連して生成されたデータを受信し、対応する方向情報とともに、ターゲット情報に関連して生成されたデータを送り、
　前記配分手段と、対応するターゲットメモリと、２つの隣接するセルに接続されるソーティング・バッファ手段を備え、
　該ソーティング・バッファ手段は、ターゲット情報に関連する対応データおよび対応する方向情報を受信し、実際に通過すべきものを、対応する方向情報に関連してこれらのデータから選択し、逐次送信する、
　請求項１に記載の電子装置。
　前記配分手段は、
　対応する処理手段の出力と、対応するインターリービング出力とに接続されるローカルディストリビュータを備え、該ローカルディストリビュータは、ターゲット情報に関連して生成されたローカルデータを受信し、ターゲット情報に関連して生成されたローカルデータを、方向情報とともに送り、
　ターゲット情報に関連する右隣接セルにより送られる右入力データを受信し、ターゲット情報に関連する右入力データを、方向情報とともに送信する右入力ディストリビュータと、
　ターゲット情報に関連する左隣接セルにより送られる左入力データを受信し、ターゲット情報に関連する左入力データを、方向情報とともに送信する左入力ディストリビュータと、
　を備える請求項２に記載の電子装置。
　ソートバッファ手段は、
　３つの入力を持ち、それぞれローカル、右入力、左入力の、ディストリビュータに接続されるローカルアウトソーティング・バッファを備え、該ローカルアウトソーティング・バッファは、ターゲット情報および対応する方向情報に関連する対応データを受信し、これらのデータから、ターゲットメモリに記憶されるべきものを、対応する方向情報に関連して選択し、前記ターゲットメモリに、相対目的地アドレスに関連して逐次書き込みを行い、
　２つの入力を持ち、それぞれローカルおよび右隣接セルの左入力の、ディストリビュータに接続される左出力ソーティング・バッファを備え、該左出力ソーティング・バッファは、ターゲット情報および方向情報に関連した対応データを受信し、左隣接セルの前記右入力ディストリビュータに送られるべきものを、これらのデータについて方向情報に関連して選択し、ターゲット情報を持つ前記選択されたデータを逐次送信し、
　２つの入力を持ち、それぞれローカルおよび右隣接セルの左入力の、ディストリビュータに接続される右出力ソーティング・バッファを備え、該右出力ソーティング・バッファは、ターゲット情報と方向情報に関連する対応データを受信し、右隣接セルの左入力ディストリビュータに送られるべきものを、これらのデータから方向情報に関連して選択し、ターゲット情報を持つ前記選択されたデータを逐次送信する、
　請求項３に記載の電子装置。
　前記ソーティング・バッファはそれぞれ、
　参照方向情報に関連し、ソーティング・バッファの入力を形成する入力と、入力の数に等しい出力の数と、前記参照方向情報を受けとる制御入力手段とを有し、入力で受けとったデータから、前記参照方向情報と同一の方向情報を有するものを選択し、選択されたデータを後続の出力に送るソーティング手段と、
　所定数の基本レジスタをもつレジスタ手段を備え、各基本レジスタは、ターゲット情報をもつ選択されたデータを記憶し、
　実際に書き込まれる値の番号によりシフトされる前に、選択されたデータを後続の基本レジスタに書き込む書き込みポインタ手段と、
　前記基本レジスタを逐次読み出す読み出しポインタ手段と、
　を備える請求項２から４のいずれか１つに記載の電子装置。
　集積回路によって実現される、請求項１から５のいずれか１つの電子装置。
　請求項１から６のいずれか１つの電子装置を備えるコードデコーダ。
　ターボコードデコーダである請求項７に記載のコードデコーダ。
　請求項１から６のいずれか１つの電子装置を備えるコードエンコーダ。
　ターボコードエンコーダである請求項９に記載のコードエンコーダ。
　請求項１から６のいずれか１つに記載の電子装置を備えるインターリーバ。
　請求項１から６のいずれか１つに記載の電子装置を備えるデインターリーバ。
　請求項７または８のコードエンコーダを備える、例えば無線通信システムなどの通信システムの部品。
　請求項９または１０のコードエンコーダを備える請求項１３に記載の部品。
　携帯電話端末を構成する請求項１４に記載の部品。
　基地局を形成する請求項１４に記載の部品。