KR20140140252A - 인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치 및 그 방법 - Google Patents

인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치 및 그 방법 Download PDF

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Abstract

본 발명은 인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치 및 그 방법에 관한 것으로, 제1 디코더에서 복호화된 데이터를 제1 인터리버 또는 제2 인터리버에 의해 인터리빙된 데이터와 제2 디코더에서 복호화된 데이터를 디인터리버에 의해 디인터리빙된 데이터를 저장하는 다수개의 메모리들을 구비하는 메모리 모듈부;상기 인터리빙 또는 디인터리빙된 데이터를 상기 메모리 모듈부에 저장하기 위한 출력 신호가 전송되면 상기 다수개의 메모리들 중 어느 하나의 메모리에 포함되는 다수개의 메모리 블록 중 어느 하나의 메모리 블록을 선택하는 블록 선택부; 및 상기 출력 신호에 어드레스를 부여하는 어드레스 부여부;를 포함한다.

Description

인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치 및 그 방법{MEMORY ACCESS APPARATUS AND METHOD FOR INTERLEAVING AND DEINTERLEAVING}
본 발명은 인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치 및 그 방법에 관한 것으로, 보다 자세하게는 인터리빙 및 디인터리빙 과정 중 메모리 엑세스를 동시에 수행하기 위한 인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치 및 그 방법에 관한 것이다.
인터리버(Interleaver)는 기억 장치(Memory)등을 이용하여 무선 통신에서 집중적으로 발생할 수 있는 오류에 대해 정정기능을 갖는 장치로서, 정정기능 범위 내에서 오류 발생 시간을 펼쳐주는 역할을 수행한다.
차세대 무선랜과 같은 무선 단말기를 포함하는 고속의 디지털 통신 시스템은 다수 종류의 인터리버 중에 주로 블록 인터리버를 사용한다.
블록 인터리버는 채널 왜곡에 의해 발생되는 수신측에서의 비트오류를 방지하기 위해 수신측 비트 오류를 검출하기 위한 순방향 오류 정정 방식을 이용하며, 무선 통신 채널환경에서 필수로 요구되는 인터리빙 기술이다.
이러한 블록 인터리버를 이용한 종래 기술로는 한국공개특허 10-2004-0050935호에 개시된 "블록 인터리버의 읽기용 어드레스 계수 장치 및 그 방법"이 있다. 이와 같은 종래 기술은 비동기 방식 단말기 시스템의 전송 신호 간격에 따라 다른 패턴으로 구성되는 인터리버에서 메모리에 있는 데이터를 읽어 들이기 위한 알고리즘을 단순화하여 메모리 읽기 동작을 신속하게 처리하기 위한 읽기용 어드레스 계수 장치 및 그 방법에 관하여 개시하고 있다.
일반적으로 무선 랜에서 이용되는 인터리버는 하나의 메모리를 가지고 시분하여 사용되며, 메모리에 관한 접근은 쓰기 제어블록과 읽기 제어블록 그리고 인터리버 전체를 제어하는 블록들이 담당하게 된다.
이때, 쓰기 제어 블록과 읽기 제어 블록은 전체 제어 블록의 제어에 기초하여 메모리 쓰기 및 읽기 제어를 수행하며, 쓰기 제어 블록은 메모리로 데이터를 쓰는 방식이 단순한 반면, 읽기 제어 블록은 메모리로부터 데이터를 읽어 들이는 방식이 복잡한 알고리즘으로 구현된다.
이러한 종래의 인터리버는 변화하는 패킷 데이터 전송율에 대하여 유동적인 데이터 처리를 하지 못하는 문제점이 있으며, 다수의 인터리빙 처리시 메모리 소모 전력이 높은 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 발명된 것으로서, 인터리빙 및 디인터리빙 과정 중 메모리 엑세스을 동시에 수행할 수 있도록 메모리를 인터리버 및 디인터리버의 출력에 따라 다수개의 메모리 블록으로 나누어 구성하는 인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치 및 그 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치는 제1 디코더에서 복호화된 데이터를 제1 인터리버 또는 제2 인터리버에 의해 인터리빙된 데이터와 제2 디코더에서 복호화된 데이터를 디인터리버에 의해 디인터리빙된 데이터를 저장하는 다수개의 메모리들을 구비하는 메모리 모듈부; 상기 인터리빙 또는 디인터리빙된 데이터를 상기 메모리 모듈부에 저장하기 위한 출력 신호가 전송되면 상기 다수개의 메모리들 중 어느 하나의 메모리에 포함되는 다수개의 메모리 블록 중 어느 하나의 메모리 블록을 선택하는 블록 선택부; 및 상기 출력 신호에 어드레스를 부여하는 어드레스 부여부;를 포함한다.
또한, 상기 제2 디코더는 상기 제1 디코더에서 복호화된 데이터를 제1 인터리버 및 제2 인터리버에 의해 인터리빙한 데이터를 입력받아 복호화하고, 상기 제1 디코더는 상기 제2 디코더에서 복호화된 데이터를 디인터리버에 의해 디인터리빙한 데이터를 입력받아 복호화하는 것을 특징으로 한다.
또한, 상기 다수개의 메모리는 제1 인터리버, 제2 인터리버 및 디인터리버의 행렬 크기와 대응되는 크기로 할당되는 것을 특징으로 한다.
또한, 상기 다수개의 메모리들은 상기 제1 디코더에서 복호화된 데이터를 상기 제1 인터리버가 인터리빙한 데이터를 저장하는 제1 메모리 블록, 시스테매틱 심볼의 입력 데이터를 토대로 상기 제2 인터리버가 인터리빙한 데이터를 저장하는 제2 메모리 블록, 상기 제2 디코더에서 복호화된 데이터를 상기 디인터리버가 디인터리빙한 데이터를 저장하는 제3 메모리 블록, 상기 제1 디코더에서 복호화된 데이터를 상기 제1 인터리버가 인터리빙한 데이터를 저장하는 제4 메모리 블록, 상기 시스테매틱 심볼의 입력 데이터를 토대로 상기 제2 인터리버가 인터리빙한 데이터를 저장하는 제5 메모리 블록 및 상기 제2 디코더에서 복호화된 데이터를 상기 디인터리버가 디인터리빙한 데이터를 저장하는 제6 메모리 블록을 포함하는 것을 특징으로 한다.
또한, 상기 메모리 모듈부는 상기 블록 선택부로부터 출력되는 선택 신호(CS) 및 상기 어드레스 부여부로부터 출력되는 어드레스 신호(ADDR)와 매칭되는 해당 메모리의 메모리 블록에 상기 출력 신호에 대응되는 상기 인터리빙 또는 디인터리빙된 데이터를 저장하는 것을 특징으로 한다.
또한, 상기 어드레스 부여부는 상기 출력 신호의 출력 순서에 따라 할당되는 다수개의 메모리들 중 어느 하나의 메모리 번호 정보를 포함하는 어드레스 신호(ADDR)를 출력하는 것을 특징으로 한다.
또한, 상기 블록 선택부는 상기 다수개의 메모리 블록들 중 어느 하나의 메모리 블록 정보를 포함하고 있는 선택 신호(CS)를 출력하는 것을 특징으로 한다.
또한, 상기 인터리빙 또는 디인터리빙된 데이터를 상기 메모리 모듈부에 전송하고, 상기 메모리 모듈부에 저장된 상기 인터리빙 또는 디인터리빙된 데이터를 상기 제1 인터리버, 제2 인터리버 및 디인터리버 중 어느 하나에 전송하는 데이터 전송부;를 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명에 따른 인터리빙 및 디인터리빙을 위한 메모리 엑세스 방법은 메모리 모듈부에 의해, 제1 디코더에서 복호화된 데이터를 제1 인터리버 또는 제2 인터리버에 의해 인터리빙된 데이터와 제2 디코더에서 복호화된 데이터를 디인터리버에 의해 디인터리빙된 데이터를 저장하는 다수개의 메모리들을 구비하는 단계; 블록 선택부에 의해, 상기 인터리빙 또는 디인터리빙된 데이터를 상기 메모리 모듈부에 저장하기 위한 출력 신호가 전송되면 상기 다수개의 메모리들 중 어느 하나의 메모리에 포함되는 다수개의 메모리 블록 중 어느 하나의 메모리 블록을 선택하는 단계; 및 어드레스 부여부에 의해. 상기 출력 신호에 어드레스를 부여하는 단계;를 포함한다.
또한, 상기 제1 디코더에서 복호화된 데이터를 제1 인터리버 또는 제2 인터리버에 의해 인터리빙된 데이터와 제2 디코더에서 복호화된 데이터를 디인터리버에 의해 디인터리빙된 데이터를 저장하는 다수개의 메모리들을 구비하는 단계에서, 상기 다수개의 메모리는 제1 인터리버, 제2 인터리버 및 디인터리버의 행렬 크기와 대응되는 크기로 할당되는 것을 특징으로 한다.
또한, 상기 제1 디코더에서 복호화된 데이터를 제1 인터리버 또는 제2 인터리버에 의해 인터리빙된 데이터와 제2 디코더에서 복호화된 데이터를 디인터리버에 의해 디인터리빙된 데이터를 저장하는 다수개의 메모리들을 구비하는 단계에서, 상기 다수개의 메모리들은 상기 제1 디코더에서 복호화된 데이터를 상기 제1 인터리버가 인터리빙한 데이터를 저장하는 제1 메모리 블록, 시스테매틱 심볼의 입력 데이터를 토대로 상기 제2 인터리버가 인터리빙한 데이터를 저장하는 제2 메모리 블록, 상기 제2 디코더에서 복호화된 데이터를 상기 디인터리버가 디인터리빙한 데이터를 저장하는 제3 메모리 블록, 상기 제1 디코더에서 복호화된 데이터를 상기 제1 인터리버가 인터리빙한 데이터를 저장하는 제4 메모리 블록, 상기 시스테매틱 심볼의 입력 데이터를 토대로 상기 제2 인터리버가 인터리빙한 데이터를 저장하는 제5 메모리 블록 및 상기 제2 디코더에서 복호화된 데이터를 상기 디인터리버가 디인터리빙한 데이터를 저장하는 제6 메모리 블록을 포함하는 것을 특징으로 한다.
또한, 상기 인터리빙 및 디인터리빙된 데이터를 상기 메모리 모듈부에 저장하기 위한 출력 신호가 전송되면 상기 다수개의 메모리들 중 어느 하나의 메모리에 포함되는 다수개의 메모리 블록 중 어느 하나의 메모리 블록을 선택하는 단계에서.상기 블록 선택부는 상기 다수개의 메모리 블록들 중 어느 하나의 메모리 블록 정보를 포함하고 있는 선택 신호(CS)를 출력하는 것을 특징으로 한다.
또한, 상기 출력 신호에 어드레스를 부여하는 단계에서, 상기 어드레스 부여부는 상기 출력 신호의 출력 순서에 따라 할당되는 다수개의 메모리들 중 어느 하나의 메모리 번호 정보를 포함하는 어드레스 신호를 출력하는 것을 특징으로 한다.
또한, 상기 출력 신호에 어드레스를 부여하는 단계 이후에, 상기 메모리 모듈부는 상기 블록 선택부로부터 출력되는 선택 신호(CS) 및 상기 어드레스 부여부로부터 출력되는 어드레스 신호(ADDR)와 매칭되는 해당 메모리의 메모리 블록에 상기 출력 신호에 대응되는 상기 인터리빙 또는 디인터리빙된 데이터를 저장하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 데이터 전송부에 의해, 상기 인터리빙 또는 디인터리빙된 데이터를 상기 메모리 모듈부에 전송하고, 상기 메모리 모듈부에 저장된 상기 인터리빙 또는 디인터리빙된 데이터를 상기 제1 인터리버, 제2 인터리버 및 디인터리버 중 어느 하나에 전송하는 것을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명에 의한 인터리버 및 디인터리버의 출력에 따라 메모리를 다수개의 메모리 블록으로 나누어 구성하여 인터리버 및 디인터리빙 과정 중 메모리 엑세스을 동시에 수행할 수 있도록 함으로써, 메모리 크기를 줄이고 메모리 엑세스에 따른 지연 시간을 단축시킬 수 있는 효과가 있다.
또한, 본 발명은 인터리버 및 디인터리빙 과정 중 메모리 엑세스을 동시에 수행할 수 있도록 함으로써, 메모리의 전력 소모를 절감시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 터보 디코더의 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치의 구성을 설명하기 위한 도면이다.
도 3은 본 발명에 따른 메모리의 구성을 설명하기 위한 도면이다.
도 4는 본 발명에 따른 메모리에 포함되는 메모리 블록의 인덱스 정보를 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 메모리 모듈에 구비되는 메모리에 부여되는 어드레스를 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 인터리빙 및 디인터리빙을 위한 메모리 엑세스 방법을 설명하기 위한 순서도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 우선, 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 및 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
이하에서는, 본 발명의 실시 예에 따른 인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치 및 그 방법에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 터보 디코더의 구성을 설명하기 위한 도면이다.
도 1을 참조하여 설명하면, 본 발명에 따른 터보 디코더(10)는 제1 디코더(10a), 제1 인터리버(11), 제2 인터리버(12), 제2 디코더(10b) 및 디인터리버(13)로 구성되며, 그 동작은 제1 디코더(10a)-제2 디코더(10b)-제1 디코더(10a0-제2 디코더(10b) 순으로 동작된다.
먼저 터보 부호화 장치(도면 미도시)에서 출력되는 신호 시스테메틱 심볼(xk), 제1 패리티 심볼(yk), 제2 패리티 심볼(yk)가 터보 디코더(10)로 입력되고, 시스테메틱 심볼(xk), 제1 패리티 심볼(yk)은 제1 디코더(10a)를 통해 복호화된 후 제1 인터리버(11) 및 제2 인터리버(12)를 거쳐 인터리빙된 데이터를 저장 장치(이하, 메모리 엑세스 장치)에 저장된다. 이때, 메모리 엑세스 장치(100)는 제1 인터리버(11) 및 제2 인터리버(12)를 통해 인터리빙된 데이터를 저장하게 된다.
그리고 제1 인터리버(11) 및 제2 인터리버(12)에서 출력된 신호는 제2 디코더(10b)로 출력된다. 제2 디코더(10b)는 제2 패리티 심볼(yk)과 메모리 엑세스 장치(100)에 저장되어 있는 제1 디코더(10a)의 복호화 결과를 가지고 복호화를 수행한다.
이렇게, 제2 디코더(10b)에 의해 메모리 엑세스 장치(100)에 저장되어 있는 제1 디코더(11)의 복호화 데이터와 제2 패리티 심볼(yk)을 복호화된 결과 데이터가 결국은 1회 완전 복호화 과정이 완료된 복호화 데이터가 된다.
1회 복호화 과정이 완료된 복호화 데이터는 디인터리버(13)로 출력된다. 디인터리버(13)는 제2 디코더(10b)에서 출력된 복호화 데이터 즉, 복호화 과정이 완료된 복호화 데이터를 메모리 엑세스 장치(100)에 저장한 다음 다시 제1 디코더(10a)에 출력한다.
그 다음, 메모리 엑세스 장치(100)에 저장되어 있는 복호화 과정이 완료된 복호화 데이터와 시스테메틱 심볼(xk), 제1 패리티 심볼(yk)은 제1 디코더를 통해 복호화된 후 제1 인터리버(11) 및 제2 인터리버(12)를 거쳐 인터리빙된 데이터를 메모리 엑세스 장치(100)에 저장한다.
그리고 제1 인터리버(11) 및 제2 인터리버(12)에서 출력된 신호는 제2 디코더(10b)로 출력된다. 제2 디코더(10b)는 제2 패리티 심볼(yk)과 메모리 엑세스 장치(100)에 저장되어 있는 제1 디코더(10a)의 최근 복호화 결과를 가지고 복호화를 수행한다.
이와 같이, 제2 디코더(10b)가 메모리 엑세스 장치(100)에 저장되어 있는 제1 디코더(10a)의 복호화 데이터와 제2 패리티 심볼(yk)를 복호화한 결과 데이터가 2회 완전 복호화 과정이 완료된 복호화 데이터가 된다.
도 2는 본 발명의 실시예에 따른 인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치의 구성을 설명하기 위한 도면이다.
도 2를 참조하여 설명하면, 본 발명에 따른 메모리 엑세스 장치(100)는 앞서 설명한 바와 같이 제1 인터리버(11), 제2 인터리버(12) 및 디인터리버(13)를 통해 인터리빙 또는 디인터리빙된 데이터를 저장하기 위해 크게 블록 선택부(110), 어드레스 부여부(120), 메모리 모듈부(130) 및 데이터 전송부(140)를 포함한다.
메모리 모듈부(130)는 제1 디코더(10a)에서 복호화된 데이터를 제1 인터리버(11) 또는 제2 인터리버(12)에 의해 인터리빙된 데이터와 제2 디코더(10b)에서 복호화된 데이터를 디인터리버(13)에 의해 디인터리빙된 데이터를 저장하는 다수개의 메모리들을 구비한다.
이때, 다수개의 메모리는 제1 인터리버(11), 제2 인터리버(12) 및 디인터리버(13)의 행렬 크기와 대응되는 크기로 할당되며, 그 내부는 제1 인터리버(11), 제2 인터리버(12) 및 디인터리버(13)의 출력에 해당하는 6개의 메모리 블록으로 블록화된다. 이러한 메모리 블록의 구성에 대해서는 이후 도 3 및 도 4를 통해 자세하게 설명하기로 한다.
그리고 메모리 모듈부(130)는 블록 선택부(110)로부터 출력되는 선택 신호(CS) 및 어드레스 부여부(120)로부터 출력되는 어드레스 신호(ADDR)와 매칭되는 해당 메모리의 메모리 블록에 출력 신호에 대응되는 인터리빙 또는 디인터리빙된 데이터를 저장한다. 이때, 메모리 모듈부(130)는 선택 신호(CS) 및 어드레스 신호(ADDR)와 대응되는 블록 정보 및 어드레스 번호 정보에 대해 기 정의하고 있다.
블록 선택부(110)는 인터리빙 또는 디인터리빙된 데이터를 메모리 모듈부(130)에 저장하기 위한 출력 신호가 전송되면 다수개의 메모리들 중 어느 하나의 메모리에 포함되는 다수개의 메모리 블록 중 어느 하나의 메모리 블록을 선택한다. 이때, 블록 선택부(110)는 다수개의 메모리 블록들 중 어느 하나의 메모리 블록 정보를 포함하고 있는 선택 신호(CS)를 메모리 모듈부(130)에 출력한다.
어드레스 부여부(120)는 인터리빙 또는 디인터리빙된 데이터를 메모리 모듈부(130)에 저장하기 위한 출력 신호에 어드레스를 부여한다. 이때, 어드레스 부여부(120)는 출력 신호의 출력 순서에 따라 할당되는 다수개의 메모리들 중 어느 하나의 메모리 번호 정보를 포함하는 어드레스 신호(ADDR)를 메모리 모듈부(130)에 출력한다.
데이터 전송부(140)는 인터리빙 또는 디인터리빙된 데이터를 메모리 모듈부(130)에 전송하고, 메모리 모듈부(130)에 저장된 인터리빙 또는 디인터리빙된 데이터를 제1 인터리버(11), 제2 인터리버(12) 및 디인터리버(13) 중 어느 하나에 전송한다.
도 3은 본 발명에 따른 메모리의 구성을 설명하기 위한 도면이고, 도 4는 본 발명에 따른 메모리에 포함되는 메모리 블록의 인덱스 정보를 설명하기 위한 도면이다.
도 3을 참조하여 설명하면, 본 발명에 따른 다수개의 메모리들은 앞서 설명한 바와 같이 6개의 메모리 블록을 포함한다. 이하에서는 다수개의 메모리들 중 제1 메모리를 중심으로 설명한다. 즉, 제1 메모리 내지 제n 메모리에서 동일한 명칭의 구성들은 동일한 동작을 할 수 있다. 제1 메모리에 포함되는 6개의 메모리 블록은 제1 디코더(10a)에서 복호화된 데이터를 제1 인터리버(11)가 인터리빙한 데이터를 저장하는 제1 메모리 블록, 시스테매틱 심볼의 입력 데이터를 토대로 제2 인터리버(12)가 인터리빙한 데이터를 저장하는 제2 메모리 블록, 제2 디코더(10b)에서 복호화된 데이터를 디인터리버(13)가 디인터리빙한 데이터를 저장하는 제3 메모리 블록, 제1 디코더(10a)에서 복호화된 데이터를 제1 인터리버(11)가 인터리빙한 데이터를 저장하는 제4 메모리 블록, 시스테매틱 심볼의 입력 데이터를 토대로 제2 인터리버(12)가 인터리빙한 데이터를 저장하는 제5 메모리 블록 및 제2 디코더(10b)에서 복호화된 데이터를 상기 디인터리버(13)가 디인터리빙한 데이터를 저장하는 제6 메모리 블록으로 구성된다. 그리고 도 4에 도시된 바와 같이 각각의 메모리 블록에는 0에서부터 5까지의 인덱스 번호가 설정되어 있으며 이는 메모리 블록 정보로 활용될 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 모듈에 구비되는 메모리에 부여되는 어드레스를 설명하기 위한 도면이다.
도 5를 참조하여 설명하면, 고유한 메모리 번호 정보를 할당받는다. 다수개의 메모리들은 정렬 순서에 따라 즉, 행과 열의 증가에 따라 1씩 증가하는 메모리 번호 정보를 할당받는다. 즉, 도면에서는 맨 처음 위치한 메모리의 메모리 번호는 "0"으로 하여 1씩 증가하는 메모리 번호 정보를 할당하였으나, 이에 한정되지는 않고 메모리 번호를 홀수 또는 짝수 값 중 어느 하나의 값으로 증가시키는 등 다양한 방법이 적용될 수 있다.
도 6은 본 발명의 실시예에 따른 인터리빙 및 디인터리빙을 위한 메모리 엑세스 방법을 설명하기 위한 순서도이다.
도 6을 참조하여 설명하면, 본 발명에 따른 인터리빙 및 디인터리빙을 위한 메모리 엑세스 방법은 앞서 설명된 메모리 엑세스 장치를 이용한 방법으로 이하 중복되는 설명은 생략하기로 한다.
먼저, 제1 디코더(10a)에서 복호화된 데이터를 제1 인터리버(11) 또는 제2 인터리버(12)에 의해 인터리빙된 데이터와 제2 디코더(10b)에서 복호화된 데이터를 디인터리버(13)에 의해 디인터리빙된 데이터를 저장하는 다수개의 메모리들을 구비한다.(S100) 메모리 모듈부(130)에 의해, 다수개의 메모리는 제1 인터리버(11), 제2 인터리버(12) 및 디인터리버(13)의 행렬 크기와 대응되는 크기로 할당된다. 그리고 각각의 메모리는 제1 디코더(10a)에서 복호화된 데이터를 제1 인터리버(11)가 인터리빙한 데이터를 저장하는 제1 메모리 블록, 시스테매틱 심볼의 입력 데이터를 토대로 제2 인터리버(12)가 인터리빙한 데이터를 저장하는 제2 메모리 블록, 제2 디코더(10b)에서 복호화된 데이터를 디인터리버(13)가 디인터리빙한 데이터를 저장하는 제3 메모리 블록, 제1 디코더(10a)에서 복호화된 데이터를 제1 인터리버(11)가 인터리빙한 데이터를 저장하는 제4 메모리 블록, 시스테매틱 심볼의 입력 데이터를 토대로 제2 인터리버(12)가 인터리빙한 데이터를 저장하는 제5 메모리 블록 및 제2 디코더(10b)에서 복호화된 데이터를 상기 디인터리버(13)가 디인터리빙한 데이터를 저장하는 제6 메모리 블록으로 블록화된다.
다음, 인터리빙 또는 디인터리빙된 데이터를 메모리 모듈부(130)에 저장하기 위한 출력 신호가 전송되면 다수개의 메모리들 중 어느 하나의 메모리에 포함되는 다수개의 메모리 블록 중 어느 하나의 메모리 블록을 선택한다.(S200) 블록 선택부(110)에 의해, 다수개의 메모리 블록들 중 어느 하나의 메모리 블록 정보를 포함하고 있는 선택 신호(CS)를 메모리 모듈부(130)에 출력한다.
그 다음, 출력 신호에 어드레스를 부여한다.(S300) 어드레스 부여부(120)는 상기 출력 신호의 출력 순서에 따라 할당되는 다수개의 메모리들 중 어느 하나의 메모리 번호 정보를 포함하는 어드레스 신호를 출력한다.
마지막으로, 블록 선택부(110)로부터 출력되는 선택 신호(CS) 및 어드레스 부여부(120)로부터 출력되는 어드레스 신호(ADDR)와 매칭되는 해당 메모리의 메모리 블록에 출력 신호에 대응되는 인터리빙 또는 디인터리빙된 데이터를 저장한다.(S400) 이때, 인터리빙 또는 디인터리빙된 데이터를 메모리 모듈부(130)에 전송하고, 메모리 모듈부(130)에 저장된 상기 인터리빙 또는 디인터리빙된 데이터를 제1 인터리버(11), 제2 인터리버(12) 및 디인터리버(13) 중 어느 하나에 전송하는 것은 데이터 전송부(140)에 의해 이루어진다.
이처럼, 본 발명에 의한 자원 할당 장치 및 그 방법은 필요 자원이 가용하지 않다고 판단되면 필요 자원이 가용 될 때까지 기다리지 않고 유사 자원으로 할당 가능한지 여부를 판단한 다음 그 판단 결과에 근거하여 할당 가능한 경우 유사 자원을 작업 실행을 위한 자원으로 할당함으로써, 작업 소요 시간을 단축시켜 작업성을 향상시키는 동시에 자원 활용성을 높일 수 있다.
이상에서와 같이 도면과 명세서에서 최적의 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 메모리 엑세스 장치
110 : 블록 선택부 120 : 어드레스 부여부
130 : 메모리 모듈부 140 : 데이터 전송부

Claims (15)

  1. 제1 디코더에서 복호화된 데이터를 제1 인터리버 또는 제2 인터리버에 의해 인터리빙된 데이터와 제2 디코더에서 복호화된 데이터를 디인터리버에 의해 디인터리빙된 데이터를 저장하는 다수개의 메모리들을 구비하는 메모리 모듈부;
    상기 인터리빙 또는 디인터리빙된 데이터를 상기 메모리 모듈부에 저장하기 위한 출력 신호가 전송되면 상기 다수개의 메모리들 중 어느 하나의 메모리에 포함되는 다수개의 메모리 블록 중 어느 하나의 메모리 블록을 선택하는 블록 선택부; 및
    상기 출력 신호에 어드레스를 부여하는 어드레스 부여부;
    를 포함하는 것을 특징으로 하는 인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치.
  2. 제 1항에 있어서,
    상기 제2 디코더는 상기 제1 디코더에서 복호화된 데이터를 제1 인터리버 및 제2 인터리버에 의해 인터리빙한 데이터를 입력받아 복호화하고, 상기 제1 디코더는 상기 제2 디코더에서 복호화된 데이터를 디인터리버에 의해 디인터리빙한 데이터를 입력받아 복호화하는 것을 특징으로 하는 인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치.
  3. 제 1항에 있어서,
    상기 다수개의 메모리는 제1 인터리버, 제2 인터리버 및 디인터리버의 행렬 크기와 대응되는 크기로 할당되는 것을 특징으로 하는 인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치.
  4. 제 1항에 있어서,
    상기 다수개의 메모리들은 상기 제1 디코더에서 복호화된 데이터를 상기 제1 인터리버가 인터리빙한 데이터를 저장하는 제1 메모리 블록, 시스테매틱 심볼의 입력 데이터를 토대로 상기 제2 인터리버가 인터리빙한 데이터를 저장하는 제2 메모리 블록, 상기 제2 디코더에서 복호화된 데이터를 상기 디인터리버가 디인터리빙한 데이터를 저장하는 제3 메모리 블록, 상기 제1 디코더에서 복호화된 데이터를 상기 제1 인터리버가 인터리빙한 데이터를 저장하는 제4 메모리 블록, 상기 시스테매틱 심볼의 입력 데이터를 토대로 상기 제2 인터리버가 인터리빙한 데이터를 저장하는 제5 메모리 블록 및 상기 제2 디코더에서 복호화된 데이터를 상기 디인터리버가 디인터리빙한 데이터를 저장하는 제6 메모리 블록을 포함하는 것을 특징으로 하는 인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치.
  5. 제 1항에 있어서,
    상기 메모리 모듈부는 상기 블록 선택부로부터 출력되는 선택 신호(CS) 및 상기 어드레스 부여부로부터 출력되는 어드레스 신호(ADDR)와 매칭되는 해당 메모리의 메모리 블록에 상기 출력 신호에 대응되는 상기 인터리빙 또는 디인터리빙된 데이터를 저장하는 것을 특징으로 하는 인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치.
  6. 제 1항에 있어서,
    상기 어드레스 부여부는 상기 출력 신호의 출력 순서에 따라 할당되는 다수개의 메모리들 중 어느 하나의 메모리 번호 정보를 포함하는 어드레스 신호(ADDR)를 출력하는 것을 특징으로 하는 인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치.
  7. 제 1항에 있어서,
    상기 블록 선택부는 상기 다수개의 메모리 블록들 중 어느 하나의 메모리 블록 정보를 포함하고 있는 선택 신호(CS)를 출력하는 것을 특징으로 하는 인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치.
  8. 제 1항에 있어서,
    상기 인터리빙 또는 디인터리빙된 데이터를 상기 메모리 모듈부에 전송하고, 상기 메모리 모듈부에 저장된 상기 인터리빙 또는 디인터리빙된 데이터를 상기 제1 인터리버, 제2 인터리버 및 디인터리버 중 어느 하나에 전송하는 데이터 전송부;를 포함하는 것을 특징으로 하는 인터리빙 및 디인터리빙을 위한 메모리 엑세스 장치.
  9. 메모리 모듈부에 의해, 제1 디코더에서 복호화된 데이터를 제1 인터리버 또는 제2 인터리버에 의해 인터리빙된 데이터와 제2 디코더에서 복호화된 데이터를 디인터리버에 의해 디인터리빙된 데이터를 저장하는 다수개의 메모리들을 구비하는 단계;
    블록 선택부에 의해, 상기 인터리빙 또는 디인터리빙된 데이터를 상기 메모리 모듈부에 저장하기 위한 출력 신호가 전송되면 상기 다수개의 메모리들 중 어느 하나의 메모리에 포함되는 다수개의 메모리 블록 중 어느 하나의 메모리 블록을 선택하는 단계; 및
    어드레스 부여부에 의해. 상기 출력 신호에 어드레스를 부여하는 단계;
    를 포함하는 것을 특징으로 하는 인터리빙 및 디인터리빙을 위한 메모리 엑세스 방법.
  10. 제 9항에 있어서,
    상기 제1 디코더에서 복호화된 데이터를 제1 인터리버 또는 제2 인터리버에 의해 인터리빙된 데이터와 제2 디코더에서 복호화된 데이터를 디인터리버에 의해 디인터리빙된 데이터를 저장하는 다수개의 메모리들을 구비하는 단계에서,
    상기 다수개의 메모리는 제1 인터리버, 제2 인터리버 및 디인터리버의 행렬 크기와 대응되는 크기로 할당되는 것을 특징으로 하는 인터리빙 및 디인터리빙을 위한 메모리 엑세스 방법.
  11. 제 9항에 있어서,
    상기 제1 디코더에서 복호화된 데이터를 제1 인터리버 또는 제2 인터리버에 의해 인터리빙된 데이터와 제2 디코더에서 복호화된 데이터를 디인터리버에 의해 디인터리빙된 데이터를 저장하는 다수개의 메모리들을 구비하는 단계에서,
    상기 다수개의 메모리들은 상기 제1 디코더에서 복호화된 데이터를 상기 제1 인터리버가 인터리빙한 데이터를 저장하는 제1 메모리 블록, 시스테매틱 심볼의 입력 데이터를 토대로 상기 제2 인터리버가 인터리빙한 데이터를 저장하는 제2 메모리 블록, 상기 제2 디코더에서 복호화된 데이터를 상기 디인터리버가 디인터리빙한 데이터를 저장하는 제3 메모리 블록, 상기 제1 디코더에서 복호화된 데이터를 상기 제1 인터리버가 인터리빙한 데이터를 저장하는 제4 메모리 블록, 상기 시스테매틱 심볼의 임력 데이터를 토대로 상기 제2 인터리버가 인터리빙한 데이터를 저장하는 제5 메모리 블록 및 상기 제2 디코더에서 복호화된 데이터를 상기 디인터리버가 디인터리빙한 데이터를 저장하는 제6 메모리 블록을 포함하는 것을 특징으로 하는 인터리빙 및 디인터리빙을 위한 메모리 엑세스 방법.
  12. 제 9항에 있어서,
    상기 인터리빙 및 디인터리빙된 데이터를 상기 메모리 모듈부에 저장하기 위한 출력 신호가 전송되면 상기 다수개의 메모리들 중 어느 하나의 메모리에 포함되는 다수개의 메모리 블록 중 어느 하나의 메모리 블록을 선택하는 단계에서.
    상기 블록 선택부는 상기 다수개의 메모리 블록들 중 어느 하나의 메모리 블록 정보를 포함하고 있는 선택 신호(CS)를 출력하는 것을 특징으로 하는 인터리빙 및 디인터리빙을 위한 메모리 엑세스 방법.
  13. 제 9항에 있어서,
    상기 출력 신호에 어드레스를 부여하는 단계에서,
    상기 어드레스 부여부는 상기 출력 신호의 출력 순서에 따라 할당되는 다수개의 메모리들 중 어느 하나의 메모리 번호 정보를 포함하는 어드레스 신호를 출력하는 것을 특징으로 하는 인터리빙 및 디인터리빙을 위한 메모리 엑세스 방법.
  14. 제 9항에 있어서,
    상기 출력 신호에 어드레스를 부여하는 단계 이후에,
    상기 메모리 모듈부는 상기 블록 선택부로부터 출력되는 선택 신호(CS) 및 상기 어드레스 부여부로부터 출력되는 어드레스 신호(ADDR)와 매칭되는 해당 메모리의 메모리 블록에 상기 출력 신호에 대응되는 상기 인터리빙 또는 디인터리빙된 데이터를 저장하는 단계를 더 포함하는 것을 특징으로 하는 인터리빙 및 디인터리빙을 위한 메모리 엑세스 방법.
  15. 제 9항에 있어서,
    데이터 전송부에 의해, 상기 인터리빙 또는 디인터리빙된 데이터를 상기 메모리 모듈부에 전송하고, 상기 메모리 모듈부에 저장된 상기 인터리빙 또는 디인터리빙된 데이터를 상기 제1 인터리버, 제2 인터리버 및 디인터리버 중 어느 하나에 전송하는 것을 특징으로 하는 인터리빙 및 디인터리빙을 위한 메모리 엑세스 방법.
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