JP2004104146A

JP2004104146A - 薄膜トランジスタを用いた、インバータ回路、リングオシレータ、トランスファーゲイト及びアナログスイッチ素子

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Publication number: JP2004104146A
Application number: JP2003376821A
Authority: JP
Inventors: Jun Koyama; 小山　潤; Yasuhiko Takemura; 竹村　保彦
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1994-02-08
Filing date: 2003-11-06
Publication date: 2004-04-02
Anticipated expiration: 2022-07-18
Also published as: JP3946690B2

Abstract

　
【課題】　ｐチャネル型（ｐ−ｃｈ）およびｎチャネル型（ｎ−ｃｈ）の薄膜トランジスタ（ＴＦＴ）を有する相補型の回路において、ｐ−ｃｈＴＦＴとｎ−ｃｈＴＦＴのしきい値電圧の絶対値を概略等しくさせたものを提供する。
【解決手段】　ｐ−ｃｈＴＦＴのチャネル長もしくはゲイト電極の幅をｎ−ｃｈＴＦＴのものに比較して短くすることによって、好ましくは、前者を後者の２５〜８０％とすることによって、ｐ−ｃｈＴＦＴのしきい値電圧の絶対値を低下せしめ、よって、ｐ−ｃｈＴＦＴのしきい値電圧をｎ−ｃｈＴＦＴのものと概略等しくさせる。
【選択図】　図２

Description

　本発明は、ガラス等の絶縁材料、あるいは珪素ウェハー上に酸化珪素等の絶縁被膜を形成した材料等の絶縁表面上に形成される絶縁ゲイト型トランジスタ（薄膜トランジスタ、ＴＦＴ）を有する集積回路に関する。特に、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴを有する相補型の集積回路に関する。

　従来より、アクティブマトリクス型の液晶表示装置やイメージセンサー等の駆動の目的で、ＴＦＴ（薄膜トランジスタ）を用いた相補型回路が使用されている。しかしながら、ＴＦＴでは一般にしきい値電圧の絶対値が、単結晶半導体を用いたＭＯＳトランジスタよりも大きく、また、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴでは大きく異なっていた。例えば、Ｎチャネル型ＴＦＴでは２Ｖ、ＰチャネルＴＦＴでは−４Ｖというぐあいである。

　このようにＮチャネル型ＴＦＴとＰチャネル型ＴＦＴのしきい値電圧の絶対値が大きく異なることは相補型回路の動作の上では好ましいものではなかった。特に駆動電圧の低電圧化には大きな障害となった。例えば、このようなＴＦＴを用いて相補型インバータを構成したとしても、駆動電圧が低い状態では、一般にしきい値電圧の絶対値の大きなＰチャネル型ＴＦＴは十分な動作ができず、実質的には単なる抵抗と同じような受動的な負荷として機能するのみで、十分な高速動作ができなかった。そして、Ｐチャネル型ＴＦＴを能動的な負荷として機能させるには駆動電圧を十分に高くすることが要求された。

　また、特に、ゲイト電極を仕事関数φ_Mが５ｅＶ以下の材料、例えばアルミニウム（φ_M＝４．１ｅＶ）で構成すると、ゲイト電極と真性シリコン半導体との仕事関数差φ_MSが−０．６ｅＶなってしまい、結果としてＰチャネル型ＴＦＴはよりしきい値電圧が負の方向にシフトしがちで、Ｎチャネル型ＴＦＴでも、しきい値電圧が０Ｖ近辺となった。そのため、Ｎチャネル型ＴＦＴにおいては、ノーマリーオン（ゲイト電圧が０でもソース／ドレイン間に電流が流れる）となりやすくなった。

　このような現実から、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴのしきい値電圧の絶対値を概略等しくすることが求められていた。従来の単結晶半導体集積回路技術においては、極めて微量（典型的には１×１０¹⁸ｃｍ^-3以下）のＮ型やＰ型の不純物をドーピングすることにより、しきい値を制御することが知られていた。すなわち、１×１０¹⁵〜１×１０¹⁸ｃｍ^-3の不純物のドーピングにより、しきい値は連続的に変動し、０．１Ｖ以下の精度でしきい値を制御することが可能であった。

　しかしながら、特に結晶性の非単結晶珪素（例えば、多結晶珪素）を用いたＴＦＴにおいては、１×１０¹⁸ｃｍ^-3以下の濃度のドーピングによるしきい値の変動はほとんど観察されず、また、１×１０¹⁸ｃｍ^-3以上の濃度をドーピングをおこなうと、急激にしきい値が変動してＮ型もしくはＰ型となってしまい、ＴＦＴのチャネルとして使用することは不可能であった。

　これは、結晶性の非単結晶珪素においては、多くの欠陥が存在し、その密度が１×１０¹⁸ｃｍ^-3程度あるため、ドーピングされた不純物がこれらの欠陥にトラップされて活性化できないためである。そして、不純物が欠陥の濃度を上回ると、これらの余剰の不純物が活性化して、Ｎ型もしくはＰ型となってしまう。

　本発明は、このような現状を顧みてなされたものであり、Ｎチャネル型ＴＦＴとＰチャネルＴＦＴのしきい値電圧の絶対値を概略等しくする方法を提供するものである。

　本発明においては、Ｐチャネル型ＴＦＴのチャネル長をＮチャネル型ＴＦＴのものよりも小さく、好ましくは２０％以上小さくすることによって、相対的にＰチャネル型ＴＦＴのしきい値電圧の絶対値を低下させ、また、Ｎチャネル型ＴＦＴではノーマリーオンとならないようなしきい値電圧を保ちつつ、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴのしきい値電圧の絶対値を概略等しくするものである。

　なお、本発明においては、チャネル長とはＴＦＴのソースとドレインの間の間隔のことである。また、ＴＦＴの作製工程において、ソース／ドレインがゲイト電極をマスクとして自己整合的に作製される場合には、ゲイト電極の幅によってチャネル長も決定されるので、上記において、チャネル長をゲイト電極の幅と読み変えてもよい。

　ドーピングプロセスにおいては、不純物がゲイト電極の下部に回り込むこともあるが、同一基板においては、その回り込み量はほぼ一定であり、また、
　　（チャネル長）＝（ゲイト電極幅）−（回り込み量）
という関係から、ゲイト電極幅が決定されると、チャネル長も決定される。ゲイト電極に陽極酸化等の処理を施す場合も同様である。

　本発明人はＴＦＴのしきい値電圧とチャネル長について検討を進めた結果、チャネル長が大きくなるにつれてしきい値電圧の絶対値が増加するという傾向を発見した。この例を図１に示す。図１（Ａ）および（Ｂ）はそれぞれＰチャネル型ＴＦＴ（ｐ−ｃｈ）およびＮチャネル型ＴＦＴ（ｎ−ｃｈ）のしきい値電圧とチャネル長の関係を示す。この例では、Ｐチャネル型ＴＦＴおよびＮチャネル型ＴＦＴのチャネルに用いられるシリコン半導体は、共に真性または実質的に真性の導電型を示し、燐、ホウ素等の不純物濃度は１×１０¹⁶ｃｍ^-3以下、炭素、酸素、または窒素も１×１０¹⁹ｃｍ^-3以下の高品質のものとした。

　もちろん、しきい値電圧は、チャネル長が同じでもＴＦＴの、活性層の膜質、膜厚、ゲイト絶縁膜の厚さやＴＦＴ構造の違い（例えば、低濃度ドレインやオフセットの有無）によって、異なるものであり、例えば、Ｐチャネル型ＴＦＴにおいても図１（Ａ）の（ａ）〜（ｃ）に示すような変化がある。同様に、Ｎチャネル型ＴＦＴにおいても、図１（Ｂ）の（ａ）〜（ｃ）に示すような変化がある。ここで、図１（Ａ）および（Ｂ）における（ａ）〜（ｃ）は同じ作製条件、構造のＴＦＴのものを示す。すなわち、同じ基板上に同じ構造で同等な条件で形成したＰチャネル型ＴＦＴのしきい値電圧特性を図１（Ａ）の（ａ）に、Ｎチャネル型ＴＦＴのしきい値電圧特性を図１（Ｂ）の（ａ）に示す。

　この特性を重ね合わせたものが図１（Ｃ）である。当然のことであるが、同じチャネル長ではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとではしきい値電圧の絶対値は異なる。この例では、チャネル長が６μｍではＰチャネル型ＴＦＴのしきい値は−３．２Ｖ、Ｎチャネル型ＴＦＴでは＋１．８Ｖである。

　しかしながら、チャネル長を適当に設定すれば、しきい値電圧の絶対値を概略等しくすることが可能であることは明らかであろう。例えば、Ｎチャネル型ＴＦＴのチャネル長は６μｍ、Ｐチャネル型ＴＦＴのチャネル長を４μｍとした場合には、Ｎチャネル型ＴＦＴのしきい値は＋１．８Ｖ、Ｐチャネル型ＴＦＴのしきい値は−２．２Ｖである。

　逆にこの図を用いて、必要とされるしきい値電圧を得るためのチャネル長も産出される。例えば、しきい値電圧の絶対値を２Ｖとするには、Ｎチャネル型ＴＦＴのチャネル長を６〜７μｍ、Ｐチャネル型ＴＦＴのチャネル長を３〜４μｍとすればよい。

　図２には、本発明に基づく相補型インバータの例を示す。図２（Ａ）はインバータ回路を上から見た様子を示す。図において、左側がＰチャネル型ＴＦＴであり、右側がＮチャネル型ＴＦＴである。図において、１、２、３、４、５は、それぞれＰチャネル型ＴＦＴのゲイト電極、Ｎチャネル型ＴＦＴのゲイト電極、Ｐチャネル型ＴＦＴのソース電極、ドレイン配線、Ｎチャネル型ＴＦＴのソース電極である。図からも分かるように、Ｐチャネル型ＴＦＴのゲイト電極１の幅ａ（すなわち、チャネル長に対応）はＮチャネル型ＴＦＴのゲイト電極２の幅ｂよりも短くなっている。

　このような回路の断面図を図２（Ｂ）に示す。図において、１〜５は図２（Ａ）に対応する。６、７、８、９、１０、１１は、それぞれ、ゲイト絶縁膜、Ｐチャネル型ＴＦＴのソース、Ｐチャネル型ＴＦＴのドレイン、Ｎチャネル型ＴＦＴのドレイン、Ｎチャネル型ＴＦＴのソース、層間絶縁物である。

　図２（Ｃ）には別の例を示す。この例では、ＴＦＴのゲイト電極は、ソース／ドレインと重ならない、いわゆるオフセット状態となっている。ＴＦＴの構造が異なるので、チャネル長としきい値電圧の依存性も図１の（ａ）と同じであるとは限らず、他の条件のものとなる。この場合のオフセット幅は、ゲイト電極の周囲に形成された被膜１２、１３（例えば、陽極酸化物膜）の厚さと概略同じｔである。このようなＴＦＴにおいてはチャネル長は、必ずしもゲイト電極の幅とは同一ではない。

　しかしながら、この場合においても、チャネル長としきい値電圧の関係においては図１において議論したことと同様な関係が成り立つ。なぜなら、同一基板においては、オフセット幅が全てのＴＦＴにおいて同じであり、ゲイト電極幅が決定されるとチャネル長も同時に決定されるからである。したがって、チャネル長すなわちゲイト電極の幅をＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとで変化させることによって、しきい値電圧の絶対値を概略等しくすることは図２（Ｂ）の場合と同様に可能である。

　本発明においては、効果的にしきい値を制御するには、Ｐチャネル型薄膜トランジスタのゲイト電極の幅が、Ｎチャネル型薄膜トランジスタのゲイト電極の幅の２５〜８０％とすると効果的であった。また、結晶性の非単結晶珪素を用いたＴＦＴにおいては、チャネル中のＮ型もしくはＰ型不純物（例えば、燐、硼素）の濃度は低いほど好ましく、１×１０¹⁸ｃｍ^-3以下、好ましくは１×１０¹⁶ｃｍ^-3以下とすると良い。

　かくすることにより、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴのしきい値電圧を概略等しくさせることができる。なお、一般にチャネル長を変えると、ＴＦＴのその他の特性、例えば、モビリティーやオフ電流（ゲイトに逆バイアスをかけたときのソース／ドレイン間のリーク電流）も変化するが、これらの値を適切な値とするためにはチャネル幅を調整すればよい。

　また、Ｐチャネル型ＴＦＴのチャネル長が小さくてもホットキャリヤの発生による劣化、特に、しきい値電圧のシフト、移動度の低下は小さく、信頼性上も問題がない。また、逆にＮチャネル型ＴＦＴはチャネル長をより長くすることにより、ドレインでのホットキャリヤの発生を抑止できるため、信頼性向上の面からも本発明は有効である。

　本発明によってＮチャネル型ＴＦＴとＰチャネル型ＴＦＴのしきい値の絶対値を概略等しくすることができた。これにより、相補型の回路の動作の効率を高めるとともに、駆動電圧の低電圧化が可能となった。本発明は最も簡単にはゲイト電極の幅を変えることにより容易に達成できる。ゲイト電極の幅の最適値は、ＴＦＴの構造、作製条件等によって決定されるものであり、実施例において示した値にとらわれる必要のないことは自明である。また、実施例においては示さなかったが、例えば、Ｐチャネル型ＴＦＴを通常の構造のＴＦＴ（図２（Ｂ）のような構造）、Ｎチャネル型ＴＦＴをゲイト電極がソース／ドレインとオフセット状態であるＴＦＴ（図２（Ｃ）のような構造）とすることも可能である。

　なお、酸化珪素に接して結晶化したシリコン半導体をチャネルとして用いるＴＦＴにおいて特に有効である。なぜならば、酸化珪素膜と接したアモルファス状態のシリコン膜を熱アニールやレーザー照射等の手段で結晶化させた場合には、界面の整合性から{１１１}面に配向する性質がある。

　{１１１}面は、他の面、例えば、{１００}面や{３１１}面に比べて、酸化珪素との界面準位密度Ｑ_SSが２倍程度大きく、したがって、これでＴＦＴを作製した場合にはしきい値電圧が負の方向にシフトする傾向が強まる。すなわち、Ｎチャネル型ＴＦＴのしきい値電圧は０Ｖ近辺のノーマリーオンの状態となり、Ｐチャネル型ＴＦＴのしきい値電圧は、負の大きな値となる。このような状況は相補型の回路を設計する場合には極めて問題が大きいことは先に指摘した通りである。本発明はこのような状況を解決して、Ｎチャネル型ＴＦＴ、Ｐチャネル型ＴＦＴのしきい値電圧のバランスを取ることを目的としたもので、本発明が有効であることは以上の説明から明らかであろう。このように本発明は極めて重要なものであると信ずる。

　図３に本実施例を示す。まず、基板（コーニング７０５９、３００ｍｍ×４００ｍｍもしくは１００ｍｍ×１００ｍｍ）２１上に下地酸化膜２２として厚さ１０００〜３０００Åの酸化珪素膜を形成した。この酸化膜の形成方法としては、酸素雰囲気中でのスパッタ法を使用した。しかし、より量産性を高めるには、ＴＥＯＳをプラズマＣＶＤ法で分解・堆積した膜を用いてもよい。

　その後、プラズマＣＶＤ法やＬＰＣＶＤ法によって非晶質珪素膜を３００〜５０００Å、好ましくは５００〜１０００Å堆積した。非晶質珪素膜中の燐、硼素の濃度は１×１０¹⁶ｃｍ^-3以下、炭素、酸素、窒素の濃度は５×１０¹⁸ｃｍ^-3以下であった。このような非晶質珪素膜を、５５０〜６００℃の還元雰囲気に４〜４８時間放置して、結晶化せしめた。この工程の後に、レーザー照射によっておこなって、さらに結晶化の度合いを高めてもよい。そして、このようにして結晶化させた珪素膜をパターニングして島状領域２３、２４を形成した。さらに、この上にスパッタ法によって厚さ７００〜１５００Åの酸化珪素膜２５を形成した。

　その後、厚さ１０００Å〜３μｍのアルミニウム（１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ％のＳｃ（スカンジウム）を含む）膜を電子ビーム蒸着法もしくはスパッタ法によって形成した。そして、フォトレジスト（例えば、東京応化製、ＯＦＰＲ８００／３０ｃｐ）をスピンコート法によって形成した。フォトレジストの形成前に、陽極酸化法によって厚さ１００〜１０００Åの酸化アルミニウム膜を表面に形成しておくと、フォトレジストとの密着性が良く、また、フォトレジストからの電流のリークを抑制することにより、後の陽極酸化工程において、多孔質陽極酸化物を側面のみに形成するうえで有効であった。その後、フォトレジストとアルミニウム膜をパターニングして、アルミニウム膜と一緒にエッチングし、ゲイト電極２６、２７およびマスク膜２８、２９とした。この際、本実施例では、Ｎチャネル型ＴＦＴのゲイト電極２７の幅を７μｍ、Ｐチャネル型ＴＦＴのゲイト電極２６の幅を４μｍとした。（図３（Ａ））

　さらにこれに電解液中で電流を通じて陽極酸化し、厚さ３０００〜６０００Å、例えば、厚さ５０００Åの陽極酸化物１０７を形成した。陽極酸化は、３〜２０％のクエン酸もしくはショウ酸、燐酸、クロム酸、硫酸等の酸性水溶液を用いておこない、１０〜３０Ｖの一定電流をゲイト電極に印加すればよい。本実施例ではシュウ酸溶液（３０℃）中で電圧を１０Ｖとし、２０〜４０分、陽極酸化した。陽極酸化物の厚さは陽極酸化時間によって制御した。この結果、ゲイト電極２６、２７の幅はそれぞれ３μｍ、６μｍとなった。（図３（Ｂ））

　次に、マスクを除去し、再び電解溶液中において、ゲイト電極に電流を印加した。今回は、３〜１０％の酒石液、硼酸、硝酸が含まれたエチレングルコール溶液を用いた。溶液の温度は１０℃前後の室温より低い方が良好な酸化膜が得られた。このため、ゲイト電極の上面および側面にバリヤ型の陽極酸化物３２、３３が形成された。陽極酸化物３２、３３の厚さは印加電圧に比例し、例えば、印加電圧が１５０Ｖでは２０００Åの陽極酸化物が形成された。陽極酸化物３２、３３の厚さは必要とされるオフセットの大きさによって決定したが、３０００Å以上の厚さの陽極酸化物を得るには２５０Ｖ以上の高電圧が必要であり、ＴＦＴの特性に悪影響を及ぼすので３０００Å以下の厚さとすることが好ましい。本実施例では８０〜１５０Ｖまで上昇させ、必要とする陽極酸化膜３２、３３の厚さによって電圧を選択した。

　注目すべきは、バリヤ型の陽極酸化が後の工程であるにもかかわらず、多孔質の陽極酸化物の外側にバリヤ型の陽極酸化物ができるのではなく、バリヤ型の陽極酸化物３２、３３は多孔質陽極酸化物３０、３１とゲイト電極２６、２７の間に形成されることである。

　そして、ドライエッチング法（もしくはウェットエッチング法）によって絶縁膜２５をエッチングした。このエッチング深さは任意であり、下に存在する活性層が露出するまでエッチングをおこなっても、その途中でとめてもよい。しかし、量産性・歩留り・均一性の観点からは、活性層に至るまでエッチングすることが望ましい。この際には陽極酸化物３０、３１、およびゲイト電極２６、２７に覆われた領域の下側の絶縁膜（ゲイト絶縁膜）にはもとの厚さの絶縁膜３４、３５が残される。（図３（Ｃ））

　その後、陽極酸化物３０、３１を除去した。エッチャントとしては、燐酸系の溶液、例えば、燐酸、酢酸、硝酸の混酸等が好ましい。この際、燐酸系のエッチャントにおいては、多孔質陽極酸化物のエッチングレートはバリヤ型陽極酸化物のエッチングレートの１０倍以上である。したがって、バリヤ型の陽極酸化物３２、３３は、燐酸系のエッチャントでは実質的にエッチングされないので、内側のゲイト電極を守ることができた。

　この構造で加速したＮ型もしくはＰ型の不純物のイオンを活性層に注入することによって、ソース／ドレインを形成した。まず、図の左側のＴＦＴ領域をマスク３６によって覆った状態で、イオンドーピング法によって、比較的低速（典型的には、加速電圧は５〜３０ｋＶ）の燐イオンを照射した。本実施例では加速電圧は２０ｋＶとした。ドーピングガスとしてはフォスフィン（ＰＨ₃）を用いた。ドーズ量は５×１０¹⁴〜５×１０¹⁵ｃｍ^-2とした。この工程では、燐イオンは絶縁膜３５を透過できないので、活性層のうち、表面の露出された領域にのみ注入され、Ｎチャネル型ＴＦＴのドレイン３７、ソース３８が形成された。（図３（Ｄ））

　次に、同じくイオンドーピング法によって、比較的高速（典型的には、加速電圧は６０〜１２０ｋＶ）の燐イオンを照射した。本実施例では加速電圧は９０ｋＶとした。ドーズ量は１×１０¹³〜５×１０¹⁴ｃｍ^-2とした。この工程では、燐イオンは絶縁膜３５を透過して、その下の領域にも到達するが、ドーズ量が少ないので、低濃度のＮ型領域３９、４０が形成された。（図３（Ｅ））

　燐のドーピングが終了したのち、マスク３６を除去し、今度は、Ｎチャネル型ＴＦＴをマスクして、同様に、Ｐチャネル型ＴＦＴにもソース４１、ドレイン４２、低濃度のＰ型領域４３、４４を形成した。そして、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、活性層中に導入された不純物イオンの活性化をおこなった。

　最後に、全面に層間絶縁物４５として、ＣＶＤ法によって酸化珪素膜を厚さ３０００〜６０００Å形成した。そして、ＴＦＴのソース／ドレインにコンタクトホールを形成し、アルミニウム配線・電極４６、４７、４８を形成した。さらに２００〜４００℃で水素アニールをおこなった。以上によって、ＴＦＴを用いた相補型インバータ回路が完成した。（図３（Ｆ））

　かかるインバータ回路を多段に接続したリングオシレータ、シフトレジスタを用いる場合にその動作点を中心電圧とする意味でしきい値電圧のあわせ込みは極めて重要なものである。また、アナログ型の駆動が要求されるスイッチ素子（例えば、アクティブマトリクス型液晶表示装置の画素に設けられたトランジスタ）や相補型のトランスファーゲイトにおいても有効であった。

ＴＦＴのしきい値電圧のチャネル長依存性を示す。本発明によるＴＦＴ回路（相補型インバータ）の例を示す。実施例によるＴＦＴ回路の作製方法を示す。

符号の説明

１　　　　　Ｐチャネル型ＴＦＴのゲイト電極
２　　　　　Ｎチャネル型ＴＦＴのゲイト電極
３　　　　　Ｐチャネル型ＴＦＴのソース電極・配線
４　　　　　ドレイン電極・配線　　　　　　　　　　　　　　　　　　　　　
５　　　　　Ｎチャネル型ＴＦＴのソース電極・配線
６　　　　　ゲイト絶縁膜
７　　　　　Ｐチャネル型ＴＦＴのソース
８　　　　　Ｐチャネル型ＴＦＴのドレイン
９　　　　　Ｎチャネル型ＴＦＴのソース
１０　　　　Ｎチャネル型ＴＦＴのドレイン
１１　　　　層間絶縁物
１２、１３　陽極酸化物

Claims

　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記第２のゲイト電極の幅は前記第１ゲイト電極の幅の２５〜８０％であることを特徴とするインバータ回路。
　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記第２のゲイト電極の幅は前記第１のゲイト電極の幅の２５〜８０％であることを特徴とするインバータ回路を複数段接続してなるリングオシレータ。
　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記第２のゲイト電極の幅は前記第１のゲイト電極の幅の２５〜８０％であることを特徴とするシフトレジスタ回路。
　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記第２のゲイト電極の幅は前記第１のゲイト電極の幅の２５〜８０％であることを特徴とする相補型トランスファーゲイト。
　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記第２のゲイト電極の幅は前記第１のゲイト電極の幅の２５〜８０％であることを特徴とするアナログ型の駆動が要求されるスイッチ素子。
　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記第１の結晶性珪素膜は前記第１のソースおよびドレインに隣接して低濃度のＮ型領域をさらに有し、
　前記第２のゲイト電極の幅は前記第１のゲイト電極の幅よりも小さいことを特徴とするインバータ回路。
　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記第１の結晶性珪素膜は前記第１のソースおよびドレインに隣接して低濃度のＮ型領域をさらに有し、
　前記第２のゲイト電極の幅は前記第１のゲイト電極の幅よりも小さいことを特徴とするインバータ回路を複数段接続してなるリングオシレータ。
　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記第１の結晶性珪素膜は前記第１のソースおよびドレインに隣接して低濃度のＮ型領域をさらに有し、
　前記第２のゲイト電極の幅は前記第１のゲイト電極の幅よりも小さいことを特徴とするシフトレジスタ回路。
　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記第１の結晶性珪素膜は前記第１のソースおよびドレインに隣接して低濃度のＮ型領域をさらに有し、
　前記第２のゲイト電極の幅は前記第１のゲイト電極の幅よりも小さいことを特徴とする相補型トランスファーゲイト。
　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記第１の結晶性珪素膜は前記第１のソースおよびドレインに隣接して低濃度のＮ型領域をさらに有し、
　前記第２のゲイト電極の幅は前記第１のゲイト電極の幅よりも小さいことを特徴とするアナログ型の駆動が要求されるスイッチ素子。
　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記Ｐチャネル型薄膜トランジスタのチャネル長は３〜４μｍ、前記Ｎチャネル型薄膜トランジスタのチャネル長は６〜７μｍであることを特徴とするインバータ回路。
　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記Ｐチャネル型薄膜トランジスタのチャネル長は３〜４μｍ、前記Ｎチャネル型薄膜トランジスタのチャネル長は６〜７μｍであることを特徴とするインバータ回路を複数段接続してなるリングオシレータ。
　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記Ｐチャネル型薄膜トランジスタのチャネル長は３〜４μｍ、前記Ｎチャネル型薄膜トランジスタのチャネル長は６〜７μｍであることを特徴とするシフトレジスタ回路。
　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記Ｐチャネル型薄膜トランジスタのチャネル長は３〜４μｍ、前記Ｎチャネル型薄膜トランジスタのチャネル長は６〜７μｍであることを特徴とする相補型トランスファーゲイト。
　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記Ｐチャネル型薄膜トランジスタのチャネル長は３〜４μｍ、前記Ｎチャネル型薄膜トランジスタのチャネル長は６〜７μｍであることを特徴とするアナログ型の駆動が要求されるスイッチ素子。
　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記第１の結晶性珪素膜は前記第１のソースおよびドレインに隣接して低濃度のＮ型領域をさらに有し、
　前記Ｐチャネル型薄膜トランジスタのチャネル長は前記Ｎチャネル型薄膜トランジスタのチャネル長よりも小さいことを特徴とするインバータ回路。
　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記第１の結晶性珪素膜は前記第１のソースおよびドレインに隣接して低濃度のＮ型領域をさらに有し、
　前記Ｐチャネル型薄膜トランジスタのチャネル長は前記Ｎチャネル型薄膜トランジスタのチャネル長よりも小さいことを特徴とするインバータ回路を複数段接続してなるリングオシレータ。
　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記第１の結晶性珪素膜は前記第１のソースおよびドレインに隣接して低濃度のＮ型領域をさらに有し、
　前記Ｐチャネル型薄膜トランジスタのチャネル長は前記Ｎチャネル型薄膜トランジスタのチャネル長よりも小さいことを特徴とするシフトレジスタ回路。
　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記第１の結晶性珪素膜は前記第１のソースおよびドレインに隣接して低濃度のＮ型領域をさらに有し、
　前記Ｐチャネル型薄膜トランジスタのチャネル長は前記Ｎチャネル型薄膜トランジスタのチャネル長よりも小さいことを特徴とする相補型トランスファーゲイト。
　第１のゲイト電極と、第１のソースおよびドレインが形成された第１の結晶性珪素膜を有するＮチャネル型薄膜トランジスタと、
　第２のゲイト電極と、第２のソースおよびドレインが形成された第２の結晶性珪素膜を有するＰチャネル型薄膜トランジスタとを有し、
　前記第１の結晶性珪素膜は前記第１のソースおよびドレインに隣接して低濃度のＮ型領域をさらに有し、
　前記Ｐチャネル型薄膜トランジスタのチャネル長は前記Ｎチャネル型薄膜トランジスタのチャネル長よりも小さいことを特徴とするアナログ型の駆動が要求されるスイッチ素子。