JP2004094513A - デバイス制御装置 - Google Patents

Abstract

【課題】共通バスＩ／Ｆに複数のデバイスが接続されている制御装置において、どのデバイスを制御するかを決定するとき、ＣＰＵから送出されるアドレス信号の上位をチップセレクタ回路でデコードすると、チップセレクト信号は共通バスＩ／Ｆに流れる信号と非同期であるので、制御不可能となる場合が生じる。
【解決手段】共通バスＩ／Ｆ３０における複数の被制御デバイス２１の制御において、チップセレクトはＣＰＵ部１１から送出される信号を使用する。チップセレクト信号をＤＩＰスイッチ等のハードウエア設定で１つのデバイスに排他接続し、デバイス２１を事前に書き込んだフラグを読み取ることで有効となっているデバイス２１の種別を読み取り、複数のデバイス２１を共通バス３０で接続して制御可能にする。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明はデバイス制御装置に関し、特にＣＰＵ（中央処理装置）が複数の被制御デバイス（例えば、メモリ等）に対して命令を実行する際に、ＣＰＵが制御する被制御デバイスが何であるかをＣＰＵ自身が自動的に認識して制御を実行するデバイス制御装置に関する。
【０００２】
【従来の技術】
各種のＣＰＵが、比較的安価に入手可能である。また、ＣＰＵを使用することにより、ソフトウエア（プログラム）の変更により制御の変更および修正が容易であるので、最近の各種電子機器および電子応用機器には、制御手段としてハードウエアに代わりＣＰＵが多用されている。
【０００３】
ＣＰＵを使用するデバイス制御装置の従来技術は、例えば特開平６−１２３４０号公報の「メモリ回路」、特開平７−２１０５０６号公報の「アクセス制御方式」、特開２０００−６６９４９号公報の「データ記録再生装置およびデータ記録再生装置のメモリアクセス方法」および特開昭６３−３０４３５８号公報の「バス制御方式」等に開示されている。
【０００４】
例えば上述した第１の従来技術は、１個のＣＰＵが複数のメモリを制御するメモリ回路を開示している。即ち、ＣＰＵからの上位アドレスデータをデコードして各メモリのチップセレクト信号に割り当てている。これにより、制御対象である被制御メモリが増加してもＣＰＵとのＩ／Ｆ（インタフェース）信号を増大することなく最低限の信号線により制御を可能としている。
【０００５】
図５は、一般的な従来のデバイス制御装置の構成を示すブロック図である。この特定例のデバイス制御装置１００は、ＣＰＵ１０２および関連デバイスが搭載されたＣＰＵボード１０１および複数のメモリ等の被制御デバイス１１１‐１〜１１１‐ｎが搭載されたデバイスボード１１０により構成される。ＣＰＵボード１０１およびデバイスボード１１０には、それぞれ接続ポート１０３、１１３が設けられ、インタフェース（接続ケーブル）１２０によりアドレスデータ、信号データ、ライトイネーブルおよびリードイネーブル信号が送信される。
【０００６】
更に、デバイスボード１１０には、チップセレクト回路（デコード回路）１１２が設けられている。ＣＰＵボード１０１からのアドレスデータ（上位）がチップセレクト回路１１２へ入力され、チップ選択（チップセレクト）信号を複数の被制御デバイス１１１のうち選択されたデバイスに対して入力する。そして、選択されたデバイス１１１へ又はそのデバイスからデータの書き込み（ライト）読み出し又は（リード）を可能にする。
【０００７】
【発明が解決しようとする課題】
上述した従来のデバイス制御装置では、チップセレクト信号をデバイス（メモリ）ボード１１０側のチップセレクト回路１１２で生成している。そのために、ＣＰＵ１０２から送出されるライトイネーブル信号又はリードイネーブル信号等と同期が取れていないので、制御不可能な場合が発生してしまうという課題があった。
【０００８】
【発明の目的】
本発明は、従来技術の上述した課題に鑑みなされたものであり、ＣＰＵからの制御プログラムで動作する装置において、ＣＰＵとのＩ／Ｆ信号が最低限の信号線（例えば、１式のアドレスバス、データバス、ライトイネーブル、リードイネーブルおよびチップセレクト）のみであるときでも、ＣＰＵが装置内の各制御デバイスを効率的に制御可能にするデバイス制御装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
前述の課題を解決するため、本発明のデバイス制御装置は、次のような特徴的な構成を採用している。
【００１０】
（１）複数の被制御デバイスを共通バスインタフェース（Ｉ／Ｆ）で単一のＣＰＵにより制御するデバイス制御装置において、
デバイスボード内でチップセレクト信号を時分割に振分け接続させるチップセレクトバイパスラインと、ＣＰＵおよび前記複数の被制御デバイスを選択スイッチで１対１に接続するチップセレクト通常ラインとを備え、前記２つのラインをセレクタ部で排他接続するデバイス制御装置。
【００１１】
（２）前記チップセレクトバイパスラインにはタイムセレクタ部が接続され、前記通常チップセレクトラインにはバッファ部が接続される上記（１）に記載のデバイス制御装置。
【００１２】
（３）前記選択スイッチは、ＤＩＰスイッチである上記（１）又は（２）に記載のデバイス制御装置。
【００１３】
（４）相互に共通バスインタフェースで接続された複数の被制御デバイスを含むデバイスボードと、前記複数の被制御デバイスを制御するＣＰＵを含むＣＰＵボードとを有するデバイス制御装置において、
前記デバイスボードは、それぞれチップセレクト信号が入力されるバッファ部およびタイムセレクタ部と、前記バッファ部および前記タイムセレクタ部を排他的に開閉するセレクタ部とを備え、前記バッファ部の出力は、それぞれ選択スイッチを介して前記複数の被制御デバイスに接続され、前記タイムセレクタ部は、前記複数の被制御デバイスに接続される複数の出力ポートを有するデバイス制御装置。
【００１４】
（５）前記バッファ部、前記タイムセレクタ部、前記セレクタ部および前記複数のデバイスを電源投入時にリセットするリセット信号を出力するパワーオンリセット部を有する上記（４）に記載のデバイス制御装置。
【００１５】
（６）前記ＣＰＵボードの前記ＣＰＵ部は、前記複数のデバイスの特定アドレスに前記デバイスを識別するフラグを、前記タイムセレクタ部を介して書き込む上記（４）又は（５）に記載のデバイス制御装置。
【００１６】
（７）前記ＣＰＵボードには、デバイスーフラグＭＡＰを記憶するメモリ部を有し、前記ＣＰＵ部が参照可能にする上記（４）、（５）又は（６）に記載のデバイス制御装置。
【００１７】
【発明の実施の形態】
以下、本発明によるデバイス制御装置の好適実施形態の構成および動作を、添付図面を参照して詳細に説明する。
【００１８】
先ず、図１は、本発明によるデバイス制御装置の好適実施形態の構成を示すブロック図である。このデバイス制御装置１は、ＣＰＵボード１０、デバイスボード２０およびこれら両者を相互接続するインタフェース（以下、Ｉ／Ｆという）３０により構成される点で、図５を参照して上述した従来のデバイス制御回路１００と同様である。
【００１９】
ＣＰＵボード１０は、ボード上にＣＰＵ部１１、メモリ部１２および接続ポート（又はコネクタ）１３を有する。このＣＰＵボード１０とデバイスボード２０とのＩ／Ｆ３０は、１式のアドレスバス、データバス、ライトイネーブル、リードイネーブルおよびチップセレクトを有する。デバイスボード２０内でチップセレクト２９以外のＩ／Ｆ３０は、バスライン２８で一括して扱う。
【００２０】
次に、デバイスボード２０は、ｎ（複数）個の被制御デバイス（例えば、メモリ）２１−１〜２１−ｎ、バッファ部２２、２３、セレクタ部２４、タイムセレクタ部２５、および各デバイス２１−１〜２１−ｎ間に接続された複数のスイッチ（例えば、ＤＩＰスイッチ）２６−１〜２６−ｎおよびパワーオンリセット部２７を含んでいる。
【００２１】
チップセレクト２９は、デバイスボード２０内でチップセレクト通常ライン２９Ａおよびチップセレクトバイパス（Ｃｈｉｐ　Ｓｅｌｅｃｔ　Ｂｙｐａｓｓ）部２９Ｂに分割され、それぞれバッファ部２３のゲートおよびタイムセレクタ部２５のゲートの排他制御により、ライン２９Ａ又は２９Ｂの選択を可能にしている。チップセレクトラインの排他制御は、セレクタ部２４の出力信号により行われる。チップセレクト通常ライン２９Ａは、それぞれデバイス２１−１〜２１−ｎに対応したＤＩＰスイッチ２６−１〜２６−ｎを排他で設定することで、ＣＰＵボード１０からデバイス２１‐１〜２１‐ｎへの制御が可能になる。
【００２２】
次に、図１に示すデバイス制御装置１の動作を、図３に示すタイミングチャートを参照して説明する。図３において、（ａ）はアドレスバスの信号、（ｂ）はデータバスの信号、（ｃ）はライトイネーブル信号、（ｄ）はリードイネーブル信号、（ｅ）はチップセレクト信号、（ｆ）はタイムセレクタ部２５の出力信号、（ｇ）はセレクタ部２４の出力信号および（ｈ）はパワーオンリセット部２７の出力信号を示す。
【００２３】
ＣＰＵボード１０は、デバイスボード２０に実装された複数のデバイス２１−１〜２１−ｎ（以下、これら複数のデバイス２１−１〜２１−ｎを総称して参照符号２１を使用する）を識別する必要がある。そのため、ＣＰＵボード１０およびデバイスボード２０の電源投入（Ｐｏｗｅｒ　Ｏｎ）後に、先ずＣＰＵ部１１は、全てのデバイス２１に対して各デバイスを判別するフラグをデバイス２１の特定アドレスに書き込む。ＣＰＵボード１０は、デバイスボード２０のデバイス内の特定アドレスにフラグを書き込む方法は、各デバイス２１へのチップセレクト信号が、デバイスボード２０内のチップセレクトバイパスライン２９Ｂにて時分割で各デバイス２１のチップセレクト端子に接続されている。そのため、時分割で全てのデバイス２１にフラグを書き込むことができる。
【００２４】
電源の投入直後に、デバイスボード２０には、パワーオンリセット部２７からリセット信号が全てのデバイス２１に入力される。そのため、デバイスボード２０の各デバイス２１の状態は、電源の投入後、例えば１秒間「リセット状態」となる。電源投入してから１秒後に、図３（ｇ）に示す如く、セレクタ部２４の出力／Ｙ（Ｌｏｗアクティブ）は、Ｌレベルの信号を出力する。チップセレクト通常ライン２９Ａのバッファ部２３のゲートを閉じ、チップセレクトバイパスライン２９Ｂのタイムセレクタ部２５のゲートを開ける。
【００２５】
次に、タイムセレクタ部２５は、最初に１番目の出力ポートＰｏ１がアサートされる。このとき、チップセレクトは、チップセレクトバイパスライン２９Ｂから１番目のデバイス２１−１にチップセレクト信号が入力され、ＣＰＵボード１０は、１番目のデバイス２１−１にフラグ書き込みが可能となる。ＣＰＵボード１０は、デバイス２１−１に対し、特定アドレスにフラグが書き込まれているか否かチェックする。書き込まれていなければ、フラグを書き込む。既に書き込まれていれば、書き込み処理は行わない。
【００２６】
タイムセレクタ部２５から次の出力ポートがアサートされると、２番目のデバイス２１−２にチップセレクト信号が入力され、ＣＰＵボード１０は、２番目のデバイス２１−２に対してフラグ書き込みが可能となる。以後、同様の処理を行う。タイムセレクタ部２５のｎ番目の出力ポートＰｏｎがアサートされ、上述と同様の処理が行われた後に、タイムセレクタ部２５は、（ｎ＋１）番目の出力ポートＰｏｎ＋１をアサートする。この出力ポートＰｏｎ＋１は、セレクタ部２４の端子Ａに接続されており、セレクタ部２４の出力ポートを論理反転させ、／ＹはＨレベルの信号を出力する。以上が、ＣＰＵボード１０のデバイスボード２０に対する初期処理である。
【００２７】
次に、セレクタ部２４によりタイムセレクタ部２５のゲートを閉じ、チップセレクト通常ライン２９Ａのバッファ部２３のゲートを開く。ＣＰＵボード１０は、ＤＩＰスイッチ２６−１〜２６−ｎにてどのデバイス２１が選択されているか認識できていないため、チップセレクト信号が入力されているデバイス（即ち、選択デバイス）２１を検出する。
【００２８】
先ず、デバイス２１−１〜２１−ｎの特定アドレスにフラグを読みに行く。チップセレクト信号が入力された選択デバイスは、唯一であるので、有効となっている選択デバイスからフラグの値が返ってくる。ＣＰＵボード１０は、メモリ部１２の「デバイス−フラグＭＡＰ」（図２に示すフラグの値と対応デバイスの対応表参照）を参照して読み取ったフラグの値からデバイスの種別を検出する。また、接続されたデバイス２１を変更するため、制御途中にＤＩＰスイッチ２６の接続を変更した場合には、一時的にチップセレクト通常ライン２８Ａが切断される。れにより、読み込んでいるデバイスのフラグが読み取れなくなり、ＣＰＵボード１０は、「デバイス接続解除状態」を認識する。
【００２９】
ＣＰＵボード１０は、１回チップセレクト通常ライン２９Ａが切断された後、次に読み込んだデバイスのフラグの値で、変更されたデバイスが何であるかを認識し、制御対象を変更して次の制御を行う。このようにして、ＣＰＵボード１０は、選択デバイスを常に認識でき、装置の状況を認識しながら制御が可能となる。
【００３０】
次に、本発明によるデバイス制御装置の動作を、図４に示すフローチャートを参照して説明する。先ず、タイムセレクタ部２５でフラグを書き込む被制御デバイス２１にチップセレクトを接続（又はチップセレクト信号を入力）する（ステップＳ１）。ＣＰＵ部１１のカウンタ値Ｘ＝１とする（ステップＳ２）。デバイス２１の予め決められた特定アドレスの読み取り（Ｒｅａｄ）を実行する（ステップＳ３）。次に、Ｘ＝１００（固定値）か否か判定する（ステップＳ４）。Ｘ＝１００でない場合（ステップＳ４：ｎｏ）には、特定アドレスに書き込みデータ（フラグ）がないか判断する（ステップＳ５）。特定アドレスに書き込みデータ（フラグ）がない場合（ステップＳ５：ｙｅｓ）には、特定アドレスにＷｒｉｔｅ（書き込み）を実行して、未使用のフラグの値を書き込む（ステップＳ６）。尚、Ｘの値とフラグの値は、ＣＰＵボード１０のメモリ部１２の「デバイスーフラグＭＡＰ一覧」で管理されている。次に、Ｘ＝Ｘ＋１とし、上述した特定アドレスに書き込みデータがある場合（ステップＳ５：ｎｏ）と共に、上述したステップＳ３へ戻り、次のデバイスについて上述と同様の動作を行い、初期設定を終了する。
【００３１】
上述したＸ＝１００（固定値）の場合（ステップＳ４：ｙｅｓ）には、特定アドレスの読み取り（Ｒｅａｄ）を実行する（ステップＳ８）。この読み取ったフラグの値を、ＣＰＵボード１０のメモリ部１２の「デバイスーフラグＭＡＰ一覧」に基づき、選択されたデバイスを割り出す（ステップＳ９）。そして、通常のデバイス制御処理を実行する（ステップＳ１０）。
【００３２】
以上、本発明によるデバイス制御装置の好適実施形態の構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。
【００３３】
【発明の効果】
以上の説明から理解される如く、本発明のデバイス制御装置によると、次の如き実用上の顕著な効果が得られる。即ち、本発明のデバイス制御装置によると、複数のデバイスを、単一ＣＰＵにより効率的に制御可能である。その理由は、共通バスに複数のデバイスが接続されたデバイスボードを制御する際に、各デバイスの種別を示すフラグをデバイスに書き込み、有効となっているデバイスのフラグを読み込むことで、常に有効となっているデバイスに対して制御を実行することができるからである。
【図面の簡単な説明】
【図１】本発明によるデバイス制御装置の好適実施形態の全体構成を示すブロック図である。
【図２】図１中のＣＰＵボードのメモリ部の「デバイス−フラグＭＡＰ一覧」の具体例である。
【図３】図１のデバイス制御装置の動作を説明するタイミングチャートである。
【図４】図１のデバイス制御装置の動作を説明するフローチャートである。
【図５】従来のデバイス制御装置の構成を示すブロック図である。
【符号の説明】
１　デバイス制御装置
１０　ＣＰＵボード
１１　ＣＰＵ部
１２　メモリ部
２０　デバイスボード
２１‐１〜２１‐ｎ　デバイス（被制御デバイス）
２２、２３　バッファ部
２４　セレクタ部
２５　タイムセレクタ部
２６‐１〜２６‐ｎ　選択スイッチ（ＤＩＰスイッチ）
２７　パワーオンリセット部
２８　バスライン
２９Ａ　通常チップセレクトライン
２９Ｂ　チップセレクトバイパスライン
３０　共通バスインタフェース

Claims (7)

1. 複数の被制御デバイスを共通バスインタフェース（Ｉ／Ｆ）で単一のＣＰＵにより制御するデバイス制御装置において、
   デバイスボード内でチップセレクト信号を時分割に振分け接続させるチップセレクトバイパスラインと、ＣＰＵおよび前記複数の被制御デバイスを選択スイッチで１対１に接続するチップセレクト通常ラインとを備え、前記２つのラインをセレクタ部で排他接続することを特徴とするデバイス制御装置。
2. 前記チップセレクトバイパスラインにはタイムセレクタ部が接続され、前記通常チップセレクトラインにはバッファ部が接続されることを特徴とする請求項１に記載のデバイス制御装置。
3. 前記選択スイッチは、ＤＩＰスイッチであることを特徴とする請求項１又は２に記載のデバイス制御装置。
4. 相互に共通バスインタフェースで接続された複数の被制御デバイスを含むデバイスボードと、前記複数の被制御デバイスを制御するＣＰＵを含むＣＰＵボードとを有するデバイス制御装置において、
   前記デバイスボードは、それぞれチップセレクト信号が入力されるバッファ部およびタイムセレクタ部と、前記バッファ部および前記タイムセレクタ部を排他的に開閉するセレクタ部とを備え、前記バッファ部の出力は、それぞれ選択スイッチを介して前記複数の被制御デバイスに接続され、前記タイムセレクタ部は、前記複数の被制御デバイスに接続される複数の出力ポートを有することを特徴とするデバイス制御装置。
5. 前記バッファ部、前記タイムセレクタ部、前記セレクタ部および前記複数のデバイスを電源投入時にリセットするリセット信号を出力するパワーオンリセット部を有することを特徴とする請求項４に記載のデバイス制御装置。
6. 前記ＣＰＵボードの前記ＣＰＵ部は、前記複数のデバイスの特定アドレスに前記デバイスを識別するフラグを、前記タイムセレクタ部を介して書き込むことを特徴とする請求項４又は５に記載のデバイス制御装置。
7. 前記ＣＰＵボードには、デバイスーフラグＭＡＰを記憶するメモリ部を有し、前記ＣＰＵ部が参照可能にすることを特徴とする請求項４、５又は６に記載のデバイス制御装置。

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