JP2004093188A

JP2004093188A - 電子回路および半導体集積回路

Info

Publication number: JP2004093188A
Application number: JP2002251175A
Authority: JP
Inventors: Satoshi Kondo; 近藤　智; Yasuo Nagai; 永井　康夫; Atsushi Fujishiro; 藤城　敦; Masatoshi Nakasu; 中洲　正敏
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-08-29
Filing date: 2002-08-29
Publication date: 2004-03-25

Abstract

【課題】メイントランジスタとセンストランジスタの接地電極の電位を等しくしながら、センストランジスタの電流情報を取得することで、精度良くメイントランジスタに流れる電流値を検出することができる電子回路、およびそれを内蔵した半導体集積回路を提供する。
【解決手段】モータ、ランプ、リレーなどの負荷変動に追従した制御を行う装置に適用される電流検出・制御回路であって、メイントランジスタのパワーＭＯＳＦＥＴＭ０、センストランジスタの電流検出用ＭＯＳＦＥＴＭ１、集積回路ＩＣ、演算処理ユニットＣＰＵなどから構成され、負荷ＲＬに流れる電流に比例したセンス電流を検出する際に、負荷ＲＬの変動によるパワーＭＯＳＦＥＴＭ０のソース電位変動に電流検出用ＭＯＳＦＥＴＭ１のソース電位を集積回路ＩＣにより追従させ、ソース電位のずれをなくして電流を検出する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、電子回路、およびそれを内蔵した半導体集積回路に関し、特にメイントランジスタとセンストランジスタと接続可能なＩＣなどの電子回路を含む電流検出・制御回路に適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明者が検討したところによれば、ＩＣなどの電子回路に関しては、以下のような技術が考えられる。
【０００３】
たとえば、パワーＭＯＳＦＥＴなどに接続可能なＩＣなどの電子回路においては、パワーＭＯＳＦＥＴをスイッチとして使用する時、このパワーＭＯＳＦＥＴに流れる電流情報を、電子回路に接続されるＣＰＵにフィードバックし、スイッチの遮断、リトライなどの制御を行うように構成した技術がある。この技術において、きめ細かな制御を行うためには、電流情報をより精度良く検出することが必要となる。
【０００４】
そこで、パワーＭＯＳＦＥＴに流れる電流情報を検出する方法として、この電流情報をパワーＭＯＳＦＥＴに直列に接続したシャント抵抗で検出する方法がある。しかし、この方法では、パワーＭＯＳＦＥＴに流れる電流がそのままシャント抵抗に流れるため、高価なワット数（消費電力）の大きなシャント抵抗が必要となる。
【０００５】
また、他の方法として、パワーＭＯＳＦＥＴとゲート、ドレインが共通に接続され、サイズ比が異なる電流検出用ＭＯＳＦＥＴで電流情報を検出する方法がある。この方法は、ワット数の大きなシャント抵抗が必要ない。しかし、２つのＭＯＳＦＥＴのソース電位が異なるため、精度を上げることが必要となる。
【０００６】
たとえば、前記のようなパワーＭＯＳＦＥＴと電流検出用ＭＯＳＦＥＴで電流情報を検出する方法として、本発明者が本発明の前提として検討した回路構成を図７により説明する。
【０００７】
図７に示すように、この電流検出回路は、パワーＭＯＳＦＥＴＭ０、電流検出用ＭＯＳＦＥＴＭ１、電流検出用抵抗Ｒｓ、負荷ＲＬ、電源Ｖ、集積回路ＩＣ内のアンプ回路などからなり、パワーＭＯＳＦＥＴＭ０と電流検出用ＭＯＳＦＥＴＭ１のソース端子を電流検出用抵抗Ｒｓで接続する構成となっている。
【０００８】
この電流検出回路において、パワーＭＯＳＦＥＴＭ０と電流検出用ＭＯＳＦＥＴＭ１のサイズ比をｍ：１とすると、電流検出用抵抗Ｒｓ間の電圧ＶＲｓにより負荷ＲＬに流れる電流Ｉｏを、
Ｉｏ＝ｍ×ＶＲｓ／Ｒｓ　　（１）
式（１）のように求めることができる。ｍは、パワーＭＯＳＦＥＴＭ０の電流検出用ＭＯＳＦＥＴＭ１に対するサイズ比である。
【０００９】
【発明が解決しようとする課題】
ところで、前記図７に示したような電流検出回路について、本発明者が検討した結果、以下のようなことが明らかとなった。
【００１０】
たとえば、電流検出用抵抗Ｒｓの電圧ＶＲｓが大きいと、パワーＭＯＳＦＥＴＭ０と電流検出用ＭＯＳＦＥＴＭ１のソース電圧が電圧ＶＲｓだけずれるので、パワーＭＯＳＦＥＴＭ０と電流検出用ＭＯＳＦＥＴＭ１の電流比がｍ：１からはずれて検出誤差が生じる。また、電圧ＶＲｓを小さく設定すると、アンプ回路のオフセット電圧の影響が相対的に大きくなり、検出誤差が生じることが考えられる。
【００１１】
そこで、本発明の目的は、パワーＭＯＳＦＥＴなどのメイントランジスタと電流検出用ＭＯＳＦＥＴなどのセンストランジスタの接地電極の電位を等しくしながら、センストランジスタの電流情報を取得することで、精度良くメイントランジスタに流れる電流値を検出することができる電子回路、およびそれを内蔵した半導体集積回路を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、メイントランジスタ（第１のトランジスタ）とセンストランジスタ（第２のトランジスタ）と接続可能な電子回路に適用され、メイントランジスタに接続される負荷に流れる電流に比例したセンス電流をセンストランジスタに流してこのセンス電流を検出する際に、負荷の変動によるメイントランジスタの接地電極の電位変動にセンストランジスタの接地電極の電位を追従させる制御回路を有するものである。また、メイントランジスタおよびセンストランジスタには、ＭＯＳＦＥＴ、バイポーラトランジスタ、またはＩＧＢＴなどを用いるものである。さらに、負荷としては、モータ、ランプ、またはリレーなどに適用するようにしたものである。
【００１５】
さらに、本発明の電子回路において、制御回路は、メイントランジスタとセンストランジスタの接地電極間に接続されるアンプ回路と、このアンプ回路の出力にトランジスタの制御電極が接続されるカレントミラー回路とを含む構成にしたり、あるいはメイントランジスタとセンストランジスタの接地電極間に接続されるアンプ回路と、このアンプ回路の出力にトランジスタの制御電極が接続されるバッファ回路とを含む構成にして、カレントミラー回路、バッファ回路のトランジスタにはＭＯＳＦＥＴ、またはバイポーラトランジスタなどを用いるようにしたものである。
【００１６】
また、本発明は、前述したメイントランジスタとセンストランジスタと電子回路とを内蔵した半導体集積回路にも適用するものである。
【００１７】
よって、前述した電子回路、およびそれを内蔵した半導体集積回路によれば、メイントランジスタとセンストランジスタの接地電極の電位がずれることはないので、前述した電流検出用抵抗を使用する電圧検出方法（図７）に比較して、電流検出ではメイントランジスタとセンストランジスタの電流比がｍ：１に保たれ、精度良くメイントランジスタに流れる電流を検出することができるようになる。この結果、負荷に流れる電流検出値の精度向上により、負荷変動に応じた信頼性の高い制御が可能となる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
図１により、本発明の電子回路および半導体集積回路を含む実施の形態１の電流検出・制御回路の構成の一例を説明する。図１は本実施の形態の電流検出・制御回路の構成図を示す。
【００２０】
本実施の形態の電流検出・制御回路は、たとえばモータ、ランプ、リレーなどの負荷変動に追従した制御を行う装置に適用され、パワーＭＯＳＦＥＴＭ０、電流検出用ＭＯＳＦＥＴＭ１、負荷ＲＬ、電源Ｖ、集積回路ＩＣ、演算処理ユニットＣＰＵなどから構成される。
【００２１】
パワーＭＯＳＦＥＴＭ０は、負荷ＲＬに接続されるメイントランジスタであり、ドレイン端子が電源Ｖの正極端子に、ソース端子が集積回路ＩＣのトランジスタ用負入力端子Ｐ３および負荷ＲＬの一方の端子に、ゲート端子が集積回路ＩＣのトランジスタ用制御端子Ｐ１にそれぞれ接続されている。なお、このメイントランジスタには、バイポーラトランジスタ、ＩＧＢＴを用いることも可能である。
【００２２】
電流検出用ＭＯＳＦＥＴＭ１は、負荷ＲＬに流れる電流に比例したセンス電流を検出するためのセンストランジスタであり、パワーＭＯＳＦＥＴＭ０に並列に接続され、ドレイン端子が電源Ｖの正極端子に、ソース端子が集積回路ＩＣのトランジスタ用正入力端子Ｐ２に、ゲート端子が集積回路ＩＣのトランジスタ用制御端子Ｐ１にそれぞれ接続されている。なお、このセンストランジスタには、バイポーラトランジスタ、ＩＧＢＴを用いることも可能である。
【００２３】
負荷ＲＬは、たとえばモータ、ランプ、リレーなどのコイルであり、一方の端子がパワーＭＯＳＦＥＴＭ０のソース端子に、他方の端子が接地電位にそれぞれ接続されている。
【００２４】
電源Ｖは、正極端子がパワーＭＯＳＦＥＴＭ０および電流検出用ＭＯＳＦＥＴＭ１のドレイン端子に、負極端子が接地電位にそれぞれ接続されている。
【００２５】
集積回路ＩＣは、アンプ回路ＡＭＰ、バイポーラトランジスタＴ１１，Ｔ１２などからなるカレントミラー回路、バイポーラトランジスタＴ１３，Ｔ１４および抵抗Ｒ１１などからなる出力回路、バッファ回路ＢＦなどから構成され、負荷ＲＬに流れる電流に比例したセンス電流を検出する際に、この負荷ＲＬの変動によるパワーＭＯＳＦＥＴＭ０の接地電極であるソース端子の電位変動に電流検出用ＭＯＳＦＥＴＭ１の接地電極であるソース端子の電位を追従させる制御回路として機能し、トランジスタ用制御端子Ｐ１、トランジスタ用正入力端子Ｐ２、トランジスタ用負入力端子Ｐ３、ＣＰＵ用入力端子Ｐ４、ＣＰＵ用出力端子Ｐ５などが設けられている。
【００２６】
この集積回路ＩＣにおいて、アンプ回路ＡＭＰは、正入力端子がトランジスタ用正入力端子Ｐ２およびカレントミラー回路のバイポーラトランジスタＴ１１のコレクタ端子に、負入力端子がトランジスタ用負入力端子Ｐ３に、出力端子がカレントミラー回路のバイポーラトランジスタＴ１１，Ｔ１２のベース端子にそれぞれ接続されている。
【００２７】
また、カレントミラー回路は、バイポーラトランジスタＴ１１，Ｔ１２のベース端子同士が接続されてアンプ回路ＡＭＰの出力端子に接続され、また一方のバイポーラトランジスタＴ１１のコレクタ端子がアンプ回路ＡＭＰの正入力端子に、他方のバイポーラトランジスタＴ１２のコレクタ端子が出力回路のバイポーラトランジスタＴ１３のコレクタ端子にそれぞれ接続され、さらに両方のバイポーラトランジスタＴ１１，Ｔ１２のエミッタ端子が接地電位に接続されている。
【００２８】
さらに、出力回路は、バイポーラトランジスタＴ１３，Ｔ１４のベース端子同士、一方のバイポーラトランジスタＴ１３のコレクタ端子とが接続されてカレントミラー回路のバイポーラトランジスタＴ１２のコレクタ端子に接続され、他方のバイポーラトランジスタＴ１４のコレクタ端子がＣＰＵ用出力端子Ｐ５および抵抗Ｒ１１を介して接地電位に接続され、また両方のバイポーラトランジスタＴ１３，Ｔ１４のエミッタ端子が電源電位に接続されている。
【００２９】
また、バッファＢＦは、入力端子がＣＰＵ用入力端子Ｐ４に、出力端子がトランジスタ用制御端子Ｐ１にそれぞれ接続されている。
【００３０】
演算処理ユニットＣＰＵは、集積回路ＩＣのＣＰＵ用入力端子Ｐ４、ＣＰＵ用出力端子Ｐ５に接続され、ＣＰＵ用出力端子Ｐ５を通じて集積回路ＩＣから負荷ＲＬに流れる電流に比例したセンス電流の電流情報を受け取り、この電流情報による電流値に基づいて、出力を遮断したり、リトライするなどの制御を行うようにＣＰＵ用出力端子Ｐ４から集積回路ＩＣに制御信号が出力される。この制御信号は、集積回路ＩＣ内のバッファ回路ＢＦを経由して、トランジスタ用制御端子Ｐ１からパワーＭＯＳＦＥＴＭ０、電流検出用ＭＯＳＦＥＴＭ１の各ゲート端子に供給され、各ＭＯＳＦＥＴＭ０，Ｍ１の動作が制御される。
【００３１】
以上のように構成される電流検出・制御回路において、パワーＭＯＳＦＥＴＭ０に流れる電流Ｉｏと電流検出用ＭＯＳＦＥＴＭ１に流れる電流Ｉｓは、
Ｉｏ＝ｍ×Ｉｓ　　（２）
式（２）で表される。ｍは、パワーＭＯＳＦＥＴＭ０の電流検出用ＭＯＳＦＥＴＭ１に対するサイズ比である（パワーＭＯＳＦＥＴＭ０の大きさ：電流検出用ＭＯＳＦＥＴＭ１の大きさ＝ｍ：１）。
【００３２】
このパワーＭＯＳＦＥＴＭ０に流れる電流Ｉｏ、電流検出用ＭＯＳＦＥＴＭ１に流れる電流Ｉｓは、集積回路ＩＣに入力され、パワーＭＯＳＦＥＴＭ０と電流検出用ＭＯＳＦＥＴＭ１のソース電圧を等しくするようにアンプ回路ＡＭＰを用いて負帰還をかけることで負荷ＲＬの変動に追従させ、演算処理ユニットＣＰＵにおいて電流検出用ＭＯＳＦＥＴＭ１の電流Ｉｓを検出することができる。
【００３３】
すなわち、集積回路ＩＣ内のカレントミラー回路により、電流検出用ＭＯＳＦＥＴＭ１に流れる電流Ｉｓに等しい電流Ｉａ（一方のバイポーラトランジスタＴ１１に流れる電流）を、他方のバイポーラトランジスタＴ１２にも同じ値の電流Ｉａ’として流す。さらに、このバイポーラトランジスタＴ１２に流れる電流Ｉａ’に等しい電流を出力回路の抵抗Ｒ１１に流し、電流検出用ＭＯＳＦＥＴＭ１の電流Ｉｓに対応した電圧をＣＰＵ用出力端子Ｐ５から演算処理ユニットＣＰＵに対して出力する。
【００３４】
そして、演算処理ユニットＣＰＵにおいて、入力された電圧値から、電流検出用ＭＯＳＦＥＴＭ１の電流Ｉｓの値を検出する。この電流Ｉｓの値に基づいて、パワーＭＯＳＦＥＴＭ０、電流検出用ＭＯＳＦＥＴＭ１を制御する制御信号を集積回路ＩＣのＣＰＵ用入力端子Ｐ４に出力する。さらに、集積回路ＩＣ内のバッファ回路ＢＦを経由して、トランジスタ用制御端子Ｐ１からパワーＭＯＳＦＥＴＭ０、電流検出用ＭＯＳＦＥＴＭ１の各ゲート端子に供給して、各ＭＯＳＦＥＴＭ０，Ｍ１の動作を制御する。
【００３５】
たとえば、パワーＭＯＳＦＥＴＭ０、電流検出用ＭＯＳＦＥＴＭ１をオフにした場合には、負荷ＲＬに対する電流を遮断することができる。また、オフした後にオンにすることで、リトライを行うように制御することができる。
【００３６】
従って、本実施の形態の電流検出・制御回路によれば、パワーＭＯＳＦＥＴＭ０、電流検出用ＭＯＳＦＥＴＭ１のソース電圧を等しくするように集積回路ＩＣ内のアンプ回路ＡＭＰを用いて負帰還をかけることで、パワーＭＯＳＦＥＴＭ０と電流検出用ＭＯＳＦＥＴＭ１のソース電圧がずれることはないので、電流検出ではパワーＭＯＳＦＥＴＭ０と電流検出用ＭＯＳＦＥＴＭ１の電流比がｍ：１に保たれ、精度良く電流を検出することができる。この結果、電流検出値の精度向上により、負荷ＲＬの変動に応じたパワーＭＯＳＦＥＴＭ０、電流検出用ＭＯＳＦＥＴＭ１の、遮断、リトライなどに対応した制御を行うことができる。
【００３７】
（実施の形態２）
図２により、本発明の電子回路および半導体集積回路を含む実施の形態２の電流検出・制御回路の構成の一例を説明する。図２は本実施の形態の電流検出・制御回路の構成図を示す。
【００３８】
本実施の形態の電流検出・制御回路は、前記実施の形態１と同様に、モータ、ランプ、リレーなどの負荷変動に追従した制御を行う装置に適用され、パワーＭＯＳＦＥＴＭ０、電流検出用ＭＯＳＦＥＴＭ１、負荷ＲＬ、電源Ｖ、集積回路ＩＣ、演算処理ユニットＣＰＵなどから構成され、前記実施の形態１との相違点は、集積回路ＩＣ内のトランジスタをバイポーラトランジスタからＭＯＳＦＥＴに代えて構成するようにした点である。
【００３９】
すなわち、本実施の形態の電流検出・制御回路において、集積回路ＩＣ内のカレントミラー回路は、ＭＯＳＦＥＴＴ２１，Ｔ２２などから構成される。また、出力回路は、ＭＯＳＦＥＴＴ２３，Ｔ２４などから構成される。このカレントミラー回路、出力回路の動作などは前記実施の形態１と同様である。さらに、他の回路構成部品などの動作なども同様である。
【００４０】
従って、本実施の形態の電流検出・制御回路においても、集積回路ＩＣ内のトランジスタをバイポーラトランジスタからＭＯＳＦＥＴに代えて構成したものの、前記実施の形態１と同様の効果を得ることができる。特に、本実施の形態においては、前記実施の形態１に比べて、トランジスタをＭＯＳＦＥＴで構成することで、占有面積を最小化できるという利点がある。
【００４１】
（実施の形態３）
図３により、本発明の電子回路および半導体集積回路を含む実施の形態３の電流検出・制御回路の構成の一例を説明する。図３は本実施の形態の電流検出・制御回路の構成図を示す。
【００４２】
本実施の形態の電流検出・制御回路は、前記実施の形態１と同様に、たとえばモータ、ランプ、リレーなどの負荷変動に追従した制御を行う装置に適用され、パワーＭＯＳＦＥＴＭ０、電流検出用ＭＯＳＦＥＴＭ１、負荷ＲＬ、電源Ｖ、集積回路ＩＣ、演算処理ユニットＣＰＵなどから構成され、前記実施の形態１との相違点は、集積回路ＩＣ内の回路をオペアンプのバッファ接続により構成するようにした点である。
【００４３】
すなわち、本実施の形態の電流検出・制御回路において、集積回路ＩＣは、バイポーラトランジスタＴ３１，Ｔ３２及び電流源Ｉ１などからなるアンプ回路、バイポーラトランジスタＴ３３，Ｔ３４などからなるバッファ回路などから構成される。この集積回路ＩＣにおいては、アンプ回路、バッファ回路の接続により、パワーＭＯＳＦＥＴＭ０、電流検出用ＭＯＳＦＥＴＭ１のソース電位を同一に維持するとともに、電流検出用ＭＯＳＦＥＴＭ１の電流Ｉｓの情報を演算処理ユニットＣＰＵに伝達するように動作する。
【００４４】
従って、本実施の形態の電流検出・制御回路においても、集積回路ＩＣ内の回路をオペアンプのバッファ接続により構成したものの、前記実施の形態１と同様の効果を得ることができる。
【００４５】
（実施の形態４）
図４により、本発明の電子回路および半導体集積回路を含む実施の形態４の電流検出・制御回路の構成の一例を説明する。併せて、図５および図６により、電流検出・制御回路による制御方法を説明する。図４は本実施の形態の電流検出・制御回路の構成図、図５および図６は電流検出・制御回路による制御方法の説明図をそれぞれ示す。
【００４６】
本実施の形態の電流検出・制御回路は、図４に示すように、実際にモータの負荷変動に追従した制御を行う装置に適用され、前記実施の形態１の構成に対して、負荷をモータに代えた以外は同様の構成となっている。
【００４７】
すなわち、本実施の形態の電流検出・制御回路は、パワーＭＯＳＦＥＴＭ０、電流検出用ＭＯＳＦＥＴＭ１、負荷となるモータＭ、電源Ｖ、集積回路ＩＣ、演算処理ユニットＣＰＵなどから構成され、モータＭのコイルに流れる電流を検出して演算処理ユニットＣＰＵによりモータＭの動作が制御されるようになっている。
【００４８】
たとえば、モータＭがロックした場合には、図５に示すように、モータＭのコイルに流れる電流Ｉｏが正常状態に比べて増加する。このようなモータＭのロック時には、モータＭをストップ制御するために、モータＭのコイルに流れる電流Ｉｏの増加を集積回路ＩＣで検出して演算処理ユニットＣＰＵに伝達する。そして、演算処理ユニットＣＰＵにおいて、パワーＭＯＳＦＥＴＭ０、電流検出用ＭＯＳＦＥＴＭ１をオフするような制御信号を出力し、各ＭＯＳＦＥＴＭ０，Ｍ１をオフにする。これにより、モータＭのコイルには電流が流れなくなり、モータＭの回転は停止する。
【００４９】
また、モータＭのコイルが過熱した場合には、図６に示すように、逆に、モータＭのコイルに流れる電流Ｉｏが正常状態に比べて減少する。このようなモータＭのコイル過熱時にも、モータＭをストップ制御するために、モータＭのロック時と同様に、モータＭのコイルに流れる電流Ｉｏの減少を集積回路ＩＣで検出し、そして演算処理ユニットＣＰＵからパワーＭＯＳＦＥＴＭ０、電流検出用ＭＯＳＦＥＴＭ１をオフするような制御信号を出力して各ＭＯＳＦＥＴＭ０，Ｍ１をオフにすることにより、モータＭのコイルには電流が流れなくなり、モータＭの回転は停止する。
【００５０】
従って、本実施の形態の電流検出・制御回路によれば、実際にモータＭの負荷変動に追従した制御を行う装置に適用することで、モータＭのロック、コイル過熱などによる負荷変動に応じた制御を行うことができる。この場合にも、負荷に流れる電流を精度良く検出することができるので、負荷変動に応じた信頼性の高いモータＭの制御が可能となる。
【００５１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５２】
たとえば、前記実施の形態の電流検出・制御回路においては、パワーＭＯＳＦＥＴ、電流検出用ＭＯＳＦＥＴから構成する場合について説明したが、ＭＯＳＦＥＴに代えて、バイポーラトランジスタ、またはＩＧＢＴなどから構成することも可能である。さらに、パワーＭＯＳＦＥＴ、電流検出用ＭＯＳＦＥＴなどは集積回路に内蔵することも可能である。
【００５３】
また、前記実施の形態４においては、実際にモータに適用した場合を例に説明したが、ランプ、リレーなどの負荷についても適用可能であり、このような種々の負荷変動に追従した制御を行う装置に良好に適用することができる。
【００５４】
すなわち、本発明は、モータドライバ、ランプドライバ、リレードライバ、ソレノイドドライバなどに好適であり、さらにＭＯＳＦＥＴ、バイポーラトランジスタ、ＩＧＢＴなどでスイッチを構成した製品全般に応用することができる。
【００５５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００５６】
（１）メイントランジスタとセンストランジスタと接続可能な電子回路において、負荷に流れる電流に比例したセンス電流を検出する際に、負荷の変動によるメイントランジスタの接地電極の電位変動にセンストランジスタの接地電極の電位を追従させる制御回路を有することで、メイントランジスタとセンストランジスタの接地電極の電位がずれることはないので、精度良くメイントランジスタに流れる電流を検出することが可能となる。
【００５７】
（２）前記（１）により、モータ、ランプ、リレーなどの負荷に流れる電流検出値の精度を向上することができるので、負荷変動に応じた信頼性の高い制御が可能となる。
【００５８】
（３）メイントランジスタとセンストランジスタと電子回路とを内蔵した半導体集積回路においても、前記（１），（２）の電子回路と同様に、精度良くメイントランジスタに流れる電流を検出することができるので、モータ、ランプ、リレーなどの負荷に流れる電流検出値の精度向上によって負荷変動に応じた信頼性の高い制御が可能となる。
【図面の簡単な説明】
【図１】本発明の電子回路および半導体集積回路を含む実施の形態１の電流検出・制御回路を示す構成図である。
【図２】本発明の電子回路および半導体集積回路を含む実施の形態２の電流検出・制御回路を示す構成図である。
【図３】本発明の電子回路および半導体集積回路を含む実施の形態３の電流検出・制御回路を示す構成図である。
【図４】本発明の電子回路および半導体集積回路を含む実施の形態４の電流検出・制御回路を示す構成図である。
【図５】本発明の実施の形態４の電流検出・制御回路による制御方法（モータのロック時）を示す説明図である。
【図６】本発明の実施の形態４の電流検出・制御回路による制御方法（モータのコイル過熱時）を示す説明図である。
【図７】本発明の前提として検討した電流検出回路を示す構成図である。
【符号の説明】
Ｍ０　パワーＭＯＳＦＥＴ
Ｍ１　電流検出用ＭＯＳＦＥＴ
ＲＬ　負荷
Ｖ　電源
ＩＣ　集積回路
ＣＰＵ　演算処理ユニット
ＡＭＰ　アンプ回路
Ｔ１１〜Ｔ１４　バイポーラトランジスタ
Ｒ１１　抵抗
ＢＦ　バッファ回路
Ｔ２１〜Ｔ２４　ＭＯＳＦＥＴ
Ｔ３１〜Ｔ３４　バイポーラトランジスタ
Ｍ　モータ
Ｉ１　電流源

Claims

第１のトランジスタおよび電流検出用の第２のトランジスタと接続可能な電子回路であって、
前記第１のトランジスタに接続される負荷に流れる電流に比例した検出電流を前記第２のトランジスタに流して前記検出電流を検出する際に、前記負荷の変動による前記第１のトランジスタの接地電極の電位変動に前記第２のトランジスタの接地電極の電位を追従させる制御回路を有することを特徴とする電子回路。
請求項１記載の電子回路において、
前記第１のトランジスタおよび前記第２のトランジスタは、ＭＯＳＦＥＴ、バイポーラトランジスタ、またはＩＧＢＴであることを特徴とする電子回路。
請求項１記載の電子回路において、
前記制御回路は、前記第１のトランジスタと前記第２のトランジスタの接地電極間に接続されるアンプ回路と、前記アンプ回路の出力にトランジスタの制御電極が接続されるカレントミラー回路とを含むことを特徴とする電子回路。
請求項３記載の電子回路において、
前記カレントミラー回路のトランジスタは、ＭＯＳＦＥＴ、またはバイポーラトランジスタであることを特徴とする電子回路。
請求項１記載の電子回路において、
前記制御回路は、前記第１のトランジスタと前記第２のトランジスタの接地電極間に接続されるアンプ回路と、前記アンプ回路の出力にトランジスタの制御電極が接続されるバッファ回路とを含むことを特徴とする電子回路。
請求項３記載の電子回路において、
前記バッファ回路のトランジスタは、ＭＯＳＦＥＴ、またはバイポーラトランジスタであることを特徴とする電子回路。
請求項１記載の電子回路において、
前記負荷は、モータ、ランプ、またはリレーであることを特徴とする電子回路。
第１のトランジスタと、
電流検出用の第２のトランジスタと、
前記第１のトランジスタおよび前記第２のトランジスタと接続可能であり、前記第１のトランジスタに接続される負荷に流れる電流に比例した検出電流を前記第２のトランジスタに流して前記検出電流を検出する際に、前記負荷の変動による前記第１のトランジスタの接地電極の電位変動に前記第２のトランジスタの接地電極の電位を追従させる制御回路を有する電子回路とを内蔵したことを特徴とする半導体集積回路。