JP2004079035A - 半導体記憶装置 - Google Patents
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Abstract
【課題】本発明は、熱により強誘電体セルの特性が劣化した場合であってもデータを確実に読み出すことが可能な強誘電体半導体記憶装置を提供することを目的とする。
【解決手段】半導体記憶装置は、複数の強誘電体メモリセルと、複数の強誘電体メモリセルに対応して設けられる複数のセルトランジスタを含み、誘電体メモリセルの第1端がプレート線に接続され第2端が対応セルトランジスタの第1端に接続されると共に対応セルトランジスタの第2端がビット線に接続されゲート端がワード線に接続される構成を第1の構成とし、複数の強誘電体メモリセルの少なくとも1つに対しては第1の構成が設けられ、複数の強誘電体メモリセルの少なくとも別の1つに対しては第1の構成の一部接続を欠く第2の構成が設けられる。
【選択図】 図2
【解決手段】半導体記憶装置は、複数の強誘電体メモリセルと、複数の強誘電体メモリセルに対応して設けられる複数のセルトランジスタを含み、誘電体メモリセルの第1端がプレート線に接続され第2端が対応セルトランジスタの第1端に接続されると共に対応セルトランジスタの第2端がビット線に接続されゲート端がワード線に接続される構成を第1の構成とし、複数の強誘電体メモリセルの少なくとも1つに対しては第1の構成が設けられ、複数の強誘電体メモリセルの少なくとも別の1つに対しては第1の構成の一部接続を欠く第2の構成が設けられる。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳しくは強誘電体メモリセルにデータを記憶する強誘電体半導体記憶装置に関する。
【従来の技術】
強誘電体半導体記憶装置(FeRAM:Ferroelectric Random Access Memory)は、メモリセルとして強誘電体を使用し、強誘電体の結晶構造中での電子の位置の違いとして情報を記録する不揮発メモリである。
【0002】
DRAM(Dynamic Random Access Memory)の場合は、記録データとしてHIGH又はLOWの電圧をメモリキャパシタの一端に印加して、グランドであるもう一端との間にデータに応じた電荷を蓄える。これに対してFeRAMにおいては、HIGH又はLOWの電圧を強誘電体素子の一端に印加するだけでは、データは記録されない。情報を記録するためには、強誘電体素子の一端にデータ電圧を印加しながら、強誘電体素子のもう一端に正のパルス電圧を印加することが必要になる。
【0003】
このデータ書き込み時にHIGH電圧を印加する側はプレートと呼ばれ、プレート電圧を制御するプレート線に接続されている。ワード線によるワード選択と同時に、活性化されたワード線に対応してプレート線を選択活性化することで、選択されたメモリセルに対するデータ書き込みが行なわれる。
【0004】
FeRAMのデータ書き込み動作は、プレート電圧制御を除けば、DRAMのデータ書き込み動作と略同様である。簡単には、ワード線を活性化してセルトランジスタを導通させ、セルトランジスタを介してビット線のデータをメモリセルに書き込み、データ書き込み後にワード線を非活性化してセルトランジスタを閉じる。FeRAMにおいては、ワード線選択と同時にプレート線を選択活性化することで、強誘電体セルに対するデータ書き込みを実行する。
【0005】
FeRAMにおいては、データ読み出し動作によってデータが破壊される。即ち、強誘電体素子からデータを読み出すと、このデータ読み出しによって強誘電体素子に格納されていたデータは破壊されてしまう。従ってDRAMの場合と同様に、データ読み出し動作においても、活性化されたワード線に対するメモリセルからデータを読み出した後に、再度それらのメモリセルに対してデータ書き込みを行う必要がある。従って、データ書き込み動作及びデータ読み出し動作の両方の動作において、ワード線及びプレート線の両方を活性化する必要がある。
【発明が解決しようとする課題】
FeRAMにおいては、熱により強誘電体セルのヒステリシス特性が劣化するという問題がある。例えば半導体記憶装置パッケージ組み立て時や、半田溶着による回路基板への半導体記憶装置パッケージの取り付け時等、熱が加えられて高い温度になるとヒステリシス特性が劣化し、データ“0”の電荷読み出し量とデータ“1”の電荷読み出し量との差が小さくなってしまう。この場合、読み出し時のセンスマージンが低下し、場合によってはデータを誤って検出してしまう可能性がある。
【0006】
従って本発明においては、熱により強誘電体セルの特性が劣化した場合であってもデータを確実に読み出すことが可能な強誘電体半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
本発明による半導体記憶装置は、複数の強誘電体メモリセルと、該複数の強誘電体メモリセルに対応して設けられる複数のセルトランジスタを含み、誘電体メモリセルの第1端がプレート線に接続され第2端が対応セルトランジスタの第1端に接続されると共に該対応セルトランジスタの第2端がビット線に接続されゲート端がワード線に接続される構成を第1の構成とし、該複数の強誘電体メモリセルの少なくとも1つに対しては該第1の構成が設けられ、該複数の強誘電体メモリセルの少なくとも別の1つに対しては該第1の構成の一部接続を欠く第2の構成が設けられることを特徴とする。
【0007】
上記半導体記憶装置においては、FeRAMメモリセル配列のうちでROM的に使用する部分については、半導体記憶装置の製造時にメモリセル周辺において配線の一部を設けない等の回路の物理的構造により、データ“0”を配線状態そのものとして実現する。即ち、メモリセル周辺において配線の一部が切断された状態で半導体記憶装置を製造する。これにより、対応するワード線を選択活性化した場合であっても、当該メモリセルから全く電荷が読み出されない構成とし、確実なデータ読み出しを実現することが出来る。
【発明の実施の形態】
以下に、本発明の実施例を、添付の図面を用いて詳細に説明する。
【0008】
図1は、本発明が適用される強誘電体半導体記憶装置の概略の一例を示す図である。
【0009】
図1のFeRAM10は、アドレスラッチ11及び12、制御回路13、ローデコーダ14、コラムデコーダ15、I/Oラッチ&バッファ16、及びFeRAMメモリセル配列17を含む。
【0010】
FeRAMメモリセル配列17には、強誘電体をメモリ素子とする複数のメモリセルが縦横に配置され、各メモリセルに対して1ビットのデータを読み書きするためのアドレス指定やデータ伝送等のための回路や配線が設けられている。各メモリセルは、ワード線によりオン・オフが制御されるセルトランジスタを介してビット線に接続され、このビット線がセンスアンプに接続されている。センスアンプは、メモリセルからビット線上に読み出されるデータを増幅することにより、対をなす2つのビット線間で電位差を広げてデータを検出する。
【0011】
アドレスラッチ11は、アドレスバッファやアドレスプリデコーダ等の回路群よりなり、外部からローアドレス信号を受け取り、適当なタイミングでローアドレスをローデコーダ14に供給する。アドレスラッチ12は、アドレスバッファやアドレスプリデコーダ等の回路群よりなり、外部からコラムアドレス信号を受け取り、適当なタイミングでコラムアドレスをコラムデコーダ15に供給する。
【0012】
I/Oラッチ&バッファ16は、データバッファ等の回路群よりなり、外部から書き込まれるデータをFeRAMメモリセル配列17に適切なタイミングで供給すると共に、FeRAMメモリセル配列17から読み出されるデータを適切なタイミングで外部に出力する。
【0013】
制御回路13は、コントロール信号バッファやコマンドデコーダ等の回路群よりなり、外部からコントロール信号及びクロック信号を受け取り、コントロール信号で示されるコマンドを解釈し、FeRAM10内の各回路の動作及びそのタイミングを制御する。即ち制御回路13が、クロック信号やタイミング信号をFeRAM10内の各ユニットに供給し、各ユニットが適切なタイミングで動作することによって、FeRAM10のデータ書き込み・データ読み出し動作が実現される。
【0014】
ローデコーダ14は、アドレスラッチ11から供給されたローアドレスをデコードし、複数のワード線のうち一つのローアドレスに対応するワード線を選択的に活性化する。活性化ワード線に接続されるセルトランジスタが導通され、選択されたワードアドレスのメモリセルに対するデータ書き込み動作・データ読み出し動作が実行される。なおローデコーダ14にはプレートデコーダも含まれており、アドレスラッチ11から供給されたローアドレスをデコードし、複数のプレート線のうち一つのローアドレスに対応するプレート線を選択的に活性化する。
【0015】
FeRAMにおいては、HIGH又はLOWのデータ電圧を強誘電体素子の一端に印加しながら、プレート線に接続される他端にHIGH電圧を印加することでデータ書き込みが行なわれる。ワード線によるワード選択と同時に、活性化されたワード線に対応してプレート線を選択活性化することで、選択されたメモリセルに対するデータ書き込みが行なわれる。
【0016】
コラムデコーダ15は、アドレスラッチ12から供給されたコラムアドレスをデコードし、一つのコラムアドレスに対応するコラム線を活性化する。これによって対応するコラムトランジスタが導通され、FeRAMメモリセル配列17の対応するセンスアンプとI/Oラッチ&バッファ16とが接続される。
【0017】
読み出し動作の場合、活性化されたワード線に接続されるメモリセルからビット線にデータが読み出され、センスアンプによってビット線のデータが増幅される。活性化されたコラム線に対応するセンスアンプから増幅されたデータが読み出され、I/Oラッチ&バッファ16に供給される。書き込み動作の場合は、読み出し動作の場合と逆に、活性化されたコラム線で選択されるセンスアンプに、I/Oラッチ&バッファ16からデータが供給される。ワード線が活性化されると、活性化されたワード線に接続されるメモリセルに、センスアンプからビット線を介してデータが書き込まれる。この際、活性化されたワード線に対応して、メモリセルに接続されたプレート線を選択活性化する。
【0018】
FeRAMにおいては、データ読み出し動作によってデータが破壊される。即ち、強誘電体素子からデータを読み出すと、このデータ読み出しによって強誘電体素子に格納されていたデータは破壊されてしまう。従ってDRAMの場合と同様に、データ読み出し動作においても、活性化されたワード線に対するメモリセルからデータを読み出した後に、再度それらのメモリセルに対してデータ書き込みを行う必要がある。従って、データ書き込み動作及びデータ読み出し動作の両方の動作において、ワード線及びプレート線の両方を活性化する必要がある。
【0019】
図2は、本発明による強誘電体半導体記憶装置のFeRAMメモリセル配列17の第1実施例を示す図である。図2の構成は、FeRAMメモリセル配列17の一部の回路構成に対応する。
【0020】
本発明においては、FeRAMメモリセル配列17のうちで工場出荷時にデータを書き込んでROM(Read Only Memory)的に使用する部分については、半導体記憶装置の製造時にメモリセル周辺において配線の一部を設けない等の回路の物理的構造により、データ“0”を実現する。即ち、メモリセル周辺において配線の一部が切断された状態で半導体記憶装置を製造することにより、対応するワード線を選択活性化した場合であっても、当該メモリセルから全く電荷が読み出されない構成とする。
【0021】
このような構成とすれば、半導体記憶装置パッケージ組み立て時や、半田溶着による回路基板への半導体記憶装置パッケージの取り付け時等、熱が加えられて強誘電体メモリセルのヒステリシス特性が劣化しても、回路の物理的構造によりデータ“0”とされたメモリセル部分からは、ビット線に読み出される電荷の量は完全にゼロである。従って、充分なセンスマージンを確保して、確実なデータの読み出しを実現することが出来る。
【0022】
図2に示されるFeRAMメモリセル配列17の一部分は、複数のセルトランジスタ20−0及び20−1、複数の強誘電体メモリセル21−0及び21−1、ワード線WL0及びWL1、プレート線PL0及びPL1、ビット線対BL0及び/BL0、及びビット線対BL1及び/BL1を含む。図2に示されるのは2T2C(2トランジスタ・2キャパシタ)方式であり、一対のビット線に接続されるメモリセル21−0及び21−1のうちで、同一のワード線に対応する2つのメモリセル21−0及び21−1が一対のメモリセルとして機能する。
【0023】
通常2T2C方式では、一対のメモリセル21−0及び21−1には相補データを格納する。即ち、一対のメモリセル21−0及び21−1の一方に電荷が蓄え、他方には電荷を蓄えない状態とする。この状態で、メモリセル21−0及び21−1をセルトランジスタ20−0及び20−1を介して一対のビット線に接続し、ビット線間の電位差をセンスアンプで増幅して拡大することで、1ビットのデータを読み出す。
【0024】
本発明においては、円Xで囲まれたメモリセル対の部分については、セルトランジスタ20−1の一端Aとメモリセル21−1の一端Bとが切断された状態となっている。これは半導体記憶装置製造時に、例えば回路レイアウトを決定するマスクデータにおいてA−B間の配線データを無くすこと等によって実現することが出来る。このようにA−B間の配線をなくすことで、円Xで囲まれたメモリセル対の部分においては、ワード線WL0が選択活性化されセルトランジスタ20−1が導通しても、メモリセル21−1はビット線/BL0には接続されない。従って、ビット線/BL0には電荷が供給されることは無い。
【0025】
これに対してビット線BL0側においては、ワード線WL0が選択活性化されるとセルトランジスタ20−0が導通し、メモリセル21−0がビット線BL0に接続される。従って、ビット線BL0にはメモリセル21−0に蓄積されていた電荷が供給される。上述のように反対側のビット線/BL0には全く電荷が読み出されることは無いので、ビット線対BL0及び/BL0間で充分な電荷の差が生じる。この電荷の差に基づく電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【0026】
なお図2の例では、メモリセル21−1の側にデータ“0”を割当てているが、データ内容を反転する場合には、代わりにメモリセル21−0の側の配線を切断することにより、メモリセル21−0の側にデータ“0”を割当てることになる。また図2の例では、円Xで囲まれたメモリセル対の部分についてのみ回路の物理的構造によりデータ“0”を書き込んだが、他のメモリセル対の部分についても同様である。即ち他のメモリセル対の部分においても、ROMのように読み出し専用に使用するメモリ部分である場合には、“1”と“0”の相補データのうちで“0”に対応する方のメモリセルについて、メモリセル周辺において配線の一部を設けない等の回路の物理的構造により、データ“0”を実現することが出来る。
【0027】
以上のように本発明においては、FeRAMメモリセル配列のうちでROM的に使用する部分については、半導体記憶装置の製造時にメモリセル周辺において配線の一部を設けない等の回路の物理的構造により、データ“0”を配線状態そのものとして実現する。即ち、メモリセル周辺において配線の一部が切断された状態で半導体記憶装置を製造する。これにより、対応するワード線を選択活性化した場合であっても、当該メモリセルから全く電荷が読み出されない構成とし、確実なデータ読み出しを実現することが出来る。
【0028】
図3は、本発明による強誘電体半導体記憶装置のFeRAMメモリセル配列17の第2実施例を示す図である。図3の構成は、FeRAMメモリセル配列17の一部の回路構成に対応する。図3において、図2と同一の構成要素は同一の番号で参照する。
【0029】
第2実施例の構成において、円Xで囲まれたメモリセル対の部分については、メモリセル21−1の一端Cとプレート線PL0とが切断された状態となっている。これは半導体記憶装置製造時に、例えば回路レイアウトを決定するマスクデータにおいてCとプレート線PL0間の配線データを無くすこと等によって実現することが出来る。このように配線をなくすことで、円Xで囲まれたメモリセル対の部分においては、ワード線WL0が選択活性化されセルトランジスタ20−1が導通しても、ビット線/BL0に電荷が供給されることは無い。
【0030】
これに対してビット線BL0側においては、ワード線WL0が選択活性化されると、メモリセル21−0に蓄積されていた電荷がビット線BL0に供給される。反対側のビット線/BL0には全く電荷が読み出されることは無いので、ビット線対BL0及び/BL0間で充分な電荷の差が生じる。この電荷の差に基づく電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【0031】
図4は、本発明による強誘電体半導体記憶装置のFeRAMメモリセル配列17の第3実施例を示す図である。図4の構成は、FeRAMメモリセル配列17の一部の回路構成に対応する。図4において、図2と同一の構成要素は同一の番号で参照する。
【0032】
第3実施例の構成において、円Xで囲まれたメモリセル対の部分については、セルトランジスタ20−1の一端Dとビット線/BL0とが切断された状態となっている。これは半導体記憶装置製造時に、例えば回路レイアウトを決定するマスクデータにおいてDとビット線/BL0間の配線データを無くすこと等によって実現することが出来る。このように配線をなくすことで、円Xで囲まれたメモリセル対の部分においては、ワード線WL0が選択活性化されセルトランジスタ20−1が導通しても、セルトランジスタ20−1自体がビット線/BL0に接続されていないので、ビット線/BL0に電荷が供給されることは無い。
【0033】
これに対してビット線BL0側においては、ワード線WL0が選択活性化されると、メモリセル21−0に蓄積されていた電荷がビット線BL0に供給される。従って、ビット線対BL0及び/BL0間で充分な電荷の差が生じ、この電荷の差に基づく電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【0034】
図5は、本発明による強誘電体半導体記憶装置のFeRAMメモリセル配列17の第4実施例を示す図である。図5の構成は、FeRAMメモリセル配列17の一部の回路構成に対応する。図5において、図2と同一の構成要素は同一の番号で参照する。
【0035】
第4実施例の構成において、円Xで囲まれたメモリセル対の部分については、セルトランジスタ20−1のゲート端Eとワード線WL0とが切断された状態となっている。これは半導体記憶装置製造時に、例えば回路レイアウトを決定するマスクデータにおいてゲート端Eとワード線WL0間の配線データを無くすこと等によって実現することが出来る。このように配線をなくすことで、円Xで囲まれたメモリセル対の部分においては、ワード線WL0が選択活性化されても、セルトランジスタ20−1が導通することはなく、ビット線/BL0に電荷が供給されることも無い。
【0036】
これに対してビット線BL0側においては、ワード線WL0が選択活性化されると、メモリセル21−0に蓄積されていた電荷がビット線BL0に供給される。従って、ビット線対BL0及び/BL0間で充分な電荷の差が生じ、この電荷の差に基づく電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【0037】
図6は、セルトランジスタ、ビット線、ワード線等を含むメモリセル周辺の構成の一例を示す半導体装置の断面図である。
【0038】
図6において、ビット線BLはタングステンプラグ30を介してセルトランジスタの拡散層41に接続される。このセルトランジスタのゲートはワード線WLに接続されている。セルトランジスタのもう一方の拡散層42は、タングステンプラグ31を介して配線32に接続され、この配線32はメモリセルの上電極33に接続される。メモリセルの上電極33と下電極34との間には強誘電体膜35が設けられ、1ビットの情報に対応する電荷を蓄積する。
【0039】
本発明においては、図6のような構成において、例えばタングステンプラグ30或いは31を設けずに半導体記憶装置を製造することで、メモリセルとビット線BLとを接続する経路を切断することが出来る。また或いは配線32を設けずに半導体記憶装置を製造することで、メモリセルとビット線BLとを接続する経路を切断することが出来る。これにより、回路の物理的構造としてデータ“0”を実現することが可能となる。また同様にセルトランジスタのゲート部分とワード線との接続を遮断したり、或いはメモリセルとプレート線との接続を遮断することによっても、データ“0”を実現することが出来る。
【0040】
図7は、本発明による強誘電体半導体記憶装置のFeRAMメモリセル配列17の第5実施例を示す図である。図7の構成は、FeRAMメモリセル配列17の一部の回路構成に対応する。
【0041】
図7に示されるFeRAMメモリセル配列17の一部分は、複数のセルトランジスタ50、複数の強誘電体メモリセル51、ワード線WL0及びWL1、プレート線PL0/1、ビット線対BL0及び/BL0、及びビット線対BL1及び/BL1を含む。図7に示されるのは1T1C(1トランジスタ・1キャパシタ)方式であり、ビット線対の一方のビット線に接続されるメモリセル51が1ビットの情報を格納する。
【0042】
通常1T1C方式では、データ“1”の場合にはメモリセル51に電荷を蓄え、データ“0”の場合にはメモリセル51に電荷を蓄えない状態とする。またメモリセル51が接続されるのと反対側のビット線は、参照電位に設定されるよう構成される。この状態で、セルトランジスタ50を介してメモリセル51を一方のビット線に接続し、ビット線間の電位差をセンスアンプで増幅して拡大することで、1ビットのデータを読み出す。
【0043】
本発明においては、円Xで囲まれたメモリセルの部分については、セルトランジスタ50の一端Fとメモリセル51の一端Gとが切断された状態となっている。これは半導体記憶装置製造時に、例えば回路レイアウトを決定するマスクデータにおいてF−G間の配線データを無くすこと等によって実現することが出来る。このようにF−G間の配線をなくすことで、円Xで囲まれたメモリセルの部分においては、ワード線WL0が選択活性化されセルトランジスタ50が導通しても、メモリセル51はビット線BL0には接続されない。従って、ビット線BL0には電荷が供給されることは無い。
【0044】
このようにビット線BL0には全く電荷が読み出されることは無いので、参照電位に設定されるビット線/BL0との間で充分な電位の差が生じる。この電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【0045】
なお図7においては、円Xで囲まれたメモリセル対の部分についてのみ回路の物理的構造によりデータ“0”を書き込んだが、他のメモリセル対の部分についても同様にデータ“0”を書き込むことが出来る。
【0046】
図8は、本発明による強誘電体半導体記憶装置のFeRAMメモリセル配列17の第6実施例を示す図である。図8の構成は、FeRAMメモリセル配列17の一部の回路構成に対応する。図8において、図7と同一の構成要素は同一の番号で参照する。
【0047】
第6実施例の構成において、円Xで囲まれたメモリセルの部分については、メモリセル51の一端Hとプレート線PL0とが切断された状態となっている。このように配線をなくすことで、円Xで囲まれたメモリセルの部分においては、ワード線WL0が選択活性化されセルトランジスタ50が導通しても、ビット線BL0に電荷が供給されることは無い。
【0048】
従って、ビット線対BL0及び/BL0間で充分な電位の差が生じ、この電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【0049】
図9は、本発明による強誘電体半導体記憶装置のFeRAMメモリセル配列17の第7実施例を示す図である。図9において、図7と同一の構成要素は同一の番号で参照する。
【0050】
第7実施例の構成において、円Xで囲まれたメモリセルの部分については、セルトランジスタ50の一端Iとビット線BL0とが切断された状態となっている。このように配線をなくすことで、円Xで囲まれたメモリセルの部分においては、ワード線WL0が選択活性化されセルトランジスタ50が導通しても、ビット線BL0に電荷が供給されることは無い。
【0051】
従って、ビット線対BL0及び/BL0間で充分な電位の差が生じ、この電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【0052】
図10は、本発明による強誘電体半導体記憶装置のFeRAMメモリセル配列17の第8実施例を示す図である。図10において、図7と同一の構成要素は同一の番号で参照する。
【0053】
第8実施例の構成において、円Xで囲まれたメモリセルの部分については、セルトランジスタ50のゲート端Jとワード線WL0とが切断された状態となっている。この構成とすることにより、円Xで囲まれたメモリセルの部分においては、ワード線WL0が選択活性化されてもセルトランジスタ50が導通することはなく、ビット線BL0に電荷が供給されることも無い。
【0054】
従って、ビット線対BL0及び/BL0間で充分な電位の差が生じ、この電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【0055】
図11は、本発明による強誘電体半導体記憶装置のFeRAMメモリセル配列17の第9実施例を示す図である。図11の構成は、FeRAMメモリセル配列17の一部の回路構成に対応する。
【0056】
図11に示されるFeRAMメモリセル配列17の一部分は、複数のセルトランジスタ60−0及び60−1、複数の強誘電体メモリセル61、61−0及び61−1、ワード線WL0及びWL1、プレート線PL0及びPL1、ビット線対BL0及び/BL0、及びビット線対BL1及び/BL1を含む。図11の構成は2T2C(2トランジスタ・2キャパシタ)方式である。
【0057】
通常2T2C方式では、相補データを格納するために、一対のメモリセル61−0及び61−1が設けられる。しかし本発明において、円Xで囲まれた部分については、メモリセル61を1つだけ設けてある。これは円Xで囲まれた部分については、相補データのうち“1”の側にメモリセル61を接続し、“0”の側にはメモリセルを接続しない構成にする。このような構成とすることで、ワード線WL0が選択活性化されセルトランジスタ60−0及び60−1が導通すると、ビット線BL0にはメモリセル61が接続され電荷が供給されるが、ビット線/BL0には電荷が供給されることは無い。
【0058】
これにより、ビット線対BL0及び/BL0間で充分な電荷の差が生じる。この電荷の差に基づく電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【0059】
なお上記図7乃至11に対応する第5乃至第9実施例において、実際の配線の切断等は、図6を用いて説明したのと同様の方法で実現することが可能である。
また工程としては、半導体記憶装置製造時に例えばマスクデータを処理して配線データを消去すること等により、配線を設けない構成を実現することが出来る。
【0060】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明によれば、FeRAMメモリセル配列のうちでROM的に使用する部分については、半導体記憶装置の製造時にメモリセル周辺において配線の一部を設けない等の回路の物理的構造により、データ“0”を配線状態そのものとして実現する。即ち、メモリセル周辺において配線の一部が切断された状態で半導体記憶装置を製造する。これにより、対応するワード線を選択活性化した場合であっても、当該メモリセルから全く電荷が読み出されない構成とし、確実なデータ読み出しを実現することが出来る。
【図面の簡単な説明】
【図1】本発明が適用される強誘電体半導体記憶装置の概略の一例を示す図である。
【図2】強誘電体半導体記憶装置のFeRAMメモリセル配列の第1実施例を示す図である。
【図3】強誘電体半導体記憶装置のFeRAMメモリセル配列の第2実施例を示す図である。
【図4】強誘電体半導体記憶装置のFeRAMメモリセル配列の第3実施例を示す図である。
【図5】強誘電体半導体記憶装置のFeRAMメモリセル配列の第4実施例を示す図である。
【図6】セルトランジスタ、ビット線、ワード線等を含むメモリセル周辺の構成の一例を示す半導体装置の断面図である。
【図7】強誘電体半導体記憶装置のFeRAMメモリセル配列の第5実施例を示す図である。
【図8】強誘電体半導体記憶装置のFeRAMメモリセル配列の第6実施例を示す図である。
【図9】強誘電体半導体記憶装置のFeRAMメモリセル配列の第7実施例を示す図である。
【図10】強誘電体半導体記憶装置のFeRAMメモリセル配列の第8実施例を示す図である。
【図11】強誘電体半導体記憶装置のFeRAMメモリセル配列の第9実施例を示す図である。
【符号の説明】
10 FeRAM
11、12 アドレスラッチ
13 制御回路
14 ローデコーダ
15 コラムデコーダ
16 I/Oラッチ&バッファ
17 FeRAMメモリセル配列
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳しくは強誘電体メモリセルにデータを記憶する強誘電体半導体記憶装置に関する。
【従来の技術】
強誘電体半導体記憶装置(FeRAM:Ferroelectric Random Access Memory)は、メモリセルとして強誘電体を使用し、強誘電体の結晶構造中での電子の位置の違いとして情報を記録する不揮発メモリである。
【0002】
DRAM(Dynamic Random Access Memory)の場合は、記録データとしてHIGH又はLOWの電圧をメモリキャパシタの一端に印加して、グランドであるもう一端との間にデータに応じた電荷を蓄える。これに対してFeRAMにおいては、HIGH又はLOWの電圧を強誘電体素子の一端に印加するだけでは、データは記録されない。情報を記録するためには、強誘電体素子の一端にデータ電圧を印加しながら、強誘電体素子のもう一端に正のパルス電圧を印加することが必要になる。
【0003】
このデータ書き込み時にHIGH電圧を印加する側はプレートと呼ばれ、プレート電圧を制御するプレート線に接続されている。ワード線によるワード選択と同時に、活性化されたワード線に対応してプレート線を選択活性化することで、選択されたメモリセルに対するデータ書き込みが行なわれる。
【0004】
FeRAMのデータ書き込み動作は、プレート電圧制御を除けば、DRAMのデータ書き込み動作と略同様である。簡単には、ワード線を活性化してセルトランジスタを導通させ、セルトランジスタを介してビット線のデータをメモリセルに書き込み、データ書き込み後にワード線を非活性化してセルトランジスタを閉じる。FeRAMにおいては、ワード線選択と同時にプレート線を選択活性化することで、強誘電体セルに対するデータ書き込みを実行する。
【0005】
FeRAMにおいては、データ読み出し動作によってデータが破壊される。即ち、強誘電体素子からデータを読み出すと、このデータ読み出しによって強誘電体素子に格納されていたデータは破壊されてしまう。従ってDRAMの場合と同様に、データ読み出し動作においても、活性化されたワード線に対するメモリセルからデータを読み出した後に、再度それらのメモリセルに対してデータ書き込みを行う必要がある。従って、データ書き込み動作及びデータ読み出し動作の両方の動作において、ワード線及びプレート線の両方を活性化する必要がある。
【発明が解決しようとする課題】
FeRAMにおいては、熱により強誘電体セルのヒステリシス特性が劣化するという問題がある。例えば半導体記憶装置パッケージ組み立て時や、半田溶着による回路基板への半導体記憶装置パッケージの取り付け時等、熱が加えられて高い温度になるとヒステリシス特性が劣化し、データ“0”の電荷読み出し量とデータ“1”の電荷読み出し量との差が小さくなってしまう。この場合、読み出し時のセンスマージンが低下し、場合によってはデータを誤って検出してしまう可能性がある。
【0006】
従って本発明においては、熱により強誘電体セルの特性が劣化した場合であってもデータを確実に読み出すことが可能な強誘電体半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
本発明による半導体記憶装置は、複数の強誘電体メモリセルと、該複数の強誘電体メモリセルに対応して設けられる複数のセルトランジスタを含み、誘電体メモリセルの第1端がプレート線に接続され第2端が対応セルトランジスタの第1端に接続されると共に該対応セルトランジスタの第2端がビット線に接続されゲート端がワード線に接続される構成を第1の構成とし、該複数の強誘電体メモリセルの少なくとも1つに対しては該第1の構成が設けられ、該複数の強誘電体メモリセルの少なくとも別の1つに対しては該第1の構成の一部接続を欠く第2の構成が設けられることを特徴とする。
【0007】
上記半導体記憶装置においては、FeRAMメモリセル配列のうちでROM的に使用する部分については、半導体記憶装置の製造時にメモリセル周辺において配線の一部を設けない等の回路の物理的構造により、データ“0”を配線状態そのものとして実現する。即ち、メモリセル周辺において配線の一部が切断された状態で半導体記憶装置を製造する。これにより、対応するワード線を選択活性化した場合であっても、当該メモリセルから全く電荷が読み出されない構成とし、確実なデータ読み出しを実現することが出来る。
【発明の実施の形態】
以下に、本発明の実施例を、添付の図面を用いて詳細に説明する。
【0008】
図1は、本発明が適用される強誘電体半導体記憶装置の概略の一例を示す図である。
【0009】
図1のFeRAM10は、アドレスラッチ11及び12、制御回路13、ローデコーダ14、コラムデコーダ15、I/Oラッチ&バッファ16、及びFeRAMメモリセル配列17を含む。
【0010】
FeRAMメモリセル配列17には、強誘電体をメモリ素子とする複数のメモリセルが縦横に配置され、各メモリセルに対して1ビットのデータを読み書きするためのアドレス指定やデータ伝送等のための回路や配線が設けられている。各メモリセルは、ワード線によりオン・オフが制御されるセルトランジスタを介してビット線に接続され、このビット線がセンスアンプに接続されている。センスアンプは、メモリセルからビット線上に読み出されるデータを増幅することにより、対をなす2つのビット線間で電位差を広げてデータを検出する。
【0011】
アドレスラッチ11は、アドレスバッファやアドレスプリデコーダ等の回路群よりなり、外部からローアドレス信号を受け取り、適当なタイミングでローアドレスをローデコーダ14に供給する。アドレスラッチ12は、アドレスバッファやアドレスプリデコーダ等の回路群よりなり、外部からコラムアドレス信号を受け取り、適当なタイミングでコラムアドレスをコラムデコーダ15に供給する。
【0012】
I/Oラッチ&バッファ16は、データバッファ等の回路群よりなり、外部から書き込まれるデータをFeRAMメモリセル配列17に適切なタイミングで供給すると共に、FeRAMメモリセル配列17から読み出されるデータを適切なタイミングで外部に出力する。
【0013】
制御回路13は、コントロール信号バッファやコマンドデコーダ等の回路群よりなり、外部からコントロール信号及びクロック信号を受け取り、コントロール信号で示されるコマンドを解釈し、FeRAM10内の各回路の動作及びそのタイミングを制御する。即ち制御回路13が、クロック信号やタイミング信号をFeRAM10内の各ユニットに供給し、各ユニットが適切なタイミングで動作することによって、FeRAM10のデータ書き込み・データ読み出し動作が実現される。
【0014】
ローデコーダ14は、アドレスラッチ11から供給されたローアドレスをデコードし、複数のワード線のうち一つのローアドレスに対応するワード線を選択的に活性化する。活性化ワード線に接続されるセルトランジスタが導通され、選択されたワードアドレスのメモリセルに対するデータ書き込み動作・データ読み出し動作が実行される。なおローデコーダ14にはプレートデコーダも含まれており、アドレスラッチ11から供給されたローアドレスをデコードし、複数のプレート線のうち一つのローアドレスに対応するプレート線を選択的に活性化する。
【0015】
FeRAMにおいては、HIGH又はLOWのデータ電圧を強誘電体素子の一端に印加しながら、プレート線に接続される他端にHIGH電圧を印加することでデータ書き込みが行なわれる。ワード線によるワード選択と同時に、活性化されたワード線に対応してプレート線を選択活性化することで、選択されたメモリセルに対するデータ書き込みが行なわれる。
【0016】
コラムデコーダ15は、アドレスラッチ12から供給されたコラムアドレスをデコードし、一つのコラムアドレスに対応するコラム線を活性化する。これによって対応するコラムトランジスタが導通され、FeRAMメモリセル配列17の対応するセンスアンプとI/Oラッチ&バッファ16とが接続される。
【0017】
読み出し動作の場合、活性化されたワード線に接続されるメモリセルからビット線にデータが読み出され、センスアンプによってビット線のデータが増幅される。活性化されたコラム線に対応するセンスアンプから増幅されたデータが読み出され、I/Oラッチ&バッファ16に供給される。書き込み動作の場合は、読み出し動作の場合と逆に、活性化されたコラム線で選択されるセンスアンプに、I/Oラッチ&バッファ16からデータが供給される。ワード線が活性化されると、活性化されたワード線に接続されるメモリセルに、センスアンプからビット線を介してデータが書き込まれる。この際、活性化されたワード線に対応して、メモリセルに接続されたプレート線を選択活性化する。
【0018】
FeRAMにおいては、データ読み出し動作によってデータが破壊される。即ち、強誘電体素子からデータを読み出すと、このデータ読み出しによって強誘電体素子に格納されていたデータは破壊されてしまう。従ってDRAMの場合と同様に、データ読み出し動作においても、活性化されたワード線に対するメモリセルからデータを読み出した後に、再度それらのメモリセルに対してデータ書き込みを行う必要がある。従って、データ書き込み動作及びデータ読み出し動作の両方の動作において、ワード線及びプレート線の両方を活性化する必要がある。
【0019】
図2は、本発明による強誘電体半導体記憶装置のFeRAMメモリセル配列17の第1実施例を示す図である。図2の構成は、FeRAMメモリセル配列17の一部の回路構成に対応する。
【0020】
本発明においては、FeRAMメモリセル配列17のうちで工場出荷時にデータを書き込んでROM(Read Only Memory)的に使用する部分については、半導体記憶装置の製造時にメモリセル周辺において配線の一部を設けない等の回路の物理的構造により、データ“0”を実現する。即ち、メモリセル周辺において配線の一部が切断された状態で半導体記憶装置を製造することにより、対応するワード線を選択活性化した場合であっても、当該メモリセルから全く電荷が読み出されない構成とする。
【0021】
このような構成とすれば、半導体記憶装置パッケージ組み立て時や、半田溶着による回路基板への半導体記憶装置パッケージの取り付け時等、熱が加えられて強誘電体メモリセルのヒステリシス特性が劣化しても、回路の物理的構造によりデータ“0”とされたメモリセル部分からは、ビット線に読み出される電荷の量は完全にゼロである。従って、充分なセンスマージンを確保して、確実なデータの読み出しを実現することが出来る。
【0022】
図2に示されるFeRAMメモリセル配列17の一部分は、複数のセルトランジスタ20−0及び20−1、複数の強誘電体メモリセル21−0及び21−1、ワード線WL0及びWL1、プレート線PL0及びPL1、ビット線対BL0及び/BL0、及びビット線対BL1及び/BL1を含む。図2に示されるのは2T2C(2トランジスタ・2キャパシタ)方式であり、一対のビット線に接続されるメモリセル21−0及び21−1のうちで、同一のワード線に対応する2つのメモリセル21−0及び21−1が一対のメモリセルとして機能する。
【0023】
通常2T2C方式では、一対のメモリセル21−0及び21−1には相補データを格納する。即ち、一対のメモリセル21−0及び21−1の一方に電荷が蓄え、他方には電荷を蓄えない状態とする。この状態で、メモリセル21−0及び21−1をセルトランジスタ20−0及び20−1を介して一対のビット線に接続し、ビット線間の電位差をセンスアンプで増幅して拡大することで、1ビットのデータを読み出す。
【0024】
本発明においては、円Xで囲まれたメモリセル対の部分については、セルトランジスタ20−1の一端Aとメモリセル21−1の一端Bとが切断された状態となっている。これは半導体記憶装置製造時に、例えば回路レイアウトを決定するマスクデータにおいてA−B間の配線データを無くすこと等によって実現することが出来る。このようにA−B間の配線をなくすことで、円Xで囲まれたメモリセル対の部分においては、ワード線WL0が選択活性化されセルトランジスタ20−1が導通しても、メモリセル21−1はビット線/BL0には接続されない。従って、ビット線/BL0には電荷が供給されることは無い。
【0025】
これに対してビット線BL0側においては、ワード線WL0が選択活性化されるとセルトランジスタ20−0が導通し、メモリセル21−0がビット線BL0に接続される。従って、ビット線BL0にはメモリセル21−0に蓄積されていた電荷が供給される。上述のように反対側のビット線/BL0には全く電荷が読み出されることは無いので、ビット線対BL0及び/BL0間で充分な電荷の差が生じる。この電荷の差に基づく電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【0026】
なお図2の例では、メモリセル21−1の側にデータ“0”を割当てているが、データ内容を反転する場合には、代わりにメモリセル21−0の側の配線を切断することにより、メモリセル21−0の側にデータ“0”を割当てることになる。また図2の例では、円Xで囲まれたメモリセル対の部分についてのみ回路の物理的構造によりデータ“0”を書き込んだが、他のメモリセル対の部分についても同様である。即ち他のメモリセル対の部分においても、ROMのように読み出し専用に使用するメモリ部分である場合には、“1”と“0”の相補データのうちで“0”に対応する方のメモリセルについて、メモリセル周辺において配線の一部を設けない等の回路の物理的構造により、データ“0”を実現することが出来る。
【0027】
以上のように本発明においては、FeRAMメモリセル配列のうちでROM的に使用する部分については、半導体記憶装置の製造時にメモリセル周辺において配線の一部を設けない等の回路の物理的構造により、データ“0”を配線状態そのものとして実現する。即ち、メモリセル周辺において配線の一部が切断された状態で半導体記憶装置を製造する。これにより、対応するワード線を選択活性化した場合であっても、当該メモリセルから全く電荷が読み出されない構成とし、確実なデータ読み出しを実現することが出来る。
【0028】
図3は、本発明による強誘電体半導体記憶装置のFeRAMメモリセル配列17の第2実施例を示す図である。図3の構成は、FeRAMメモリセル配列17の一部の回路構成に対応する。図3において、図2と同一の構成要素は同一の番号で参照する。
【0029】
第2実施例の構成において、円Xで囲まれたメモリセル対の部分については、メモリセル21−1の一端Cとプレート線PL0とが切断された状態となっている。これは半導体記憶装置製造時に、例えば回路レイアウトを決定するマスクデータにおいてCとプレート線PL0間の配線データを無くすこと等によって実現することが出来る。このように配線をなくすことで、円Xで囲まれたメモリセル対の部分においては、ワード線WL0が選択活性化されセルトランジスタ20−1が導通しても、ビット線/BL0に電荷が供給されることは無い。
【0030】
これに対してビット線BL0側においては、ワード線WL0が選択活性化されると、メモリセル21−0に蓄積されていた電荷がビット線BL0に供給される。反対側のビット線/BL0には全く電荷が読み出されることは無いので、ビット線対BL0及び/BL0間で充分な電荷の差が生じる。この電荷の差に基づく電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【0031】
図4は、本発明による強誘電体半導体記憶装置のFeRAMメモリセル配列17の第3実施例を示す図である。図4の構成は、FeRAMメモリセル配列17の一部の回路構成に対応する。図4において、図2と同一の構成要素は同一の番号で参照する。
【0032】
第3実施例の構成において、円Xで囲まれたメモリセル対の部分については、セルトランジスタ20−1の一端Dとビット線/BL0とが切断された状態となっている。これは半導体記憶装置製造時に、例えば回路レイアウトを決定するマスクデータにおいてDとビット線/BL0間の配線データを無くすこと等によって実現することが出来る。このように配線をなくすことで、円Xで囲まれたメモリセル対の部分においては、ワード線WL0が選択活性化されセルトランジスタ20−1が導通しても、セルトランジスタ20−1自体がビット線/BL0に接続されていないので、ビット線/BL0に電荷が供給されることは無い。
【0033】
これに対してビット線BL0側においては、ワード線WL0が選択活性化されると、メモリセル21−0に蓄積されていた電荷がビット線BL0に供給される。従って、ビット線対BL0及び/BL0間で充分な電荷の差が生じ、この電荷の差に基づく電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【0034】
図5は、本発明による強誘電体半導体記憶装置のFeRAMメモリセル配列17の第4実施例を示す図である。図5の構成は、FeRAMメモリセル配列17の一部の回路構成に対応する。図5において、図2と同一の構成要素は同一の番号で参照する。
【0035】
第4実施例の構成において、円Xで囲まれたメモリセル対の部分については、セルトランジスタ20−1のゲート端Eとワード線WL0とが切断された状態となっている。これは半導体記憶装置製造時に、例えば回路レイアウトを決定するマスクデータにおいてゲート端Eとワード線WL0間の配線データを無くすこと等によって実現することが出来る。このように配線をなくすことで、円Xで囲まれたメモリセル対の部分においては、ワード線WL0が選択活性化されても、セルトランジスタ20−1が導通することはなく、ビット線/BL0に電荷が供給されることも無い。
【0036】
これに対してビット線BL0側においては、ワード線WL0が選択活性化されると、メモリセル21−0に蓄積されていた電荷がビット線BL0に供給される。従って、ビット線対BL0及び/BL0間で充分な電荷の差が生じ、この電荷の差に基づく電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【0037】
図6は、セルトランジスタ、ビット線、ワード線等を含むメモリセル周辺の構成の一例を示す半導体装置の断面図である。
【0038】
図6において、ビット線BLはタングステンプラグ30を介してセルトランジスタの拡散層41に接続される。このセルトランジスタのゲートはワード線WLに接続されている。セルトランジスタのもう一方の拡散層42は、タングステンプラグ31を介して配線32に接続され、この配線32はメモリセルの上電極33に接続される。メモリセルの上電極33と下電極34との間には強誘電体膜35が設けられ、1ビットの情報に対応する電荷を蓄積する。
【0039】
本発明においては、図6のような構成において、例えばタングステンプラグ30或いは31を設けずに半導体記憶装置を製造することで、メモリセルとビット線BLとを接続する経路を切断することが出来る。また或いは配線32を設けずに半導体記憶装置を製造することで、メモリセルとビット線BLとを接続する経路を切断することが出来る。これにより、回路の物理的構造としてデータ“0”を実現することが可能となる。また同様にセルトランジスタのゲート部分とワード線との接続を遮断したり、或いはメモリセルとプレート線との接続を遮断することによっても、データ“0”を実現することが出来る。
【0040】
図7は、本発明による強誘電体半導体記憶装置のFeRAMメモリセル配列17の第5実施例を示す図である。図7の構成は、FeRAMメモリセル配列17の一部の回路構成に対応する。
【0041】
図7に示されるFeRAMメモリセル配列17の一部分は、複数のセルトランジスタ50、複数の強誘電体メモリセル51、ワード線WL0及びWL1、プレート線PL0/1、ビット線対BL0及び/BL0、及びビット線対BL1及び/BL1を含む。図7に示されるのは1T1C(1トランジスタ・1キャパシタ)方式であり、ビット線対の一方のビット線に接続されるメモリセル51が1ビットの情報を格納する。
【0042】
通常1T1C方式では、データ“1”の場合にはメモリセル51に電荷を蓄え、データ“0”の場合にはメモリセル51に電荷を蓄えない状態とする。またメモリセル51が接続されるのと反対側のビット線は、参照電位に設定されるよう構成される。この状態で、セルトランジスタ50を介してメモリセル51を一方のビット線に接続し、ビット線間の電位差をセンスアンプで増幅して拡大することで、1ビットのデータを読み出す。
【0043】
本発明においては、円Xで囲まれたメモリセルの部分については、セルトランジスタ50の一端Fとメモリセル51の一端Gとが切断された状態となっている。これは半導体記憶装置製造時に、例えば回路レイアウトを決定するマスクデータにおいてF−G間の配線データを無くすこと等によって実現することが出来る。このようにF−G間の配線をなくすことで、円Xで囲まれたメモリセルの部分においては、ワード線WL0が選択活性化されセルトランジスタ50が導通しても、メモリセル51はビット線BL0には接続されない。従って、ビット線BL0には電荷が供給されることは無い。
【0044】
このようにビット線BL0には全く電荷が読み出されることは無いので、参照電位に設定されるビット線/BL0との間で充分な電位の差が生じる。この電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【0045】
なお図7においては、円Xで囲まれたメモリセル対の部分についてのみ回路の物理的構造によりデータ“0”を書き込んだが、他のメモリセル対の部分についても同様にデータ“0”を書き込むことが出来る。
【0046】
図8は、本発明による強誘電体半導体記憶装置のFeRAMメモリセル配列17の第6実施例を示す図である。図8の構成は、FeRAMメモリセル配列17の一部の回路構成に対応する。図8において、図7と同一の構成要素は同一の番号で参照する。
【0047】
第6実施例の構成において、円Xで囲まれたメモリセルの部分については、メモリセル51の一端Hとプレート線PL0とが切断された状態となっている。このように配線をなくすことで、円Xで囲まれたメモリセルの部分においては、ワード線WL0が選択活性化されセルトランジスタ50が導通しても、ビット線BL0に電荷が供給されることは無い。
【0048】
従って、ビット線対BL0及び/BL0間で充分な電位の差が生じ、この電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【0049】
図9は、本発明による強誘電体半導体記憶装置のFeRAMメモリセル配列17の第7実施例を示す図である。図9において、図7と同一の構成要素は同一の番号で参照する。
【0050】
第7実施例の構成において、円Xで囲まれたメモリセルの部分については、セルトランジスタ50の一端Iとビット線BL0とが切断された状態となっている。このように配線をなくすことで、円Xで囲まれたメモリセルの部分においては、ワード線WL0が選択活性化されセルトランジスタ50が導通しても、ビット線BL0に電荷が供給されることは無い。
【0051】
従って、ビット線対BL0及び/BL0間で充分な電位の差が生じ、この電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【0052】
図10は、本発明による強誘電体半導体記憶装置のFeRAMメモリセル配列17の第8実施例を示す図である。図10において、図7と同一の構成要素は同一の番号で参照する。
【0053】
第8実施例の構成において、円Xで囲まれたメモリセルの部分については、セルトランジスタ50のゲート端Jとワード線WL0とが切断された状態となっている。この構成とすることにより、円Xで囲まれたメモリセルの部分においては、ワード線WL0が選択活性化されてもセルトランジスタ50が導通することはなく、ビット線BL0に電荷が供給されることも無い。
【0054】
従って、ビット線対BL0及び/BL0間で充分な電位の差が生じ、この電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【0055】
図11は、本発明による強誘電体半導体記憶装置のFeRAMメモリセル配列17の第9実施例を示す図である。図11の構成は、FeRAMメモリセル配列17の一部の回路構成に対応する。
【0056】
図11に示されるFeRAMメモリセル配列17の一部分は、複数のセルトランジスタ60−0及び60−1、複数の強誘電体メモリセル61、61−0及び61−1、ワード線WL0及びWL1、プレート線PL0及びPL1、ビット線対BL0及び/BL0、及びビット線対BL1及び/BL1を含む。図11の構成は2T2C(2トランジスタ・2キャパシタ)方式である。
【0057】
通常2T2C方式では、相補データを格納するために、一対のメモリセル61−0及び61−1が設けられる。しかし本発明において、円Xで囲まれた部分については、メモリセル61を1つだけ設けてある。これは円Xで囲まれた部分については、相補データのうち“1”の側にメモリセル61を接続し、“0”の側にはメモリセルを接続しない構成にする。このような構成とすることで、ワード線WL0が選択活性化されセルトランジスタ60−0及び60−1が導通すると、ビット線BL0にはメモリセル61が接続され電荷が供給されるが、ビット線/BL0には電荷が供給されることは無い。
【0058】
これにより、ビット線対BL0及び/BL0間で充分な電荷の差が生じる。この電荷の差に基づく電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【0059】
なお上記図7乃至11に対応する第5乃至第9実施例において、実際の配線の切断等は、図6を用いて説明したのと同様の方法で実現することが可能である。
また工程としては、半導体記憶装置製造時に例えばマスクデータを処理して配線データを消去すること等により、配線を設けない構成を実現することが出来る。
【0060】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明によれば、FeRAMメモリセル配列のうちでROM的に使用する部分については、半導体記憶装置の製造時にメモリセル周辺において配線の一部を設けない等の回路の物理的構造により、データ“0”を配線状態そのものとして実現する。即ち、メモリセル周辺において配線の一部が切断された状態で半導体記憶装置を製造する。これにより、対応するワード線を選択活性化した場合であっても、当該メモリセルから全く電荷が読み出されない構成とし、確実なデータ読み出しを実現することが出来る。
【図面の簡単な説明】
【図1】本発明が適用される強誘電体半導体記憶装置の概略の一例を示す図である。
【図2】強誘電体半導体記憶装置のFeRAMメモリセル配列の第1実施例を示す図である。
【図3】強誘電体半導体記憶装置のFeRAMメモリセル配列の第2実施例を示す図である。
【図4】強誘電体半導体記憶装置のFeRAMメモリセル配列の第3実施例を示す図である。
【図5】強誘電体半導体記憶装置のFeRAMメモリセル配列の第4実施例を示す図である。
【図6】セルトランジスタ、ビット線、ワード線等を含むメモリセル周辺の構成の一例を示す半導体装置の断面図である。
【図7】強誘電体半導体記憶装置のFeRAMメモリセル配列の第5実施例を示す図である。
【図8】強誘電体半導体記憶装置のFeRAMメモリセル配列の第6実施例を示す図である。
【図9】強誘電体半導体記憶装置のFeRAMメモリセル配列の第7実施例を示す図である。
【図10】強誘電体半導体記憶装置のFeRAMメモリセル配列の第8実施例を示す図である。
【図11】強誘電体半導体記憶装置のFeRAMメモリセル配列の第9実施例を示す図である。
【符号の説明】
10 FeRAM
11、12 アドレスラッチ
13 制御回路
14 ローデコーダ
15 コラムデコーダ
16 I/Oラッチ&バッファ
17 FeRAMメモリセル配列
Claims (10)
- 複数の強誘電体メモリセルと、該複数の強誘電体メモリセルに対応して設けられる複数のセルトランジスタを含み、強誘電体メモリセルの第1端がプレート線に接続され第2端が対応セルトランジスタの第1端に接続されると共に該対応セルトランジスタの第2端がビット線に接続されゲート端がワード線に接続される構成を第1の構成とし、該複数の強誘電体メモリセルの少なくとも1つに対しては該第1の構成が設けられ、該複数の強誘電体メモリセルの少なくとも別の1つに対しては該第1の構成の一部接続を欠く第2の構成が設けられることを特徴とする半導体記憶装置。
- 該第2の構成は、誘電体メモリセルの該第2端が対応セルトランジスタの該第1端と非接続であることを特徴とする請求項1記載の半導体記憶装置。
- 該第2の構成は、誘電体メモリセルの該第1端がプレート線と非接続であることを特徴とする請求項1記載の半導体記憶装置。
- 該第2の構成は、該対応セルトランジスタの該第2端がビット線と非接続であることを特徴とする請求項1記載の半導体記憶装置。
- 該第2の構成は、該対応セルトランジスタの該ゲート端がワード線と非接続であることを特徴とする請求項1記載の半導体記憶装置。
- 該ワード線、該ビット線、該セルトランジスタ、及び該強誘電体メモリセルが2T2C型に配置されることを特徴とする請求項1記載の半導体記憶装置。
- 該ワード線、該ビット線、該セルトランジスタ、及び該強誘電体メモリセルが1T1C型に配置されることを特徴とする請求項1記載の半導体記憶装置。
- 複数の強誘電体メモリセルと、複数のセルトランジスタを含み、セルトランジスタの第1端が対応強誘電体メモリセルの第1端に接続され第2端がビット線に接続され且つゲート端がワード線に接続されると共に該対応誘電体メモリセルの第2端がプレート線に接続される構成を第1の構成とし、該複数のセルトランジスタの少なくとも1つに対しては該第1の構成が設けられ、該複数のセルトランジスタの少なくとも別の1つに対しては該第1の構成の一部を欠く第2の構成が設けられることを特徴とする半導体記憶装置。
- 該第2の構成は、該対応強誘電体メモリセルを有さないことを特徴とする請求項8記載の半導体記憶装置。
- 複数の強誘電体メモリセルと、該複数の強誘電体メモリセルに対応して設けられる複数のセルトランジスタを含み、強誘電体メモリセルの第1端がプレート線に接続され第2端が対応セルトランジスタの第1端に接続されると共に該対応セルトランジスタの第2端がビット線に接続されゲート端がワード線に接続される構成を第1の構成とし、該複数の強誘電体メモリセルの少なくとも1つに対しては該第1の構成が設けられ、該複数の強誘電体メモリセルの少なくとも別の1つに対しては該第1の構成の一部を欠く第2の構成が設けられることを特徴とする半導体記憶装置。
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JP2002234856A JP2004079035A (ja) | 2002-08-12 | 2002-08-12 | 半導体記憶装置 |
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2002
- 2002-08-12 JP JP2002234856A patent/JP2004079035A/ja active Pending
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