JP2004055675A - 半導体装置 - Google Patents
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Abstract
【課題】外部から入った静電気パルスが、電源配線を通り抜けるとき、内部回路を破壊してしまう。
【解決手段】パッドに繋がる出力ＭＯＳトランジスタ、および、保護素子の電源配線を、内部回路の電源配線と分離独立させる。
【選択図】 図１
【解決手段】パッドに繋がる出力ＭＯＳトランジスタ、および、保護素子の電源配線を、内部回路の電源配線と分離独立させる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明はＣＭＯＳ半導体装置を静電気破壊から守る静電気保護に関する。
【０００２】
【従来の技術】
ＣＭＯＳ半導体装置では、静電気保護素子として寄生的に構造化されているＰＮダイオード素子や、ＮＰＮバイポーラ素子、ＮＰＮＰサイリスタ素子等が用いられる。ＣＭＯＳ半導体装置の最大動作電圧以上でかつＥＳＤ破壊電圧には至らない電圧範囲にてＥＳＤ保護素子にスイッチングを引き起こさせ、大電荷を放出させる構造となっている。
【０００３】
パッドから入力された静電気電荷は、同一ノード上の静電気保護素子がオンするまでの短い時間だけ入出力ＭＯＳ素子に電気的ストレスを与えることになる。したがって入出力ＭＯＳ素子はある短時間の静電気ストレスを受けても破壊されない耐性を持っていることが条件である。そのため、内部で使用されているＭＯＳ素子と出力ＭＯＳ素子は構造的に異なる場合が多い。内部用のＭＯＳ素子としては、レイアウト効率の高いデザインルール最小構造が用いられ、出力用のＭＯＳ素子には熱耐性がある大きなレイアウト構造を用いられる。
【０００４】
図２は従来のＣＭＯＳ半導体装置で使用される電源パッド配線の一例を示す回路図である。出力パッド１に静電気保護素子回路３と出力回路４が接続される。そして、その静電気保護回路３、出力回路４、および、内部回路５の電源は、電源パッド２に繋がる共通の電源配線６から供給される回路になっている。
【０００５】
出力パッド１に入ってくる＋電荷は、静電気保護回路３であるＮＭＯＳオフトランジスタの表面ブレークダウンからソース−サブ−ドレインのＮＰＮバイポーラ動作をオンさせ、電源配線６から電源パッド７に電荷を逃がすことができる構造になっている。電源配線６を＋電荷が通過する際、内部回路５内のＭＯＳ素子のソースおよび基板電位を急激に上昇させ、浮いているドレイン側はノード容量分のマイナスストレスを受けることになる。
【０００６】
また、出力パッド１に入ってくる−電荷は、前記静電気保護回路３内のＮＭＯＳドレイン部と前記出力回路のＮＭＯＳドレイン部から順方向ダイオード動作により、電源配線６から電源パッド２へ逃がす構造になっている。電源配線６を−電荷が通過する際、内部回路５内のＭＯＳ素子のソースおよび基板電位を急激に下降させ、浮いているドレイン側はノード容量分のプラスストレスを受けることになる。
【０００７】
静電気保護回路３内のＮＭＯＳと出力回路４内のＮＭＯＳにおいて、最も熱が発生するドレイン側構造は、電流（熱）耐性を決める重要な因子であり、発熱を分散させる構造が要求されている。これらのＮＭＯＳではゲート電極とドレインコンタクトの距離を離したり、深い均一な濃度プロファイルをもつドレインを形成したりといった電流の一部分集中を回避する工夫を施している。一方、内部回路５内のＮＭＯＳは、ゲート電極とドレインコンタクトの距離を最小にし、レイアウト効率を第一に考えた微細に適した構造を使用しているのが一般的である。
【０００８】
【発明が解決しようとする課題】
しかし、このような構成においては、静電気電荷を逃がす過程で、電源配線６から電源パッド２に電荷が流れる途中に、内部回路５にも静電気ストレスが掛かり、場合によっては内部回路５を破壊してしまうといった問題点があった。内部回路５内で弱いと思われる部分のＭＯＳ素子の電流（熱）耐性を高めるレイアウトを行うことで、内部回路５の面積を大きくしてしまうといった問題点があった。
【０００９】
【課題を解決するための手段】
上記問題点を解決するために、本発明は電源パッド配線を以下のように構成した。
【００１０】
パッドに直接繋がる出力ＭＯＳ素子と静電気保護素子における電源パッドへ繋がる配線が、前記電源パッドに繋がる同一基板上の他のＭＯＳ素子への配線と、分離独立して存在することを特徴とする半導体装置とした。
【００１１】
【発明の実施の形態】
以下、本発明を図面を用いて説明する。
【００１２】
図１は本発明の電源パッド配線の実施例を示す回路図である。出力パッド１に静電気保護素子回路３と出力回路４が接続され、前記静電気保護回路３、および、前記出力回路４の電源を電源パッド２に繋がる電源配線６から供給される回路になっている。また、内部回路５の電源を電源パッド２に繋がる内部素子用電源配線７で供給する回路になっている。電源配線６と内部素子用電源配線７は電源パッド２の根元より別れ独立に存在している。
【００１３】
出力パッド１に入ってくる＋電荷は、前記静電気保護回路３であるＮＭＯＳオフトランジスタの表面ブレークダウンからソース−サブ−ドレインのＮＰＮバイポーラ動作をオンさせ、電源配線６から電源パッド７に電荷を逃がすことができる構造になっている。電源配線６上には内部回路５に電源を供給していないため、＋電荷が通過しても内部回路５に何も影響しない。
【００１４】
また、出力パッド１に入ってくる−電荷は、前記静電気保護回路３内のＮＭＯＳドレイン部と前記出力回路のＮＭＯＳドレイン部から順方向ダイオード動作により、電源配線６から電源パッド２へ逃がす構造になっている。電源配線６を−電荷が通過する際、電源配線６上には内部回路５に電源を供給していないため、−電荷が通過しても内部回路５も何も影響しない。
【００１５】
内部回路５内のＭＯＳ回路は、外部からの静電気パルスを受けることが無いため、電流（熱）耐性を考えず、レイアウト効率を第一に考えた最小デザインルールで内部回路５を効率的に設計できる。
【００１６】
【発明の効果】
以上説明したように、本発明は、静電気に強く、コストに対応力のあるＣＭＯＳ半導体装置を供給することができる。
【図面の簡単な説明】
【図１】本発明のＣＭＯＳ半導体装置で使用される電源パッド配線の実施例を示す回路図である。
【図２】従来のＣＭＯＳ半導体装置で使用される電源パッド配線の一例を示す回路図である。
【符号の説明】
１ 出力パッド
２ 電源パッド
３ 静電気保護素子回路
４ 出力回路
５ 内部回路
６ 電源配線
７ 内部素子用電源配線
【発明の属する技術分野】
本発明はＣＭＯＳ半導体装置を静電気破壊から守る静電気保護に関する。
【０００２】
【従来の技術】
ＣＭＯＳ半導体装置では、静電気保護素子として寄生的に構造化されているＰＮダイオード素子や、ＮＰＮバイポーラ素子、ＮＰＮＰサイリスタ素子等が用いられる。ＣＭＯＳ半導体装置の最大動作電圧以上でかつＥＳＤ破壊電圧には至らない電圧範囲にてＥＳＤ保護素子にスイッチングを引き起こさせ、大電荷を放出させる構造となっている。
【０００３】
パッドから入力された静電気電荷は、同一ノード上の静電気保護素子がオンするまでの短い時間だけ入出力ＭＯＳ素子に電気的ストレスを与えることになる。したがって入出力ＭＯＳ素子はある短時間の静電気ストレスを受けても破壊されない耐性を持っていることが条件である。そのため、内部で使用されているＭＯＳ素子と出力ＭＯＳ素子は構造的に異なる場合が多い。内部用のＭＯＳ素子としては、レイアウト効率の高いデザインルール最小構造が用いられ、出力用のＭＯＳ素子には熱耐性がある大きなレイアウト構造を用いられる。
【０００４】
図２は従来のＣＭＯＳ半導体装置で使用される電源パッド配線の一例を示す回路図である。出力パッド１に静電気保護素子回路３と出力回路４が接続される。そして、その静電気保護回路３、出力回路４、および、内部回路５の電源は、電源パッド２に繋がる共通の電源配線６から供給される回路になっている。
【０００５】
出力パッド１に入ってくる＋電荷は、静電気保護回路３であるＮＭＯＳオフトランジスタの表面ブレークダウンからソース−サブ−ドレインのＮＰＮバイポーラ動作をオンさせ、電源配線６から電源パッド７に電荷を逃がすことができる構造になっている。電源配線６を＋電荷が通過する際、内部回路５内のＭＯＳ素子のソースおよび基板電位を急激に上昇させ、浮いているドレイン側はノード容量分のマイナスストレスを受けることになる。
【０００６】
また、出力パッド１に入ってくる−電荷は、前記静電気保護回路３内のＮＭＯＳドレイン部と前記出力回路のＮＭＯＳドレイン部から順方向ダイオード動作により、電源配線６から電源パッド２へ逃がす構造になっている。電源配線６を−電荷が通過する際、内部回路５内のＭＯＳ素子のソースおよび基板電位を急激に下降させ、浮いているドレイン側はノード容量分のプラスストレスを受けることになる。
【０００７】
静電気保護回路３内のＮＭＯＳと出力回路４内のＮＭＯＳにおいて、最も熱が発生するドレイン側構造は、電流（熱）耐性を決める重要な因子であり、発熱を分散させる構造が要求されている。これらのＮＭＯＳではゲート電極とドレインコンタクトの距離を離したり、深い均一な濃度プロファイルをもつドレインを形成したりといった電流の一部分集中を回避する工夫を施している。一方、内部回路５内のＮＭＯＳは、ゲート電極とドレインコンタクトの距離を最小にし、レイアウト効率を第一に考えた微細に適した構造を使用しているのが一般的である。
【０００８】
【発明が解決しようとする課題】
しかし、このような構成においては、静電気電荷を逃がす過程で、電源配線６から電源パッド２に電荷が流れる途中に、内部回路５にも静電気ストレスが掛かり、場合によっては内部回路５を破壊してしまうといった問題点があった。内部回路５内で弱いと思われる部分のＭＯＳ素子の電流（熱）耐性を高めるレイアウトを行うことで、内部回路５の面積を大きくしてしまうといった問題点があった。
【０００９】
【課題を解決するための手段】
上記問題点を解決するために、本発明は電源パッド配線を以下のように構成した。
【００１０】
パッドに直接繋がる出力ＭＯＳ素子と静電気保護素子における電源パッドへ繋がる配線が、前記電源パッドに繋がる同一基板上の他のＭＯＳ素子への配線と、分離独立して存在することを特徴とする半導体装置とした。
【００１１】
【発明の実施の形態】
以下、本発明を図面を用いて説明する。
【００１２】
図１は本発明の電源パッド配線の実施例を示す回路図である。出力パッド１に静電気保護素子回路３と出力回路４が接続され、前記静電気保護回路３、および、前記出力回路４の電源を電源パッド２に繋がる電源配線６から供給される回路になっている。また、内部回路５の電源を電源パッド２に繋がる内部素子用電源配線７で供給する回路になっている。電源配線６と内部素子用電源配線７は電源パッド２の根元より別れ独立に存在している。
【００１３】
出力パッド１に入ってくる＋電荷は、前記静電気保護回路３であるＮＭＯＳオフトランジスタの表面ブレークダウンからソース−サブ−ドレインのＮＰＮバイポーラ動作をオンさせ、電源配線６から電源パッド７に電荷を逃がすことができる構造になっている。電源配線６上には内部回路５に電源を供給していないため、＋電荷が通過しても内部回路５に何も影響しない。
【００１４】
また、出力パッド１に入ってくる−電荷は、前記静電気保護回路３内のＮＭＯＳドレイン部と前記出力回路のＮＭＯＳドレイン部から順方向ダイオード動作により、電源配線６から電源パッド２へ逃がす構造になっている。電源配線６を−電荷が通過する際、電源配線６上には内部回路５に電源を供給していないため、−電荷が通過しても内部回路５も何も影響しない。
【００１５】
内部回路５内のＭＯＳ回路は、外部からの静電気パルスを受けることが無いため、電流（熱）耐性を考えず、レイアウト効率を第一に考えた最小デザインルールで内部回路５を効率的に設計できる。
【００１６】
【発明の効果】
以上説明したように、本発明は、静電気に強く、コストに対応力のあるＣＭＯＳ半導体装置を供給することができる。
【図面の簡単な説明】
【図１】本発明のＣＭＯＳ半導体装置で使用される電源パッド配線の実施例を示す回路図である。
【図２】従来のＣＭＯＳ半導体装置で使用される電源パッド配線の一例を示す回路図である。
【符号の説明】
１ 出力パッド
２ 電源パッド
３ 静電気保護素子回路
４ 出力回路
５ 内部回路
６ 電源配線
７ 内部素子用電源配線
Claims (1)
- 出力パッドに直接接続される出力ＭＯＳトランジスタ素子と、静電気保護素子の電源パッドへの配線が、前記電源パッドに繋がる同一基板上の他のＭＯＳトランジスタ素子への配線と、分離独立して存在することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002208554A JP2004055675A (ja) | 2002-07-17 | 2002-07-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002208554A JP2004055675A (ja) | 2002-07-17 | 2002-07-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004055675A true JP2004055675A (ja) | 2004-02-19 |
Family
ID=31932676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002208554A Withdrawn JP2004055675A (ja) | 2002-07-17 | 2002-07-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004055675A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322826A (ja) * | 2004-05-11 | 2005-11-17 | Matsushita Electric Ind Co Ltd | 固体撮像装置およびその製造方法 |
-
2002
- 2002-07-17 JP JP2002208554A patent/JP2004055675A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322826A (ja) * | 2004-05-11 | 2005-11-17 | Matsushita Electric Ind Co Ltd | 固体撮像装置およびその製造方法 |
| JP4495512B2 (ja) * | 2004-05-11 | 2010-07-07 | パナソニック株式会社 | 固体撮像装置 |
| US7760251B2 (en) | 2004-05-11 | 2010-07-20 | Panasonic Corporation | Solid-state imaging device and manufacturing method thereof |
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Legal Events
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