JP2004047575A - 多層配線半導体集積回路 - Google Patents
多層配線半導体集積回路 Download PDFInfo
- Publication number
- JP2004047575A JP2004047575A JP2002200390A JP2002200390A JP2004047575A JP 2004047575 A JP2004047575 A JP 2004047575A JP 2002200390 A JP2002200390 A JP 2002200390A JP 2002200390 A JP2002200390 A JP 2002200390A JP 2004047575 A JP2004047575 A JP 2004047575A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- interlayer insulating
- insulating film
- multilayer wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】低誘電率の有機系層間膜は耐湿性が劣るため、ベアチップ実装時の高湿度環境でのデバイス特性劣化が懸念された。
【解決手段】有機系層間膜より透水性・吸水性が小さい無機系層間膜で有機系層間膜を覆うようにして多層化するとともに、更に、耐水性に優れた配線金属で層間膜全体を覆うことによって、ベアチップ実装に耐える半導体チップを提供する。
【選択図】 図１
【解決手段】有機系層間膜より透水性・吸水性が小さい無機系層間膜で有機系層間膜を覆うようにして多層化するとともに、更に、耐水性に優れた配線金属で層間膜全体を覆うことによって、ベアチップ実装に耐える半導体チップを提供する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＧａＡｓあるいはＩｎＰ基板に形成した高周波用途の多層配線半導体集積回路チップの多層配線構造に関する。
【０００２】
【従来の技術】
従来の超高速光通信用ＩＣやマイクロ波、ミリ波集積回路は気密封止パッケージに収められ、半導体チップの耐湿性に関しては特に配慮する必要がなかった。しかしながら、近年、チップサイズの縮小化とともに、べアチップ実装によるコスト削減の要求が高まっている。半導体チップの高速動作を実現するため、配線間および配線層間の誘電率を低く抑えるために低誘電率の有機系層間絶縁膜を用いることが提案されている。ところが、有機系層間絶縁膜は耐湿性に乏しい。
【０００３】
【発明が解決しようとする課題】
従来の高周波多層ＭＭＩＣ構造の例を図４に示す。１は半導体基板であり、２はトランジスタ、抵抗、コンデンサなどの機能素子、１２、２２、３２、４２は配線、１４、２４、３４は有機系層間絶縁膜である。
である。高周波多層ＭＭＩＣは、半導体基板１上に有機層間絶縁膜としてポリイミド１４、２４、３４と配線１２、２２、３２、４２を積層した多層配線構造である。しかし、図４のような構造では、有機系材料が一般的に透水性、吸水性が高く、耐湿性に乏しいために、周囲の環境湿度が高い場合、層間絶縁膜を浸透した水分によって、半導体基板上に形成されたトランジスタの特性を劣化させたり、コンタクト抵抗を上昇させたりする。そこで、ベアチップ実装しても、周囲環境から水分を浸透させない、あるいは、浸透しにくくする低誘電率の多層配線構造を形成することが課題である。
【０００４】
【課題を解決するための手段】
一般に、有機材料は透水性、吸水性が高く、無機系材料は小さく、金属は更に小さい。そこで、第１の本発明は、チップ上に形成する層間絶縁膜を有機系材料と無機系材料を交互に積層しながら配線し、層間絶縁膜の端面を配線金属と同じ金属で覆うことを特徴とする。層間絶縁膜として有機系材料と無機系材料を交互に積層する結果、有機系材料の低誘電率の性質を活かした配線容量の低減と、無機系材料の性質を利用した防湿効果を発揮する。更に、積層パターン端部を配線金属で覆うことにより、多層膜の側面からの水の侵入を防ぐ。
【０００５】
また、第２の本発明は、有機系材料、無機材料を順次積層するに際して、有機系層間絶縁膜のパターンを順次広げることを特徴とする。即ち、ある層の有機系層間絶縁膜のパターンを次の有機系層間絶縁膜のパターンが覆い被せることによって、ある層の有機系層間絶縁膜の端面が完全に覆われる。
また、第３の本発明は、信号端子および電源端子とそれらの周辺を除くチップ全面を金属で覆うことを特徴とする。この金属によって、水分の侵入経路のほとんどがブロックされる。
【０００６】
また、第４の本発明は、有機系材料として、低誘電率、低誘電体損失の材料であるポリイミドまたはＢＣＢ（ベンゾシクロブテン）を用いることを特徴とする。
また、第５の本発明は、無機系材料として、ＳｉＮ、ＳｉＯ２ 、ＳｉＯＮを用いることを特徴とする。
【０００７】
【発明の実施の形態】
（第一の実施例）
図１は本発明の多層配線集積回路の作製工程図である。なお、図面右端はチップのスクライブ領域を示す。図中、Ａ〜Ｈ、Ｐ〜Ｒは１つの工程を示す。番号は図４と同様に記した。１３、２３、３３、４３は無機膜、１５、２５、３５はコンタクトホール部、１６、２６はレジスト、９９はスクライブ領域である。
【０００８】
まず、ＧａＡｓ等の半導体基板１上に金メッキ法により１層目配線１２を約１μｍの厚みで形成し、次にＳｉＮ等の無機膜１３をＣＶＤ法で０．２μｍ程度の厚みで堆積する（図１（Ａ））。
次に、スピンコート法でポリイミド等の有機系層間絶縁膜１４を約２μｍの厚みで堆積する（図１（Ｂ））。
次に、コンタクトホール形成およびチップスクライブ用層間膜除去のために、コンタクトホール部１５およびチップスクライブ部９９のレジス卜１６を除去するようにレジストパターニングを行い（図１（Ｃ））、次に、酸素ガスを用いてドライエッチングにより有機系層間絶縁膜１４を除去し、次にフッ素系ガスを用いてＳｉＮ等の無機膜１３を除去し、コンタクトホール部１５およびチップスクライブ部９９を形成し、
次に、レジスト１６を剥離する（図１（Ｄ））。
次に金メッキ法により、２層目配線２２を形成する（図１（Ｅ））。
次に、ＳｉＮ等の無機膜２３をＣＶＤ法により堆積し、
次に、ポリイミド等の有機系層間絶縁膜２４をスピンコート法で塗布する（図１（Ｆ））。
次に、コンタクトホール部１５およびチップスクライブ部９９のレジストを除去するようし、レジストパターニングを行う（図１（Ｇ））。この場合、チップスクライブ部９９においては１層目有機系層間絶縁膜１４よりもチップ外側になるようにレジストパターニングを行う。
次に、酸素ガスを用いてドライエッチングにより有機系層間絶縁膜２４を除去し、次にフッ素系ガスを用いてＳｉＮ等の無機膜２３を除去し、コンタクトホール部２５およびスクライブ部９９を形成する（図１（Ｈ））。
同様にして、Ｄ〜Ｈの工程を繰り返し、２層目、３層目の有機・無機層間絶縁膜および配線層を形成する。（図示せず）
４層目の配線４２およびスクライブ領域配線４２’を形成する（図１（Ｐ））。次に、ＳｉＮ等の無機膜４３をＣＶＤ法により堆積し（図１（Ｑ））、
次に、コンタクトホール部４５およびチップスクライブ部９９のレジストを除去するようし、レジストパターニングを行う（図示せず）。
次に、フッ素系ガスを用いてＳｉＮ等の無機膜４３を除去し、コンタクトホール部４５およびスクライブ部９９を形成し（図１（Ｒ））、高耐湿高信頼性多層配線集積回路が作製できる。
【０００９】
図２はチップの耐湿性を向上できる配線レイアウト図を示している。図中、６は接地導体層、７は電源あるいは信号端子である。チップの最上層を、電源あるいは信号端子７およびその周辺を除いて接地導体層６で覆うことによりチップ表面からの水の侵入を抑制し、トランジスタ２や配線の耐湿性を確保することができる。また、電気的に集積回路から放射される電磁波と外界からくる電磁波を接地導体層６で遮断できるため、安定した高周波特性を有する半導体集積回路を実現できる。
【００１０】
本実施の形態では４層配線の場合を示したが、配線層数に制限はない。
（第二の実施例）
図３は本発明の多層配線集積回路のチップ端部の作製工程を示す図である。図中の番号は図１および図４と同様であり、Ａ〜Ｄは１つの工程を示す。
まず、ＧａＡｓ等の半導体基板１上に有機系層間絶縁膜１４、２４、３４、無機膜１３、２３、３３、配線１２、２２、３２を積層し、多層配線構造を形成する。（図３（Ａ））
次に、コンタクトホール部３５およびチップスクライブ部９９のレジストを除去するようし、レジストパターニングを行い（ 図示せず） 、
次に、フッ素系ガスを用いてＳｉＮ等の無機膜３３を除去し、次に、酸素ガスを用いてドライエッチングによりスクライブ領域９９の有機系層間絶縁膜３４、２４、１４を除去しコンタクトホール部３５およびスクライブ部９９を形成する（図３（Ｂ））。
次に金メッキ法により、４層目配線をチップ内およびスクライブ領域９９にそれぞれ４２、４２’のように形成する（図３（Ｃ））。
次に、ＳｉＮ等の無機膜４３をＣＶＤ法により堆積し（図示せず）、
次に、コンタクトホール部４５およびチップスクライブ部９９のレジストを除去するようし、レジストパターニングを行い（図示せず）、
次に、フッ素系ガスを用いてＳｉＮ等の無機膜４３を除去し、コンタクトホール部４５およびスクライブ部９９を形成し（図３（Ｄ））、高耐湿高信頼性多層配線集積回路が作製できる。
【００１１】
本発明に於いては、前記実施例一、二に限るものではなく、多くの改変を実施することができる。
以上、本発明をまとめると以下の通りである。
（付記１） 半導体基板上に形成された複数の回路機能素子間を接続するために、前記半導体基板上に有機系層間絶縁膜を用いて積層配線された多層配線半導体集積回路において、前記有機系層間絶縁膜の上にシリコン無機膜が形成され、かつ前記有機系層間絶縁膜の端部が配線層で覆われていることを特徴とする多層配線半導体集積回路。
【００１２】
（付記２） 多層配線半導体集積回路において、下層の前記有機系層間絶縁膜のパターン端部を上層の前記有機系層間絶縁膜パターンで覆れていることを特徴とする付記１記載の多層配線半導体集積回路。
（付記３） 多層配線半導体集積回路において、信号端子および電源端子の周辺部を除いて前記有機系層間絶縁膜の最上層全体を接地導体層で覆ってなることを特徴とする付記１記載の多層配線半導体集積回路。
【００１３】
（付記４） 多層配線半導体集積回路において、前記有機系層間絶縁膜がポリイミドあるいはＢＣＢ（ベンゾシクロブテン）であることを特徴とする付記１記載の多層配線半導体集積回路。
（付記５） 多層配線半導体集積回路において、前記シリコン無機膜はＳｉＮ、またはＳｉＯ２ 、またはＳｉＯＮであることを特徴とする付記１記載の多層配線半導体集積回路。
【００１４】
（付記６） 多層配線半導体集積回路において、半導体が化合物半導体であることを特徴とする付記１記載の多層配線半導体集積回路。
【００１５】
【発明の効果】
本発明により、従来構造のものより、無機膜を有機膜と交互に用いることにより水分の浸透を抑える効果がある。更に、層間絶縁膜膜全体を金属膜で覆うことによって、その効果を高める。
【図面の簡単な説明】
【図１】第一の実施例による多層配線集積回路の作製工程を示す図
【図２】配線レイアウトを示す図
【図３】第二の実施例による多層配線集積回路の作製工程を示す図
【図４】従来の高周波多層ＭＭＩＣ構造の例を示す図
【符号の説明】
１ 半導体基板
２ トランジスタ、抵抗、コンデンサなどの機能素子
１２、２２、３２、４２ 配線
１３、２３、３３、４３ 無機膜
１４、２４、３４ 有機系層間絶縁膜
１５、２５、３５、４５ コンタクトホール部
６ 接地導体層
７ 電源あるいは信号端子
９９ スクライブ領域
【発明の属する技術分野】
本発明は、ＧａＡｓあるいはＩｎＰ基板に形成した高周波用途の多層配線半導体集積回路チップの多層配線構造に関する。
【０００２】
【従来の技術】
従来の超高速光通信用ＩＣやマイクロ波、ミリ波集積回路は気密封止パッケージに収められ、半導体チップの耐湿性に関しては特に配慮する必要がなかった。しかしながら、近年、チップサイズの縮小化とともに、べアチップ実装によるコスト削減の要求が高まっている。半導体チップの高速動作を実現するため、配線間および配線層間の誘電率を低く抑えるために低誘電率の有機系層間絶縁膜を用いることが提案されている。ところが、有機系層間絶縁膜は耐湿性に乏しい。
【０００３】
【発明が解決しようとする課題】
従来の高周波多層ＭＭＩＣ構造の例を図４に示す。１は半導体基板であり、２はトランジスタ、抵抗、コンデンサなどの機能素子、１２、２２、３２、４２は配線、１４、２４、３４は有機系層間絶縁膜である。
である。高周波多層ＭＭＩＣは、半導体基板１上に有機層間絶縁膜としてポリイミド１４、２４、３４と配線１２、２２、３２、４２を積層した多層配線構造である。しかし、図４のような構造では、有機系材料が一般的に透水性、吸水性が高く、耐湿性に乏しいために、周囲の環境湿度が高い場合、層間絶縁膜を浸透した水分によって、半導体基板上に形成されたトランジスタの特性を劣化させたり、コンタクト抵抗を上昇させたりする。そこで、ベアチップ実装しても、周囲環境から水分を浸透させない、あるいは、浸透しにくくする低誘電率の多層配線構造を形成することが課題である。
【０００４】
【課題を解決するための手段】
一般に、有機材料は透水性、吸水性が高く、無機系材料は小さく、金属は更に小さい。そこで、第１の本発明は、チップ上に形成する層間絶縁膜を有機系材料と無機系材料を交互に積層しながら配線し、層間絶縁膜の端面を配線金属と同じ金属で覆うことを特徴とする。層間絶縁膜として有機系材料と無機系材料を交互に積層する結果、有機系材料の低誘電率の性質を活かした配線容量の低減と、無機系材料の性質を利用した防湿効果を発揮する。更に、積層パターン端部を配線金属で覆うことにより、多層膜の側面からの水の侵入を防ぐ。
【０００５】
また、第２の本発明は、有機系材料、無機材料を順次積層するに際して、有機系層間絶縁膜のパターンを順次広げることを特徴とする。即ち、ある層の有機系層間絶縁膜のパターンを次の有機系層間絶縁膜のパターンが覆い被せることによって、ある層の有機系層間絶縁膜の端面が完全に覆われる。
また、第３の本発明は、信号端子および電源端子とそれらの周辺を除くチップ全面を金属で覆うことを特徴とする。この金属によって、水分の侵入経路のほとんどがブロックされる。
【０００６】
また、第４の本発明は、有機系材料として、低誘電率、低誘電体損失の材料であるポリイミドまたはＢＣＢ（ベンゾシクロブテン）を用いることを特徴とする。
また、第５の本発明は、無機系材料として、ＳｉＮ、ＳｉＯ２ 、ＳｉＯＮを用いることを特徴とする。
【０００７】
【発明の実施の形態】
（第一の実施例）
図１は本発明の多層配線集積回路の作製工程図である。なお、図面右端はチップのスクライブ領域を示す。図中、Ａ〜Ｈ、Ｐ〜Ｒは１つの工程を示す。番号は図４と同様に記した。１３、２３、３３、４３は無機膜、１５、２５、３５はコンタクトホール部、１６、２６はレジスト、９９はスクライブ領域である。
【０００８】
まず、ＧａＡｓ等の半導体基板１上に金メッキ法により１層目配線１２を約１μｍの厚みで形成し、次にＳｉＮ等の無機膜１３をＣＶＤ法で０．２μｍ程度の厚みで堆積する（図１（Ａ））。
次に、スピンコート法でポリイミド等の有機系層間絶縁膜１４を約２μｍの厚みで堆積する（図１（Ｂ））。
次に、コンタクトホール形成およびチップスクライブ用層間膜除去のために、コンタクトホール部１５およびチップスクライブ部９９のレジス卜１６を除去するようにレジストパターニングを行い（図１（Ｃ））、次に、酸素ガスを用いてドライエッチングにより有機系層間絶縁膜１４を除去し、次にフッ素系ガスを用いてＳｉＮ等の無機膜１３を除去し、コンタクトホール部１５およびチップスクライブ部９９を形成し、
次に、レジスト１６を剥離する（図１（Ｄ））。
次に金メッキ法により、２層目配線２２を形成する（図１（Ｅ））。
次に、ＳｉＮ等の無機膜２３をＣＶＤ法により堆積し、
次に、ポリイミド等の有機系層間絶縁膜２４をスピンコート法で塗布する（図１（Ｆ））。
次に、コンタクトホール部１５およびチップスクライブ部９９のレジストを除去するようし、レジストパターニングを行う（図１（Ｇ））。この場合、チップスクライブ部９９においては１層目有機系層間絶縁膜１４よりもチップ外側になるようにレジストパターニングを行う。
次に、酸素ガスを用いてドライエッチングにより有機系層間絶縁膜２４を除去し、次にフッ素系ガスを用いてＳｉＮ等の無機膜２３を除去し、コンタクトホール部２５およびスクライブ部９９を形成する（図１（Ｈ））。
同様にして、Ｄ〜Ｈの工程を繰り返し、２層目、３層目の有機・無機層間絶縁膜および配線層を形成する。（図示せず）
４層目の配線４２およびスクライブ領域配線４２’を形成する（図１（Ｐ））。次に、ＳｉＮ等の無機膜４３をＣＶＤ法により堆積し（図１（Ｑ））、
次に、コンタクトホール部４５およびチップスクライブ部９９のレジストを除去するようし、レジストパターニングを行う（図示せず）。
次に、フッ素系ガスを用いてＳｉＮ等の無機膜４３を除去し、コンタクトホール部４５およびスクライブ部９９を形成し（図１（Ｒ））、高耐湿高信頼性多層配線集積回路が作製できる。
【０００９】
図２はチップの耐湿性を向上できる配線レイアウト図を示している。図中、６は接地導体層、７は電源あるいは信号端子である。チップの最上層を、電源あるいは信号端子７およびその周辺を除いて接地導体層６で覆うことによりチップ表面からの水の侵入を抑制し、トランジスタ２や配線の耐湿性を確保することができる。また、電気的に集積回路から放射される電磁波と外界からくる電磁波を接地導体層６で遮断できるため、安定した高周波特性を有する半導体集積回路を実現できる。
【００１０】
本実施の形態では４層配線の場合を示したが、配線層数に制限はない。
（第二の実施例）
図３は本発明の多層配線集積回路のチップ端部の作製工程を示す図である。図中の番号は図１および図４と同様であり、Ａ〜Ｄは１つの工程を示す。
まず、ＧａＡｓ等の半導体基板１上に有機系層間絶縁膜１４、２４、３４、無機膜１３、２３、３３、配線１２、２２、３２を積層し、多層配線構造を形成する。（図３（Ａ））
次に、コンタクトホール部３５およびチップスクライブ部９９のレジストを除去するようし、レジストパターニングを行い（ 図示せず） 、
次に、フッ素系ガスを用いてＳｉＮ等の無機膜３３を除去し、次に、酸素ガスを用いてドライエッチングによりスクライブ領域９９の有機系層間絶縁膜３４、２４、１４を除去しコンタクトホール部３５およびスクライブ部９９を形成する（図３（Ｂ））。
次に金メッキ法により、４層目配線をチップ内およびスクライブ領域９９にそれぞれ４２、４２’のように形成する（図３（Ｃ））。
次に、ＳｉＮ等の無機膜４３をＣＶＤ法により堆積し（図示せず）、
次に、コンタクトホール部４５およびチップスクライブ部９９のレジストを除去するようし、レジストパターニングを行い（図示せず）、
次に、フッ素系ガスを用いてＳｉＮ等の無機膜４３を除去し、コンタクトホール部４５およびスクライブ部９９を形成し（図３（Ｄ））、高耐湿高信頼性多層配線集積回路が作製できる。
【００１１】
本発明に於いては、前記実施例一、二に限るものではなく、多くの改変を実施することができる。
以上、本発明をまとめると以下の通りである。
（付記１） 半導体基板上に形成された複数の回路機能素子間を接続するために、前記半導体基板上に有機系層間絶縁膜を用いて積層配線された多層配線半導体集積回路において、前記有機系層間絶縁膜の上にシリコン無機膜が形成され、かつ前記有機系層間絶縁膜の端部が配線層で覆われていることを特徴とする多層配線半導体集積回路。
【００１２】
（付記２） 多層配線半導体集積回路において、下層の前記有機系層間絶縁膜のパターン端部を上層の前記有機系層間絶縁膜パターンで覆れていることを特徴とする付記１記載の多層配線半導体集積回路。
（付記３） 多層配線半導体集積回路において、信号端子および電源端子の周辺部を除いて前記有機系層間絶縁膜の最上層全体を接地導体層で覆ってなることを特徴とする付記１記載の多層配線半導体集積回路。
【００１３】
（付記４） 多層配線半導体集積回路において、前記有機系層間絶縁膜がポリイミドあるいはＢＣＢ（ベンゾシクロブテン）であることを特徴とする付記１記載の多層配線半導体集積回路。
（付記５） 多層配線半導体集積回路において、前記シリコン無機膜はＳｉＮ、またはＳｉＯ２ 、またはＳｉＯＮであることを特徴とする付記１記載の多層配線半導体集積回路。
【００１４】
（付記６） 多層配線半導体集積回路において、半導体が化合物半導体であることを特徴とする付記１記載の多層配線半導体集積回路。
【００１５】
【発明の効果】
本発明により、従来構造のものより、無機膜を有機膜と交互に用いることにより水分の浸透を抑える効果がある。更に、層間絶縁膜膜全体を金属膜で覆うことによって、その効果を高める。
【図面の簡単な説明】
【図１】第一の実施例による多層配線集積回路の作製工程を示す図
【図２】配線レイアウトを示す図
【図３】第二の実施例による多層配線集積回路の作製工程を示す図
【図４】従来の高周波多層ＭＭＩＣ構造の例を示す図
【符号の説明】
１ 半導体基板
２ トランジスタ、抵抗、コンデンサなどの機能素子
１２、２２、３２、４２ 配線
１３、２３、３３、４３ 無機膜
１４、２４、３４ 有機系層間絶縁膜
１５、２５、３５、４５ コンタクトホール部
６ 接地導体層
７ 電源あるいは信号端子
９９ スクライブ領域
Claims (5)
- 半導体基板上に形成された複数の回路機能素子間を接続するために前記半導体基板上に複数の有機系層間絶縁膜と複数の配線層を用いて積層配線された多層配線半導体集積回路において、前記複数の有機系層間絶縁膜の各膜上にシリコン無機膜が形成され、かつ前記有機系層間絶縁膜の端部が前記配線層と同一材料で覆われていることを特徴とする多層配線半導体集積回路。
- 多層配線半導体集積回路において、前記複数の有機系層間絶縁膜の下層絶縁膜のパターンの端部が前記下層絶縁膜より上層の絶縁膜パターンで覆れていることを特徴とする請求項１記載の多層配線半導体集積回路。
- 多層配線半導体集積回路において、前記有機系層間絶縁膜の最上層全体を外部入出力用の信号端子パターンおよび電源端子パターンの周辺部を除いて接地導体層パターンで覆ってなることを特徴とする請求項１記載の多層配線半導体集積回路。
- 多層配線半導体集積回路において、前記有機系層間絶縁膜がポリイミドあるいはＢＣＢ（ベンゾシクロブテン）であることを特徴とする請求項１記載の多層配線半導体集積回路。
- 多層配線半導体集積回路において、前記シリコン無機膜はＳｉＮ、またはＳｉＯ２ 、またはＳｉＯＮであることを特徴とする請求項１記載の多層配線半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002200390A JP2004047575A (ja) | 2002-07-09 | 2002-07-09 | 多層配線半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002200390A JP2004047575A (ja) | 2002-07-09 | 2002-07-09 | 多層配線半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004047575A true JP2004047575A (ja) | 2004-02-12 |
Family
ID=31707275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002200390A Pending JP2004047575A (ja) | 2002-07-09 | 2002-07-09 | 多層配線半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004047575A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008192817A (ja) * | 2007-02-05 | 2008-08-21 | Murata Mfg Co Ltd | 回路部品内蔵モジュールの製造方法および回路部品内蔵モジュール |
| JP2009135421A (ja) * | 2007-11-05 | 2009-06-18 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
| JP2010153708A (ja) * | 2008-12-26 | 2010-07-08 | Sumitomo Electric Device Innovations Inc | 半導体装置 |
| US7939913B2 (en) | 2007-03-30 | 2011-05-10 | Fujitsu Semiconductor Limited | Semiconductor device |
| CN111725179A (zh) * | 2020-06-24 | 2020-09-29 | 西安微电子技术研究所 | 一种晶圆级多层布线结构及其制备方法 |
-
2002
- 2002-07-09 JP JP2002200390A patent/JP2004047575A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008192817A (ja) * | 2007-02-05 | 2008-08-21 | Murata Mfg Co Ltd | 回路部品内蔵モジュールの製造方法および回路部品内蔵モジュール |
| US7939913B2 (en) | 2007-03-30 | 2011-05-10 | Fujitsu Semiconductor Limited | Semiconductor device |
| US8143153B2 (en) | 2007-03-30 | 2012-03-27 | Fujitsu Semiconductor Limited | Method for manufacturing semiconductor device |
| US8937007B2 (en) | 2007-03-30 | 2015-01-20 | Fujitsu Semiconductor Limited | Semiconductor device |
| JP2009135421A (ja) * | 2007-11-05 | 2009-06-18 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
| JP2010153708A (ja) * | 2008-12-26 | 2010-07-08 | Sumitomo Electric Device Innovations Inc | 半導体装置 |
| CN111725179A (zh) * | 2020-06-24 | 2020-09-29 | 西安微电子技术研究所 | 一种晶圆级多层布线结构及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100917508B1 (ko) | 고주파 모듈 기판 장치 | |
| JP3666411B2 (ja) | 高周波モジュール装置 | |
| US6501169B1 (en) | Semiconductor device which prevents leakage of noise generated in a circuit element forming area and which shields against external electromagnetic noise | |
| US7229856B2 (en) | Method of manufacturing electronic part packaging structure | |
| US6624501B2 (en) | Capacitor and semiconductor device | |
| US7843068B2 (en) | Semiconductor chip and method of manufacturing the same | |
| JP2002252297A (ja) | 多層回路基板を用いた電子回路装置 | |
| WO2003047325A1 (fr) | Bloc-circuit haute frequence, procede permettant de le produire, dispositif modulaire haute frequence et procede permettant de le produire | |
| WO2003056654A1 (fr) | Circuit de filtrage et son procede de production | |
| KR100620812B1 (ko) | 웨이퍼 레벨 재배선으로 형성된 터미네이션 회로선을 갖는반도체 소자 | |
| US6593649B1 (en) | Methods of IC rerouting option for multiple package system applications | |
| JP3443408B2 (ja) | 配線基板及びそれを用いた半導体装置 | |
| KR100248135B1 (ko) | 집적회로용 다층 배선 구조물 및 그 제조방법 | |
| JP2002299496A (ja) | 半導体装置及びその製造方法 | |
| TWI678952B (zh) | 線路板結構及其製作方法 | |
| JP2004047575A (ja) | 多層配線半導体集積回路 | |
| US8486825B2 (en) | Methods of forming semiconductor device packages including a semiconductor device and a redistribution element, methods of forming redistribution elements and methods for packaging semiconductor devices | |
| JP2008135753A (ja) | マルチチップ電子回路モジュール及び製造方法 | |
| KR100818116B1 (ko) | 반도체 패키지 | |
| US20010006119A1 (en) | Circuit board-providing article, circuit board, semiconductor device and process for the production of the same | |
| TWI512922B (zh) | 封裝基板與封裝結構之製法 | |
| JP2004134450A (ja) | 半導体集積回路 | |
| JP3081786B2 (ja) | 高周波半導体装置 | |
| JP2003332517A (ja) | マイクロ波集積回路及びその製造方法並びに無線装置 | |
| CN112447533A (zh) | 玻璃基板结构及封装方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040610 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040610 |
|
| A621 | Written request for application examination |
Effective date: 20041026 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A977 | Report on retrieval |
Effective date: 20060927 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20061003 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061201 |
|
| A02 | Decision of refusal |
Effective date: 20080507 Free format text: JAPANESE INTERMEDIATE CODE: A02 |