JP2004004797A - 表示装置 - Google Patents

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Katsuya Anzai
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Abstract

【課題】有機ＥＬ表示装置において、開口率を低下させることなく、信号線や電源線を増設する。
【解決手段】画素部２００は、有機ＥＬ素子を含む発光部２０１、画素選択用ＴＦＴや駆動用ＴＦＴを含む回路部２０２から構成されている。そして、カソード層Ｃ１は、発光部２０１上に配置され、有機ＥＬ素子のカソードのみに用いられている。配線層Ｃ２はカソード層Ｃ１と同一の層（すなわち、同一の配線材料）から成り、カソード層Ｃ１から電気的に絶縁されるように分割されており、回路部２０２上に配置されている。カソード層Ｃ１と配線層Ｃ２の分割位置は、開口率低下に影響しないように回路部２０２の上部である。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は表示装置に関し、特にエレクトロルミネッセンス表示装置に関する。
【０００２】
【従来の技術】
近年、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ：以下、「ＥＬ」と称する。）素子を用いたＥＬ表示装置が、ＣＲＴやＬＣＤに代わる表示装置として注目されており、例えば、そのＥＬ素子を駆動させるスイッチング素子として薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」と称する。）を備えたＥＬ表示装置の研究開発も進められている。
【０００３】
図９に有機ＥＬ表示装置の画素部を示す平面図を示し、図１０（ａ）に図９中のＡ−Ａ線に沿った断面図を示し、図１０（ｂ）に図９中のＢ−Ｂ線に沿った断面図を示す。
【０００４】
図９及び図１０に示すように、ゲート信号線５１とドレイン信号線５２とに囲まれた領域に画素部１１５が形成されており、マトリクス状に配置されている。
【０００５】
この画素部１１５には、自発光素子である有機ＥＬ素子６０と、この有機ＥＬ素子６０に電流を供給するタイミングを制御するスイッチング用ＴＦＴ３０と、有機ＥＬ素子６０に電流を供給する駆動用ＴＦＴ４０と、保持容量とが配置されている。なお、有機ＥＬ素子６０は、アノード（陽極）層６１と発光材料からなる発光素子層と、カソード（陰極）層６５とから成っている。
【０００６】
即ち、両信号線５１，５２の交点付近には、スイッチング用ＴＦＴである第１のＴＦＴ３０が備えられており、そのＴＦＴ３０のソース３３ｓは保持容量電極線５４との間で容量をなす容量電極５５を兼ねるとともに、ＥＬ素子駆動用ＴＦＴである第２のＴＦＴ４０のゲート４１に接続されており、第２のＴＦＴのソース４３ｓは有機ＥＬ素子６０のアノード層６１に接続され、他方のドレイン４３ｄは有機ＥＬ素子６０に供給される電流源である駆動電源線５３に接続されている。
【０００７】
また、ゲート信号線５１と並行に保持容量電極線５４が配置されている。この保持容量電極線５４はクロム等から成っており、ゲート絶縁膜１２を介してＴＦＴのソース３３ｓと接続された容量電極５５との間で電荷を蓄積して容量を成している。この保持容量５６は、第２のＴＦＴ４０のゲート電極４１に印加される電圧を保持するために設けられている。
【０００８】
図１０に示すように、有機ＥＬ表示装置は、ガラスや合成樹脂などから成る基板又は導電性を有する基板あるいは半導体基板等の基板１０上に、ＴＦＴ及び有機ＥＬ素子を順に積層形成して成る。ただし、基板１０として導電性を有する基板及び半導体基板を用いる場合には、これらの基板１０上にＳｉＯ２やＳｉＮなどの絶縁膜を形成した上に第１、第２のＴＦＴ及び有機ＥＬ素子を形成する。いずれのＴＦＴともに、ゲート電極がゲート絶縁膜を介して能動層の上方にあるいわゆるトップゲート構造である。
【０００９】
まず、スイッチング用ＴＦＴである第１のＴＦＴ３０について説明する。
【００１０】
図１０（ａ）に示すように、石英ガラス、無アルカリガラス等からなる絶縁性基板１０上に、非晶質シリコン膜（以下、「ａ−Ｓｉ膜」と称する。）をＣＶＤ法等にて成膜し、そのａ−Ｓｉ膜にレーザ光を照射して溶融再結晶化させて多結晶シリコン膜（以下、「ｐ−Ｓｉ膜」と称する。）とし、これを能動層３３とする。その上に、ＳｉＯ２膜、ＳｉＮ膜の単層あるいは積層体をゲート絶縁膜１２として形成する。更にその上に、Ｃｒ、Ｍｏなどの高融点金属からなるゲート電極３１を兼ねたゲート信号線５１及びＡｌから成るドレイン信号線５２を備えており、有機ＥＬ素子の駆動電源でありＡｌから成る駆動電源線５３が配置されている。
【００１１】
そして、ゲート絶縁膜１２及び能動層３３上の全面には、ＳｉＯ２膜、ＳｉＮ膜及びＳｉＯ２膜の順に積層された層間絶縁膜１５が形成されており、ドレイン３３ｄに対応して設けたコンタクトホールにＡｌ等の金属を充填したドレイン電極３６が設けられ、更に全面に有機樹脂から成り表面を平坦にする平坦化絶縁膜１７が形成されている。
【００１２】
次に、有機ＥＬ素子の駆動用ＴＦＴである第２のＴＦＴ４０について説明する。図１０（ｂ）に示すように、石英ガラス、無アルカリガラス等からなる絶縁性基板１０上に、ａ−Ｓｉ膜にレーザ光を照射して多結晶化してなる能動層４３、ゲート絶縁膜１２、及びＣｒ、Ｍｏなどの高融点金属からなるゲート電極４１が順に形成されており、その能動層４３には、チャネル４３ｃと、このチャネル４３ｃの両側にソース４３ｓ及びドレイン４３ｄが設けられている。そして、ゲート絶縁膜１２及び能動層４３上の全面に、ＳｉＯ２膜、ＳｉＮ膜及びＳｉＯ２膜の順に積層された層間絶縁膜１５を形成し、ドレイン４３ｄに対応して設けたコンタクトホールにＡｌ等の金属を充填して駆動電源に接続された駆動電源線５３が配置されている。更に全面に例えば有機樹脂から成り表面を平坦にする平坦化絶縁膜１７を備えている。そして、その平坦化絶縁膜１７のソース４３ｓに対応した位置にコンタクトホールを形成し、このコンタクトホールを介してソース４３ｓとコンタクトしたＩＴＯから成る透明電極、即ち有機ＥＬ素子のアノード層６１を平坦化絶縁膜１７上に設けている。このアノード層６１は各画素部ごとに島状に分離形成されている。
【００１３】
有機ＥＬ素子６０は、一般的な構造であり、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）等
の透明電極から成るアノード層６１、ＭＴＤＡＴＡ
（４，４−ｂｉｓ（３−ｍｅｔｈｙｌｐｈｅｎｙｌｐｈｅｎｙｌａｍｉｎｏ）ｂｉｐｈｅｎｙｌ）から成る第１ホール輸送層、ＴＰＤ（４，４，４−ｔｒｉｓ（３−ｍｅｔｈｙｌｐｈｅｎｙｌｐｈｅｎｙｌａｍｉｎｏ）ｔｒｉｐｈｅｎｙｌａｎｉｎｅ）からなる第２ホール輸送層から成るホール輸送層６２、キナクリドン（Ｑｕｉｎａｃｒｉｄｏｎｅ）誘導体を含むＢｅｂｑ２（１０−ベンゾ〔ｈ〕キノリノール−ベリリウム錯体）から成る発光層６３、及びＢｅｂｑ２から成る電子輸送層６４、マグネシウム・インジウム合金もしくはアルミニウム、もしくはアルミニウム合金から成るカソード層６５が、この順番で積層形成された構造である。
【００１４】
有機ＥＬ素子６０は、アノード層６１から注入されたホールと、カソード層６５から注入された電子とが発光層の内部で再結合し、発光層を形成する有機分子を励起して励起子が生じる。この励起子が放射失活する過程で発光層から光が放たれ、この光が透明なアノード層６１から透明絶縁基板を介して外部へ放出されて発光する。なお、上述した技術は、例えば特開平１１−２８３１８２号公報に記載されている。
【００１５】
上述した有機ＥＬ表示装置においては、カソード層６５は画素部１１５の全体を覆うように配置されていた。図１１は、有機ＥＬ素子装置のレイアウトを示す図である。画素部２００は、有機ＥＬ素子を含む発光部２０１、ＴＦＴを含む回路部２０２から構成されている。そして、有機ＥＬ素子のカソード層Ｃ１は、画素部２００の全体に配置されている。
【００１６】
【発明が解決しようとする課題】
上述したように従来の有機ＥＬ表示装置では、カソード層に用いられていたアルミニウム等の配線材料は、カソード層としてのみ用いられており、他の配線には使用されていなかった。
【００１７】
このため、画素部に新しく信号線や電源線を配線しようとすると、開口率が低下し、有機ＥＬ表示装置の輝度の低下を招いていた。また、周辺駆動回路部において新たな信号線や電源線を配線しようとすると、占有面積が増加するという問題があった。
【００１８】
【課題を解決するための手段】
そこで、本発明は、カソード層をパターン的に分割して他の配線層に用いることにより、有機ＥＬ表示装置の輝度低下や周辺駆動回路部の占有面積の低下を招くことなく、信号線や電源線を増設することを可能とするものである。
【００１９】
すなわち、本発明の特徴構成は、複数の画素部を有し、各画素部は、アノード層とのカソード層との間に発光層を有するエレクトロルミネッセンス素子を含む発光部と、前記エレクトロルミネッセンス素子を駆動する駆動トランジスタを含む回路部とを備えた表示装置であって、前記カソード層と同一の層で形成され、かつ前記カソード層から電気的に絶縁され、前記カソード層以外の配線に用いられる配線層を有するものである。
【００２０】
また、本発明の他の特徴構成は、複数の画素部と前記複数の画素部を駆動する周辺駆動回路部とを有し、各画素部は、アノード層とカソード層との間に発光層を有するエレクトロルミネッセンス素子を含む発光部と、前記エレクトロルミネッセンス素子を駆動する駆動トランジスタを含む回路部とを備えた表示装置において、前記カソード層と同一の層で形成され、かつ前記カソード層から電気的に絶縁され、前記周辺駆動回路部の配線に用いられる配線層を有するものである。
【００２１】
【発明の実施の形態】
図１は本発明の実施形態に係る有機ＥＬ表示装置のレイアウト例を示す概略図である。図１（ａ）に示すように、画素部２００は、有機ＥＬ素子を含む発光部２０１、画素選択用ＴＦＴや駆動用ＴＦＴを含む回路部２０２から構成されている。実際の有機ＥＬ表示装置では、このような画素部２００がマトリクス状に複数個配置されて構成されている。
【００２２】
そして、カソード層Ｃ１は、発光部２０１上に配置され、有機ＥＬ素子のカソード層のみに用いられている。配線層Ｃ２はカソード層Ｃ１と同一の層（すなわち、同一の配線材料）から成り、カソード層Ｃ１から電気的に絶縁されるように分割され、回路部２０２上に隣接して配置されている。カソード層Ｃ１と配線層Ｃ２の分割位置は、開口率低下に影響しないようにするためには、回路部２０２の上部とすることが好ましい。
【００２３】
しかし、カソード層Ｃ１と配線層Ｃ２との配置関係は、図１（ａ）の構成に限定されない。例えば、図１（ｂ）に示すように、カソード層Ｃ１と配線層Ｃ２の分割位置は発光部２０１上でもあっても良い。また、図１（ｃ）に示すように、カソード層Ｃ１と配線層Ｃ２の分割位置は、発光部２０１と回路部２０２との境界でもあっても良い。すなわち、カソード層Ｃ１は、必ずしも、そのすべての部分が発光部２０１上にあることは必要ではない。同様に、配線層Ｃ２は、そのすべての部分が回路部２０２上にある必要はない。
【００２４】
配線層Ｃ２は、カソード層Ｃ１とは別の用途、例えば電源配線層や信号配線層として用いられる。
【００２５】
次に、有機ＥＬ素子装置の具体的なレイアウトについて、図面を参照しながら詳細に説明する。
【００２６】
図２の（ａ）、（ｂ）はそれぞれ有機ＥＬ表示装置の一画素部のレイアウト回路図である。この例では、カソード層Ｃ１から分割された配線層は、有機ＥＬ素子１２０に逆バイアスを印加するための電源配線層Ｃ３として用いられている。
【００２７】
図２（ａ）、（ｂ）において、画素選択用ＴＦＴ１１０、有機ＥＬ素子駆動用ＴＦＴ１００、及び有機ＥＬ素子１２０を含む、第ｎ行のゲート信号線５０と第ｍ列のドレイン信号線６０の交差点付近に形成された画素部を示している。実際には係る画素部が複数個マトリクス状に配置されている。
【００２８】
ゲート信号Ｇｎを供給するゲート信号線５０と、ドレイン信号、すなわち、ビデオ信号Ｄｍを供給するドレイン信号線６０とが互いに交差している。それらの両信号線の交差点付近には、有機ＥＬ素子１２０及びこの有機ＥＬ素子１２０を駆動する有機ＥＬ素子駆動用ＴＦＴ１００、この画素部を選択するための画素選択用ＴＦＴ１１０が配置されている。ＴＦＴ１００はＰチャネル型、ＴＦＴ１１０はＮチャネル型である。
【００２９】
有機ＥＬ素子駆動用のＴＦＴ１００のソース１００ｓには駆動電源１０５が接続され、この駆動電源１０５から正の駆動電圧ＰＶｄｄが供給されている。また、そのドレイン１００ｄは、有機ＥＬ素子１２０のアノード１２１に接続されている。
【００３０】
また、画素選択用のＴＦＴ１１０のゲートにはゲート信号線５０が接続されることにより、画素選択用のＴＦＴ１１０を介して画素に、ゲート信号Ｇｎが供給され、ドレイン１１０ｄにはドレイン信号線６０が接続されることにより、ビデオ信号Ｄｍが供給される。ＴＦＴ１１０のソース１１０ｓは、ＴＦＴ１００のゲートに接続されている。ここで、ゲート信号Ｇｎは不図示のゲートドライバ回路から出力される。ビデオ信号Ｄｍは不図示のドレインドライバ回路から出力される。
【００３１】
また、有機ＥＬ素子１２０は、アノード１２１、カソード１２２、このアノード１２１とカソード１２２の間に形成された、不図示の発光素子層から成る。カソード１２２は、カソード層Ｃ１と一体化され、不図示の負電源に接続されている。
【００３２】
また、ＴＦＴ１００のゲートには保持容量１３０が接続されている。すなわち保持容量１３０の一方の電極はゲートに接続され、他方の電極は、ＴＦＴ１３１に接続されている。保持容量１３０はビデオ信号Ｄｍに応じた電荷を保持することにより、１フィールド期間、画素部のビデオ信号Ｄｍを保持するために設けられている。
【００３３】
ＴＦＴ１３１は、有機ＥＬ素子１２０に逆バイアスを印加して、その輝度特性を復帰させるためのＴＦＴであり、有機ＥＬ素子１２０のアノード１２１と負電源配線層Ｃ３との間に接続されている。ＴＦＴ１３１のソース１３１ｓは、コンタクト１３２を介して、負電源配線層Ｃ３に接続されている。ＴＦＴ１３１のゲートは、スイッチング制御用の信号線１３３に接続されている。負電源配線層Ｃ３は、カソード層Ｃ１に隣接し、かつカソード層Ｃ１とは電気的に絶縁されている。
【００３４】
なお、図２（ａ）において、カソード層Ｃ１は有機ＥＬ素子１２０上に形成され、負電源配線層Ｃ３は、画素の回路部分を構成する素子、ＴＦＴ１００、ＴＦＴ１１０、ＴＦＴ１３１、保持容量１３０上に配置されている。一方、図２（ｂ）においては、カソード層Ｃ１は有機ＥＬ素子１２０、画素の回路部分を構成する素子、ＴＦＴ１００、ＴＦＴ１１０、ＴＦＴ１３１、保持容量１３０上に配置され、負電源配線層Ｃ３はそのカソード層Ｃ１に隣接して配置され、その下に回路部分を構成するＴＦＴ等の素子は形成されていない。
【００３５】
上述した構成の有機ＥＬ表示装置の動作を説明すると以下の通りである。ゲート信号Ｇｎが一水平期間、ハイレベルになると、ＴＦＴ１１０がオンする。すると、ドレイン信号線６０からビデオ信号ＤｍがＴＦＴ１１０を通して、ＴＦＴ１００のゲートに印加される。ゲートに供給されたビデオ信号Ｄｍに応じて、ＴＦＴ１００のコンダクタンスが変化し、それに応じた駆動電流が駆動電源１０５、ＴＦＴ１００、有機ＥＬ素子１２０、カソード層Ｃ１という経路で流れる。これにより、有機ＥＬ素子１２０が発光する。
【００３６】
また、有機ＥＬ素子１２０の輝度は経時変化により劣化するが、逆バイアス用のＴＦＴ１３１をオンさせることにより、負電源配線層Ｃ３から有機ＥＬ素子１２０に逆バイアスを印加することにより、輝度特性を復帰させている。有機ＥＬ素子１２０に逆バイアスを印加するために、負電源配線層Ｃ３の電位はカソード層Ｃ１よりも低電位である。有機ＥＬ素子１２０は一種のダイオードであり、カソード１２２の電位をアノード１２１より低い電位にすることで逆バイアス状態となる。
【００３７】
図３は、有機ＥＬ表示装置の一画素部の他のレイアウト回路図である。この例では、カソード層Ｃ１から分割された配線層は、放電用の電源配線層Ｃ４として用いられている。図において、有機ＥＬ素子１２０のアノード１２１と放電用の電源配線層Ｃ４との間には放電用のＴＦＴ１３４が設けられている。
【００３８】
ＴＦＴ１３４のソース１３４ｓは、コンタクト１３５を介して放電用の電源配線層Ｃ４に接続される。ＴＦＴ１３４ゲートにはスイッチング制御用の信号線１３７に接続されている。放電用の電源配線層Ｃ４は、カソード層Ｃ１に隣接し、かつカソード層Ｃ１とは電気的に絶縁されている。他の構成は、図２に示した有機ＥＬ表示装置の構成と同様である。
【００３９】
有機ＥＬ素子１２０にアノード１２１に電荷が残留していると、有機ＥＬ表示装置の残像となって現れてしまう。そこで、その電荷を放電させるために、放電用のＴＦＴ１３４、電源配線層Ｃ４を設けている。電源配線層Ｃ４の電位は、カソード層Ｃ１の電位と同電位でも異電位でもよい。
【００４０】
図４は、有機ＥＬ表示装置の一画素部の他のレイアウト回路図である。この例では、カソード層Ｃ１から分割された配線層は、リセット用の電源配線層Ｃ５として用いられている。図４において、画素選択用のＴＦＴ１１０と有機ＥＬ素子駆動用のＴＦＴ１００の間には、カップリング容量１３８が設けられ、このカップリング容量１３８を介してビデオ信号Ｄｍを有機ＥＬ素子駆動用のＴＦＴ１００のゲートに供給している。
【００４１】
そして、有機ＥＬ素子駆動用のＴＦＴ１００のゲートとリセット用の電源配線層Ｃ５との間にリセット用のＴＦＴ１３９が接続されている。ＴＦＴ１３９のソース１３９ｓはコンタクト１４２を介して、リセット用の電源配線層Ｃ５に接続される。
【００４２】
リセット用ＴＦＴ１３９のゲートにはスイッチング制御用の信号線１４３が接続されている。リセット用の電源配線層Ｃ５は、カソード層Ｃ１に隣接し、かつカソード層Ｃ１とは電気的に絶縁されている。
【００４３】
リセット用のＴＦＴ１３９、電源配線層Ｃ５を設けている理由は以下の通りである。有機ＥＬ駆動用ＴＦＴ１００のしきい値Ｖｔ及び有機ＥＬ素子１２０のしきい値ＶＦｔには製造上のばらつきがあるため、同じビデオ信号Ｄｍを印加しても、有機ＥＬ駆動用ＴＦＴ１００に流れる電流にはばらつきが生じてしまう。
【００４４】
そこで、ビデオ信号Ｄｍを印加する前のタイミングで、有機ＥＬ駆動用ＴＦＴ１２０のゲート電位を、（Ｖｔ＋ＶＦｔ）にリセットすることにより、同一のビデオ信号Ｄｍに対して常に同じ電流が流れるようにしている。（Ｖｔ＋ＶＦｔ）の値は、あらかじめ、モニタリングすることにより知られているものとする。したがって、電源配線層Ｃ５の電位はＶｔ＋ＶＦｔに設定される。
【００４５】
図５は、有機ＥＬ表示装置の複数の画素部を示す他のレイアウト図である。また、図６は、図５における各画素部２００の等価回路図である。なお、図５、図６において、図１、図２と同一の構成部分については同一符号を付している。
【００４６】
この例では、有機ＥＬ素子１２０のカソード層２０４から分割された配線層は、有機ＥＬ素子１２０に正の駆動電圧ＰＶｄｄを供給するＰＶｄｄ線２０３として用いられている。すなわち、ＰＶｄｄ線２０３は、カソード層２０４の材料（例えばアルミニウム）を兼用して配線されている。
【００４７】
図５に示すように、画素部２００はマトリクス状に配置されて、表示領域を構成している。そして、カソード層２０４は列方向に配置された複数の画素部２００の発光部２０１上に延在しており、図において左端部で連結され、全体としては、くし型形状を呈している。なお、発光部２０１は、有機ＥＬ素子１２０の形成されている部分である。
【００４８】
また、ＰＶｄｄ線２０３は、列方向に配置された複数の画素部２００の回路部２０２上に延在しており、図において右端部で連結され、全体としては同様に、くし型形状を呈している。なお、回路部２０２は有機ＥＬ駆動用ＴＦＴ１００、画素選択用ＴＦＴ１１０、保持容量１３０の形成されている部分である。そして上記のくし型形状のカソード層２０４とＰＶｄｄ線２０３とは、上記表示領域上で互いに噛み合うように隣接して配置されている。
【００４９】
かかる構成によれば、画素部２００の開口率を低下させることなく、有機ＥＬ素子１２０に電源を供給するためのＰＶｄｄ線２０３を高密度に配線することが可能である。
【００５０】
また、図７に示すように、有機ＥＬ表示装置３００において、複数の画素部から成る表示領域３０１の周辺には、各画素部にデータ信号Ｄｍを供給するドレインドライバ回路３０２や、各画素部にゲート信号Ｇｎを供給するゲートドライバ回路３０３が配置されている。これらの周辺駆動回路部の信号線や電源線についても、図１のカソード層Ｃ１と同一の層で形成することができる。例えば、ドレインドライバ回路３０２及びゲートドライバ回路３０３に電源を供給するための電源線３０４、３０５に適用できる。また、ドレインドライバ回路３０２にドレイン駆動信号を供給するためのドレイン駆動信号線３０６、ゲートドライバ回路３０３にゲート駆動信号を供給するためのゲート駆動信号線３０７等に適用できる。
【００５１】
これにより、図７に示すように、ドレインドライバ回路３０２やゲートドライバ回路３０３上に重畳させてこれらの配線を設けることができるので、周辺駆動回路部の占有面積を増加させることなく、信号線や電源線を増設することが可能になる。
【００５２】
図８は、画素部と周辺駆動回路部の部分断面図である。画素部においては、有機ＥＬ素子及び駆動用ＴＦＴを示し、周辺駆動回路部においては配線を示している。画素部において、石英ガラス、無アルカリガラス等から成る石英ガラス、無アルカリガラス等からなる絶縁性基板２１０上に、ａ−Ｓｉ膜にレーザ光を照射して多結晶化してなる能動層２１１、ゲート絶縁膜２１２、及びＣｒ、Ｍｏなどの高融点金属からなるゲート電極２１３が順に形成されており、その能動層２１１には、チャネルと、このチャネルの両側にソース２１１ｓ及びドレイン２１１ｄが設けられている。
【００５３】
そして、ゲート絶縁膜２１２及び能動層２１１上の全面に、ＳｉＯ２膜、ＳｉＮ、膜及びＳｉＯ２膜の順に積層された層間絶縁膜２１４が形成されている。また、ドレイン２１１ｄに対応して設けたコンタクトホールにＡｌ等の金属を充填して駆動電源ＰＶｄｄに接続された駆動用の電源線２１５（ドレイン電極）が配置されている。更に全面に例えば有機樹脂から成り表面を平坦にする第１平坦化絶縁膜２１６を備えている。そして、その第１平坦化絶縁膜２１６のソース２１１ｓに対応した位置にコンタクトホールを形成し、このコンタクトホールを介してソース電極２１７とコンタクトしたＩＴＯから成る透明電極、即ち有機ＥＬ素子のアノード層２１８を第１平坦化絶縁膜２１６上に設けている。このアノード層２１８は各画素部ごとに島状に分離形成されている。
【００５４】
さらに第２平坦化絶縁膜２１９が形成され、アノード層２１８上については、第２平坦化絶縁膜２１９が除去されている。有機ＥＬ素子はアノード層２１８、ホール輸送層２２０、発光層２２１、電子輸送層２２２、カソード層２２３が、この順番で積層形成されている。
【００５５】
一方、周辺駆動回路部において、層間絶縁膜２１４上に第１配線層２３０が形成されている。この第１配線層２３０は、画素部の電源線２１５、ソース電極２１７と同一層である。第１配線層２３０の下層には、層間絶縁膜２１４、ゲート絶縁膜２１２が存在しているが、これらの膜は配線領域には必要ではなく、これらの膜は除去されてもよい。
【００５６】
また、第２平坦化膜２１９上に第２配線層２３１が形成されている。この第２配線層２３１は、画素部のカソード層２２３と同一層である。第２配線層２３１は、上述したように、ドレインドライバ回路３０２及びゲートドライバ回路３０３に電源を供給するための電源線３０４、３０５や、ドレインドライバ回路３０２にドレイン駆動信号を供給するためのドレイン駆動信号線３０６、ゲートドライバ回路３０３にゲート駆動信号を供給するためのゲート駆動信号線３０７等に利用することができる。
【００５７】
第２配線層２３１は、その下層に第１平坦化絶縁膜２１６及び第２平坦化絶縁膜２１９があるので、その寄生容量は、下層の第１配線層２３０の有する寄生容量に比して小さい。そのため、高速化や低消費電力化を図ることことができる。
【００５８】
【発明の効果】
本発明の表示装置によれば、画素部のカソード層を分割して配線材料として、信号線や電源線に用いることにより、開口率を低下させることなく、信号線や電源線を増設すること可能になる。
【００５９】
また、周辺駆動回路部についても、カソード層を分割して配線材料として、信号線や電源線に用いることにより、その占有面積を増やすことなく、信号線や電源線を増設することが可能になる。また、そのような信号線や電源線における寄生容量を小さくすることがきるので、高速化や低消費電力化を図ることが可能になる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る有機ＥＬ素子装置の一画素部のレイアウトを示す概略図である。
【図２】本発明の実施形態に係る有機ＥＬ表示装置の一画素部のレイアウト回路図である。
【図３】本発明の実施形態に係る有機ＥＬ表示装置の一画素部の他のレイアウト回路図である。
【図４】本発明の実施形態に係る有機ＥＬ表示装置の一画素部の他のレイアウト回路図である。
【図５】本発明の実施形態に係る有機ＥＬ表示装置の他のレイアウト図である。
【図６】本発明の実施形態に係る有機ＥＬ表示装置の画素部に等価回路図である。
【図７】本発明の実施形態に係る有機ＥＬ表示装置の全体レイアウト図である。
【図８】本発明の実施形態に係る有機ＥＬ表示装置の画素部と周辺駆動回路部の部分断面図である。
【図９】有機ＥＬ表示装置の画素部を示す平面図である。
【図１０】有機ＥＬ表示装置の画素部を示す断面図である。
【図１１】従来の有機ＥＬ素子装置の一画素部のレイアウトを示す図である。
【符号の説明】
５０　ゲート信号線　　　　６０　ドレイン信号線　　　　１０５　駆動電源
１００　有機ＥＬ素子駆動用ＴＦＴ　　　　１１０　画素選択用ＴＦＴ
１２０　有機ＥＬ素子　　　　　　　　　　１３０　保持容量
１３１　逆バイアス用ＴＦＴ　　　　　　　１３４　放電用のＴＦＴ
１３９　リセット用のＴＦＴ　　　　　　　２００　画素部
２０１　発光部　　　　　　　　　　　　　２０２　回路部
Ｃ１　カソード層　　　　Ｃ２　配線層　　　Ｃ３　逆バイアス用の電源配線層
Ｃ４　放電用の電源配線層　　　　　　　　　Ｃ５　リセット用の電源配線層

Claims (6)

  1. 複数の画素部を有し、各画素部は、アノード層とカソード層との間に発光層を有するエレクトロルミネッセンス素子を含む発光部と、前記エレクトロルミネッセンス素子を駆動する駆動トランジスタを含む回路部とを備えた表示装置であって、
    前記カソード層と同一の層で形成され、かつ前記カソード層から電気的に絶縁され、前記カソード層以外の配線に用いられる配線層を有することを特徴とする表示装置。
  2. 前記カソード層を前記発光部上に配置し、前記配線層を前記カソード層に隣接して配置したことを特徴とする請求項１記載の表示装置。
  3. 前記配線層を電源配線層または信号配線層に用いたことを特徴とする請求項１記載の表示装置。
  4. 前記配線層を前記エレクトロルミネッセンス素子に駆動電圧を供給する配線に用いたことを特徴とする請求項１記載の表示装置。
  5. 複数の画素部と、前記複数の画素部を駆動する周辺駆動回路部とを有し、各画素部は、アノード層とカソード層との間に発光層を有するエレクトロルミネッセンス素子を含む発光部と、前記エレクトロルミネッセンス素子を駆動する駆動トランジスタを含む回路部とを備えた表示装置であって、
    前記カソード層と同一の層で形成され、かつ前記カソード層から電気的に絶縁され、前記周辺駆動回路部の配線に用いられる配線層を有することを特徴とする表示装置。
  6. 前記配線層を前記周辺駆動回路部の電源配線層または信号配線層に用いたことを特徴とする請求項５記載の表示装置。
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