JP2003535481A - 後面にドナーをドープしたヘテロ構造 - Google Patents

後面にドナーをドープしたヘテロ構造

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Abstract

(57)【要約】 本発明は、バッファ層または基板と、バッファまたは基板上に設けられたチャネルと、チャネル上に設けられたキャップ層とを備え、チャネルは圧電分極物質からなり、バッファまたは基板とチャネルとの間の境界面付近の領域、またはチャネルとキャップ層との間の境界面付近の領域は、それぞれの境界面に発生する圧電電荷が補償されるようにドープされるヘテロ構造に関する。

Description

【発明の詳細な説明】
【０００１】 この発明は、たとえばパワーエレクトロニクスおよび高温エレクトロニクスに
おいて、電界効果トランジスタなどに利用可能なヘテロ構造に関する。これには
、とくに、Ｉｎ（Ｇａ）Ｎチャネル、（Ａｌ）ＧａＮキャップ層、およびＧａＮ
バッファ層を有するヘテロ構造が用いられる。ＧａＮ、およびその化合物である
ＡｌＧａＮ、ＩｎＧａＮなどの物質特性のため、これらのヘテロ構造は、パワー
エレクトロニクスおよび高温エレクトロニクスへの応用を目的として、集中的に
研究されてきた。
【０００２】 Ｉｎ（Ｇａ）Ｎチャネル、（Ａｌ）ＧａＮキャップ層、およびＧａＮバッファ
層またはＧａＮ基板を有するヘテロ構造において、ＩｎＧａＮチャネルには、格
子定数の差異のために歪みがかかっている。ＧａＮ／ＩｎＧａＮ／ＧａＮ系では
、この歪みにより圧電電解が生じ、境界面に分極された電荷（圧電電荷）を生成
する。ＧａＮ／ＩｎＧａＮ／ＧａＮへテロ構造は、ＩｎＧａＮ／ＧａＮの転移部
（境界面）に正の境界面電荷を、ＧａＮ／ＩｎＧａＮ転移部（境界面）に負の境
界面電荷を、同時に有する。インジウムの含有率が１００％の場合、生成された
境界面電荷は、電荷担体密度で１．３×１０１４ｃｍ−２に達する。この構造の
利点は、圧電電界により生成された電荷がチャネルに存在することにある。Ｇａ
Ｎの物質特性により、さらに自発分極電荷が表面およびバッファの後面に形成さ
れるが、これらはトランジスタの特性に対して２次的な影響しか及ぼさない。
【０００３】 図１の部分図である図１Ａは、バッファ１、チャネル２、キャップ層３、１層
／２層間の境界面５、および２層／３層間の境界面６を含むヘテロ構造を示す。
さらに、圧電電荷が示されており、生成された正電荷は境界面５に位置し、生成
された負電荷は境界面６に位置しているのが分かる。圧電電荷は、外部から印加
された電場Ｅの影響を受けて、矢印ＡおよびＢに沿って反対方向に移動する。
【０００４】 文献によれば、ＡｌＧａＮ／ＧａＮ系の電界効果トランジスタとして、変調ド
ープ（ＭＯＤＦＥＴ）、チャネルドープ、およびアンドープ（ピエゾＦＥＴ）の
電解効果トランジスタがある。ＡｌＧａＮ／ＧａＮ系においても、応力により、
境界面に分極電荷を生じさせる圧電電界が発生する。ＧａＮ／ＩｎＧａＮ／Ｇａ
Ｎ系とは対照的に、両境界面電荷はチャネルに存在するのではなく、負電荷は２
ＤＥＧ（２次元電子ガス）としてＡｌＧａＮ／ＧａＮ境界面に存在し、正電荷は
ＡｌＧａＮ表面に存在する。
【０００５】 このような構造の欠点は、ＡｌＧａＮ／ＧａＮ境界面において束縛された境界
面電荷が、分極電場によって生じた反対の極性を有する表面電荷と相互作用する
ことである。ＧａＮベースのトランジスタのＤＣ動作において、表面電荷は出力
特性にほとんど影響を及ぼさない。ＲＦ動作においては、表面の電荷は、その相
互作用により、チャネルの電子に追随しなければならない。表面電荷よりもチャ
ネルの電荷の方が速く移動すると仮定すると、ＲＦ動作における特性周波数にお
いて、表面電荷はもはやチャネルの電荷に追随できない。このとき、反対の極性
を有する準静止電荷は、中性条件が破れ、チャネルの自由電子をトラップする結
果、出力電流が減少し、最大ＲＦ出力はＤＣ出力に比べて低くなる。
【０００６】 ＡｌＧａＮ／ＧａＮ系に比べ、ＧａＮ／ＩｎＧａＮ／ＧａＮ系では、試料表面
に圧電分極による境界面電荷が生じない。圧電分極電荷と表面電荷との相互作用
が回避される。これにより、ＡｌＧａＮ／ＧａＮ系のトランジスタにおいて観察
される、高周波の入力に対する電流補償の効果、およびその結果生じる出力の減
少は軽減される。
【０００７】 ＧａＮ／ＩｎＧａＮ／ＧａＮにおいて、ＩｎＧａＮ／ＧａＮ境界面の後面の正
の境界面電荷およびＧａＮ／ＩｎＧａＮ境界面の前面に誘起された負の境界面電
荷は、電流の輸送に寄与する。ＧａＮまたはＡｌＧａＮに比べ、ＩｎＧａＮにお
ける電子移動度はかなり高く、理論計算によれば４５００ｃｍ２／Ｖｓｅｃであ
る。しかし、ＩｎＧａＮにおける正孔の移動度は、電子の移動度に比べてかなり
小さい。正の境界面電荷と負の境界面電荷による正味の電流は、電荷の中性条件
により決定される。すなわち、より遅い正孔による電流が、構成要素のカットオ
フ周波数を決定する。さらに、チャネルはｐｎ転移によりブロックされる。
【０００８】 本発明の目的は、圧電分極物質のチャネルを有するヘテロ構造における上述の
欠点を回避することにある。
【０００９】 この目的は、請求項１に記載のヘテロ構造、請求項２４に記載の電界効果トラ
ンジスタ、および請求項２８に記載の使用方法により実現される。ヘテロ構造ま
たは電界効果トランジスタのさらなる有利な構成は、それぞれ従属項により示さ
れる。
【００１０】 本発明によれば、たとえば、チャネル、バッファ、または基板における少量の
ｎ−ドープにより、バッファとチャネルの間の境界面における正の分極電荷が補
償され、電子のみのチャネルとなる。これは、図１Ｂおよび図１Ｃに示される。
図１Ｂには、静止ドナー１２をドープすることにより、チャネルに移動可能な電
子１３がもたらされるが、それは圧電電荷１０と再結合し、チャネルにおける移
動可能な電荷担体として電子１１のみが残る様子が示される。
【００１１】 図１Ｂは、ＩｎＧａＮにドナーをドープしたＧａＮ／ＩｎＧａＮ／ＧａＮの逆
ＨＥＭＴ構造における電荷の分布を示す。図１Ｃは、さらなる可能性として、Ｇ
ａＮバッファにドナーをドープしたＧａＮ／ＩｎＧａＮ／ＧａＮの逆ＨＥＭＴ構
造における電荷の分布を示す。図１Ｂの例と同様に、チャネル内の正の圧電電荷
１０が、バッファ１のドープ領域であるドナー層４から変調ドープされた電子に
より補償される様子が明確に分かる。電荷１０および１３の再結合の後、チャネ
ルの電子の電荷に対する正の逆電荷として、バッファ１のドープされたドナー層
４の静止ドナー電荷１２のみが残る。図２Ａおよび図２Ｂは、シミュレーション
により得られた、２０ｎｍ ＧａＮ／２０ｎｍ ＩｎＧａＮ／ＧａＮバッファ系に
おけるバンドと電荷担体分布を示す。このシミュレーションでは、全ての層はア
ンドープであり、インジウムの含有率は２０％である。それに対して、図３Ａお
よび図３Ｂは、シミュレーションにより得られた、ＩｎＧａＮチャネルに図１Ｂ
に示したようなＮ−補償電荷を添加したＧａＮ／ＩｎＧａＮ／ＧａＮ系における
バンドと電荷担体分布を示す。このシミュレーションでは、ＩｎＧａＮチャネル
に厚さ１０ｎｍのＮ−補償ドープ（１．５×１０１９ｃｍ−３）を仮定している
。
【００１２】 図４Ａおよび図４Ｂは、図１Ｃに示した系、すなわち、チャネルの下にあるＧ
ａＮバッファにドナー層として厚さ１０ｎｍのＮ−補償ドープ（１×１０１９ｃ
ｍ−３）をした場合に対応するシミュレーションを示す。図３および図４のいず
れの場合においても、ドープ量は正孔チャネルが補償されるように正確に選択さ
れている。
【００１３】 図３Ｂおよび図４Ｂを図２Ｂと対比すると、バッファとチャネルの間の境界面
における正の圧電電荷が完全に補償され、その結果、正孔の伝導はもはやチャネ
ルに存在しないことが分かる。
【００１４】 図５は、本発明による後面にドナーをドープした逆ＧａＮ／ＩｎＧａＮ／Ｇａ
Ｎ電界効果トランジスタの層構造を示す。ここでは、バッファ１とチャネル２の
間の境界面に存在する厚さ１０ｎｍのＩｎＧａＮ層に静止ドナー（２×１０１８ ｃｍ−３）としてケイ素が導入される。電界効果トランジスタは、サファイアの
基板上に形成され、さらに、コンタクト電極７、８およびゲート電極９が設けら
れる。
【００１５】 チャネル２の１０ｎｍ厚のアンドープＩｎＧａＮ層と、厚さ１０ｎｍのドープ
されたＩｎＧａＮ：Ｓｉ層４、２のインジウム含有率は約７％である。厚さ３μ
ｍのバッファ１および厚さ２０ｎｍのキャップ層３は、それぞれドープされてい
ない。
【００１６】 図６は、このＦＥＴの出力特性を示す。このＦＥＴは、２０ｎｍのアンドープ
ＧａＮのキャップ層、１０ｎｍのアンドープＩｎＧａＮのチャネル、１０ｎｍの
ドープ（２×１０１８ｃｍ−３）されたインジウム含有率７％のＩｎＧａＮの補
償層、厚さ３μｍのアンドープＧａＮのバッファ層を備える。ゲート長は０．５
μｍに選択されている。これにより、最大飽和電流２５０ｍＡ／ｍｍが達成され
る。
【００１７】 このＦＥＴのピンチ条件における破壊電圧は１２０Ｖである。このとき出力電
力は２．５Ｗ／ｍｍとなる。１６ｄＢｍの入力電力で５０オームの導線を用いた
１０ｋＨｚまでのＲＦ動作においては、電流の損失は観察されない。これは図７
に示される。図７は、図５に示したＦＥＴにおける、最大ＤＣ出力電流に対して
正規化された最大ＲＦ出力電流の周波数依存性を示す。
【００１８】 図８は、同様に実現された、後面にドナーをドープされたＩｎＧａＮベースの
逆ＨＥＭＴの層構造を示す。
【００１９】 １×１０１９ｃｍ−３のドナーが、ＩｎＧａＮチャネル２の下の１０ｎｍ厚の
ＧａＮ層４にドープされる。チャネル２をドープ残渣から分離するために、厚さ
５ｎｍのアンドープＩｎＧａＮのスペーサー層２１が設けられる。厚さ２０ｎｍ
のアンドープＩｎＧａＮ層２のインジウム含有率は１０％である。厚さ３μｍの
ＧａＮバッファ１および厚さ２０ｎｍのＧａＮキャップ層３はアンドープである
。図９および図１０は、この構造の出力特性を示す。ゲート長が０．５μｍ（図
９）とゲート長が０．２５μｍ（図１０）のトランジスタにより、それぞれ６０
０ｎＡ／ｍｍおよび９００ｍＡ／ｍｍの最大飽和電流が達成される。
【００２０】 図１Ｂおよび図１Ｃに本質的に対応する上記の例により、ＩｎＧａＮベースの
逆ＨＥＭＴ構造において、自由な正孔を補償するドナードーピングにより自由な
電子のチャネルが生じることが示された。しかしながら、自由な電子を補償する
アクセプターをドープすることにより自由な正孔のチャネルを生成することも可
能である。これにより、相補型論理回路（ＣＭＯＳ回路に相似する）を構成する
ことができる。図１１は、ＩｎＧａＮベースのｎ−チャネルおよびｐ−チャネル
のＨＦＥＴの構成を示す。同様の層には同じ参照符号を用い、ｐ−チャネル系に
おいて対応する参照符号は、アポストロフィを付した参照符号として示される（
たとえば、キャップ層には３の代わりに３’を付す）。ｎ−チャネルトランジス
タの層構造は図８と同様である。ｐ−チャネルトランジスタは、厚さ３μｍのア
ンドープＧａＮバッファ１、厚さ２０ｎｍのインジウムを１０％含むアンドープ
ＩｎＧａＮ層のチャネル２’、誘起された電子チャネルを補償するためにアクセ
プター濃度２×１０１９ｃｍ−３のマグネシウムをドープした厚さ５ｎｍのＧａ
Ｎ層、および厚さ２０ｎｍのアンドープＧａＮのキャップ層３’からなる。ｎ−
型およびｐ−型トランジスタの双方には、チャネルとドープされた層との間に、
それぞれスペーサー層２１および２１’が設けられる。
【００２１】 ｎ−型トランジスタまたはｐ−型トランジスタのゲート領域の下部のポテンシ
ャルを補償するために、ゲート９、９’と半導体物質のキャップ層３、３’との
間に、ＳｉＯ２またはＳｉＮなどの絶縁層２２が設けられる。
【００２２】 図１２および図１３は、図１１の右側に示された、ｎ−補償されたｐ−チャネ
ルＩｎＧａＮベースのヘテロ構造のバンドおよび電荷担体分布をそれぞれ示す。
負の微小なソース電圧と正のゲート電圧を印加することによりｐ−チャネルトラ
ンジスタが実現される。これは図１４に示される。図１４は、ゲート長を０．５
μｍとしたときの、このｐ−チャネルＨＦＥＴのＤＴ出力特性線を示す。
【図面の簡単な説明】
【図１】 ヘテロ構造における電荷分布を説明するための図である。
【図２】 ２０ｎｍ ＧａＮ／２０ｎｍ ＩｎＧａＮ／ＧａＮバッファ系にお
けるバンドと電荷担体分布のシミュレーション結果を示す図である。
【図３】 ＩｎＧａＮチャネルに図１Ｂに示したようなＮ−補償電荷を添加
したＧａＮ／ＩｎＧａＮ／ＧａＮ系におけるバンドと電荷担体分布のシミュレー
ション結果を示す図である。
【図４】 図１Ｃに示したような、チャネルの下にあるＧａＮバッファにド
ナー層として厚さ１０ｎｍのＮ−補償ドープをした場合に対応するシミュレーシ
ョン結果を示す図である。
【図５】 後面にドナーをドープした逆ＧａＮ／ＩｎＧａＮ／ＧａＮ電界効
果トランジスタの層構造を示す図である。
【図６】 図５に示したＦＥＴの出力特性を示す図である。
【図７】 図５に示したＦＥＴの最大ＲＦ出力電流の周波数依存性を示す図
である。
【図８】 後面にドナーをドープされたＩｎＧａＮベースの逆ＨＥＭＴの層
構造を示す図である。
【図９】 図８に示した構造の出力特性を示す図である。
【図１０】 図８に示した構造の出力特性を示す図である。
【図１１】 ＩｎＧａＮベースのｎ−チャネルおよびｐ−チャネルのＨＦＥ
Ｔの構成を示す図である。
【図１２】 図１１の右側に示したｐ−チャネルＨＦＥＴのバンドを示す図
である。
【図１３】 図１１の右側に示したｐ−チャネルＨＦＥＴの電荷担体分布を
示す図である。
【図１４】 図１１の右側に示したｐ−チャネルＨＦＥＴのＤＴ出力特性線
を示す図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書 【提出日】平成１４年８月１６日（２００２．８．１６） 【手続補正１】 【補正対象書類名】明細書 【補正対象項目名】請求項１ 【補正方法】変更 【補正の内容】 【手続補正２】 【補正対象書類名】明細書 【補正対象項目名】発明の詳細な説明 【補正方法】変更 【補正の内容】 【発明の詳細な説明】 【０００１】 この発明は、たとえばパワーエレクトロニクスおよび高温エレクトロニクスに
おいて、電界効果トランジスタなどに利用可能なヘテロ構造に関する。これには
、とくに、Ｉｎ（Ｇａ）Ｎチャネル、（Ａｌ）ＧａＮキャップ層、およびＧａＮ
バッファ層を有するヘテロ構造が用いられる。ＧａＮ、およびその化合物である
ＡｌＧａＮ、ＩｎＧａＮなどの物質特性のため、これらのヘテロ構造は、パワー
エレクトロニクスおよび高温エレクトロニクスへの応用を目的として、集中的に
研究されてきた。 【０００２】 Ｉｎ（Ｇａ）Ｎチャネル、（Ａｌ）ＧａＮキャップ層、およびＧａＮバッファ
層またはＧａＮ基板を有するヘテロ構造において、ＩｎＧａＮチャネルには、格
子定数の差異のために歪みがかかっている。ＧａＮ／ＩｎＧａＮ／ＧａＮ系では
、この歪みにより圧電電解が生じ、境界面に分極された電荷（圧電電荷）を生成
する。ＧａＮ／ＩｎＧａＮ／ＧａＮへテロ構造は、ＩｎＧａＮ／ＧａＮの転移部
（境界面）に正の境界面電荷を、ＧａＮ／ＩｎＧａＮ転移部（境界面）に負の境
界面電荷を、同時に有する。インジウムの含有率が１００％の場合、生成された
境界面電荷は、電荷担体密度で１．３×１０１４ｃｍ−２に達する。この構造の
利点は、圧電電界により生成された電荷がチャネルに存在することにある。Ｇａ
Ｎの物質特性により、さらに自発分極電荷が表面およびバッファの後面に形成さ
れるが、これらはトランジスタの特性に対して２次的な影響しか及ぼさない。 【０００３】 ＧａＮ／ＩｎＧａＮヘテロ構造における圧電電界は、これらの構造が光放射半 導体チップ（光ダイオード）に応用される場合は、非常に重要な役割を果たす。 ＷＯ００／２１１４３においては、このようなヘテロ構造における活性層がシン グルまたはマルチの量子波構造を備える。量子フィルムにおける圧電電界はこの ような半導体チップの放射特性を損なわせるので、その影響を排除するために、 この電界はドーピングにより可能な限り排除される。 【０００４】 図１の部分図である図１Ａは、バッファ１、チャネル２、キャップ層３、１層
／２層間の境界面５、および２層／３層間の境界面６を含むヘテロ構造を示す。
さらに、圧電電荷が示されており、生成された正電荷は境界面５に位置し、生成
された負電荷は境界面６に位置しているのが分かる。圧電電荷は、外部から印加
された電場Ｅの影響を受けて、矢印ＡおよびＢに沿って反対方向に移動する。 【０００５】 文献によれば、ＡｌＧａＮ／ＧａＮ系の電界効果トランジスタとして、変調ド
ープ（ＭＯＤＦＥＴ）、チャネルドープ、およびアンドープ（ピエゾＦＥＴ）の
電解効果トランジスタがある。ＡｌＧａＮ／ＧａＮ系においても、応力により、
境界面に分極電荷を生じさせる圧電電界が発生する。ＧａＮ／ＩｎＧａＮ／Ｇａ
Ｎ系とは対照的に、両境界面電荷はチャネルに存在するのではなく、負電荷は２
ＤＥＧ（２次元電子ガス）としてＡｌＧａＮ／ＧａＮ境界面に存在し、正電荷は
ＡｌＧａＮ表面に存在する。 【０００６】 このような構造の欠点は、ＡｌＧａＮ／ＧａＮ境界面において束縛された境界
面電荷が、分極電場によって生じた反対の極性を有する表面電荷と相互作用する
ことである。ＧａＮベースのトランジスタのＤＣ動作において、表面電荷は出力
特性にほとんど影響を及ぼさない。ＲＦ動作においては、表面の電荷は、その相
互作用により、チャネルの電子に追随しなければならない。表面電荷よりもチャ
ネルの電荷の方が速く移動すると仮定すると、ＲＦ動作における特性周波数にお
いて、表面電荷はもはやチャネルの電荷に追随できない。このとき、反対の極性
を有する準静止電荷は、中性条件が破れ、チャネルの自由電子をトラップする結
果、出力電流が減少し、最大ＲＦ出力はＤＣ出力に比べて低くなる。 【０００７】 ＡｌＧａＮ／ＧａＮ系に比べ、ＧａＮ／ＩｎＧａＮ／ＧａＮ系では、試料表面
に圧電分極による境界面電荷が生じない。圧電分極電荷と表面電荷との相互作用
が回避される。これにより、ＡｌＧａＮ／ＧａＮ系のトランジスタにおいて観察
される、高周波の入力に対する電流補償の効果、およびその結果生じる出力の減
少は軽減される。 【０００８】 ＧａＮ／ＩｎＧａＮ／ＧａＮにおいて、ＩｎＧａＮ／ＧａＮ境界面の後面の正
の境界面電荷およびＧａＮ／ＩｎＧａＮ境界面の前面に誘起された負の境界面電
荷は、電流の輸送に寄与する。ＧａＮまたはＡｌＧａＮに比べ、ＩｎＧａＮにお
ける電子移動度はかなり高く、理論計算によれば４５００ｃｍ２／Ｖｓｅｃであ
る。しかし、ＩｎＧａＮにおける正孔の移動度は、電子の移動度に比べてかなり
小さい。正の境界面電荷と負の境界面電荷による正味の電流は、電荷の中性条件
により決定される。すなわち、より遅い正孔による電流が、構成要素のカットオ
フ周波数を決定する。さらに、チャネルはｐｎ転移によりブロックされる。 【０００９】 本発明の目的は、圧電分極物質のチャネルを有するヘテロ構造における上述の
欠点を回避することにある。 【００１０】 この目的は、請求項１に記載のヘテロ構造、請求項２４に記載の電界効果トラ
ンジスタ、および請求項２８に記載の使用方法により実現される。ヘテロ構造ま
たは電界効果トランジスタのさらなる有利な構成は、それぞれ従属項により示さ
れる。 【００１１】 本発明によれば、たとえば、チャネル、バッファ、または基板における少量の
ｎ−ドープにより、バッファとチャネルの間の境界面における正の分極電荷が補
償され、電子のみのチャネルとなる。これは、図１Ｂおよび図１Ｃに示される。
図１Ｂには、静止ドナー１２をドープすることにより、チャネルに移動可能な電
子１３がもたらされるが、それは圧電電荷１０と再結合し、チャネルにおける移
動可能な電荷担体として電子１１のみが残る様子が示される。 【００１２】 図１Ｂは、ＩｎＧａＮにドナーをドープしたＧａＮ／ＩｎＧａＮ／ＧａＮの逆
ＨＥＭＴ構造における電荷の分布を示す。図１Ｃは、さらなる可能性として、Ｇ
ａＮバッファにドナーをドープしたＧａＮ／ＩｎＧａＮ／ＧａＮの逆ＨＥＭＴ構
造における電荷の分布を示す。図１Ｂの例と同様に、チャネル内の正の圧電電荷
１０が、バッファ１のドープ領域であるドナー層４から変調ドープされた電子に
より補償される様子が明確に分かる。電荷１０および１３の再結合の後、チャネ
ルの電子の電荷に対する正の逆電荷として、バッファ１のドープされたドナー層
４の静止ドナー電荷１２のみが残る。図２Ａおよび図２Ｂは、シミュレーション
により得られた、２０ｎｍ ＧａＮ／２０ｎｍ ＩｎＧａＮ／ＧａＮバッファ系に
おけるバンドと電荷担体分布を示す。このシミュレーションでは、全ての層はア
ンドープであり、インジウムの含有率は２０％である。それに対して、図３Ａお
よび図３Ｂは、シミュレーションにより得られた、ＩｎＧａＮチャネルに図１Ｂ
に示したようなＮ−補償電荷を添加したＧａＮ／ＩｎＧａＮ／ＧａＮ系における
バンドと電荷担体分布を示す。このシミュレーションでは、ＩｎＧａＮチャネル
に厚さ１０ｎｍのＮ−補償ドープ（１．５×１０１９ｃｍ−３）を仮定している
。 【００１３】 図４Ａおよび図４Ｂは、図１Ｃに示した系、すなわち、チャネルの下にあるＧ
ａＮバッファにドナー層として厚さ１０ｎｍのＮ−補償ドープ（１×１０１９ｃ
ｍ−３）をした場合に対応するシミュレーションを示す。図３および図４のいず
れの場合においても、ドープ量は正孔チャネルが補償されるように正確に選択さ
れている。 【００１４】 図３Ｂおよび図４Ｂを図２Ｂと対比すると、バッファとチャネルの間の境界面
における正の圧電電荷が完全に補償され、その結果、正孔の伝導はもはやチャネ
ルに存在しないことが分かる。 【００１５】 図５は、本発明による後面にドナーをドープした逆ＧａＮ／ＩｎＧａＮ／Ｇａ
Ｎ電界効果トランジスタの層構造を示す。ここでは、バッファ１とチャネル２の
間の境界面に存在する厚さ１０ｎｍのＩｎＧａＮ層に静止ドナー（２×１０１８ ｃｍ−３）としてケイ素が導入される。電界効果トランジスタは、サファイアの
基板上に形成され、さらに、コンタクト電極７、８およびゲート電極９が設けら
れる。 【００１６】 チャネル２の１０ｎｍ厚のアンドープＩｎＧａＮ層と、厚さ１０ｎｍのドープ
されたＩｎＧａＮ：Ｓｉ層４、２のインジウム含有率は約７％である。厚さ３μ
ｍのバッファ１および厚さ２０ｎｍのキャップ層３は、それぞれドープされてい
ない。 【００１７】 図６は、このＦＥＴの出力特性を示す。このＦＥＴは、２０ｎｍのアンドープ
ＧａＮのキャップ層、１０ｎｍのアンドープＩｎＧａＮのチャネル、１０ｎｍの
ドープ（２×１０１８ｃｍ−３）されたインジウム含有率７％のＩｎＧａＮの補
償層、厚さ３μｍのアンドープＧａＮのバッファ層を備える。ゲート長は０．５
μｍに選択されている。これにより、最大飽和電流２５０ｍＡ／ｍｍが達成され
る。 【００１８】 このＦＥＴのピンチ条件における破壊電圧は１２０Ｖである。このとき出力電
力は２．５Ｗ／ｍｍとなる。１６ｄＢｍの入力電力で５０オームの導線を用いた
１０ｋＨｚまでのＲＦ動作においては、電流の損失は観察されない。これは図７
に示される。図７は、図５に示したＦＥＴにおける、最大ＤＣ出力電流に対して
正規化された最大ＲＦ出力電流の周波数依存性を示す。 【００１９】 図８は、同様に実現された、後面にドナーをドープされたＩｎＧａＮベースの
逆ＨＥＭＴの層構造を示す。 【００２０】 １×１０１９ｃｍ−３のドナーが、ＩｎＧａＮチャネル２の下の１０ｎｍ厚の
ＧａＮ層４にドープされる。チャネル２をドープ残渣から分離するために、厚さ
５ｎｍのアンドープＩｎＧａＮのスペーサー層２１が設けられる。厚さ２０ｎｍ
のアンドープＩｎＧａＮ層２のインジウム含有率は１０％である。厚さ３μｍの
ＧａＮバッファ１および厚さ２０ｎｍのＧａＮキャップ層３はアンドープである
。図９および図１０は、この構造の出力特性を示す。ゲート長が０．５μｍ（図
９）とゲート長が０．２５μｍ（図１０）のトランジスタにより、それぞれ６０
０ｎＡ／ｍｍおよび９００ｍＡ／ｍｍの最大飽和電流が達成される。 【００２１】 図１Ｂおよび図１Ｃに本質的に対応する上記の例により、ＩｎＧａＮベースの
逆ＨＥＭＴ構造において、自由な正孔を補償するドナードーピングにより自由な
電子のチャネルが生じることが示された。しかしながら、自由な電子を補償する
アクセプターをドープすることにより自由な正孔のチャネルを生成することも可
能である。これにより、相補型論理回路（ＣＭＯＳ回路に相似する）を構成する
ことができる。図１１は、ＩｎＧａＮベースのｎ−チャネルおよびｐ−チャネル
のＨＦＥＴの構成を示す。同様の層には同じ参照符号を用い、ｐ−チャネル系に
おいて対応する参照符号は、アポストロフィを付した参照符号として示される（
たとえば、キャップ層には３の代わりに３’を付す）。ｎ−チャネルトランジス
タの層構造は図８と同様である。ｐ−チャネルトランジスタは、厚さ３μｍのア
ンドープＧａＮバッファ１、厚さ２０ｎｍのインジウムを１０％含むアンドープ
ＩｎＧａＮ層のチャネル２’、誘起された電子チャネルを補償するためにアクセ
プター濃度２×１０１９ｃｍ−３のマグネシウムをドープした厚さ５ｎｍのＧａ
Ｎ層、および厚さ２０ｎｍのアンドープＧａＮのキャップ層３’からなる。ｎ−
型およびｐ−型トランジスタの双方には、チャネルとドープされた層との間に、
それぞれスペーサー層２１および２１’が設けられる。 【００２２】 ｎ−型トランジスタまたはｐ−型トランジスタのゲート領域の下部のポテンシ
ャルを補償するために、ゲート９、９’と半導体物質のキャップ層３、３’との
間に、ＳｉＯ２またはＳｉＮなどの絶縁層２２が設けられる。 【００２３】 図１２および図１３は、図１１の右側に示された、ｎ−補償されたｐ−チャネ
ルＩｎＧａＮベースのヘテロ構造のバンドおよび電荷担体分布をそれぞれ示す。
負の微小なソース電圧と正のゲート電圧を印加することによりｐ−チャネルトラ
ンジスタが実現される。これは図１４に示される。図１４は、ゲート長を０．５
μｍとしたときの、このｐ−チャネルＨＦＥＴのＤＴ出力特性線を示す。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＯ，ＣＲ，ＣＵ，ＣＺ，ＤＥ ，ＤＫ，ＤＭ，ＤＺ，ＥＣ，ＥＥ，ＥＳ，ＦＩ，ＧＢ， ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，Ｉ Ｎ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ， ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，Ｐ Ｌ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ， ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 マティアス ゼイボス ドイツ連邦共和国 89179 バイメルシュ テッテン， アーホルンヴェック ８ Ｆターム(参考） 5F102 FA00 GA03 GB01 GC01 GD01 GJ04 GJ10 GK04 GK08 GL04 GM04 GQ02 GQ09

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 バッファ層または基板と、前記バッファ層または基板上に設
    けられたチャネルと、前記チャネル上に設けられたキャップ層と、を備えるヘテ
    ロ構造であって、 前記チャネルは、圧電性物質からなり、 前記バッファまたは基板と前記チャネルとの間の境界面付近の領域、または前
    記チャネルと前記キャップ層との間の境界面付近の領域は、それぞれの境界面に
    発生する圧電電荷が補償されるようにドープされることを特徴とするヘテロ構造
    。
  2. 【請求項２】 ＧａＮのバッファ層または基板と、 前記バッファ層または基板上に設けられたＩｎＧａＮのチャネルと、 前記チャネル上に設けられたＧａＮのキャップ層またはＡｌＧａＮのキャップ
    層と、により特徴づけられ、 前記バッファまたは基板と前記チャネルとの間の境界面付近の領域がｎ−ドー
    プされるか、または、前記チャネルと前記キャップ層との間の境界面付近の領域
    がｐ−ドープされることを特徴とする請求項１に記載のヘテロ構造。
  3. 【請求項３】 前記バッファまたは基板と前記チャネルとの間の境界層付近
    の領域が、前記チャネルに存在する圧電誘起された正電荷が補償されるようにｎ
    −ドープされることを特徴とする請求項１または２に記載のヘテロ構造。
  4. 【請求項４】 前記チャネルと前記キャップ層との間の境界面付近の領域が
    、前記チャネルに存在する圧電誘起された負電荷が補償されるようにｐ−ドープ
    されることを特徴とする請求項１または２に記載のヘテロ構造。
  5. 【請求項５】 ドープされた領域は、前記バッファまたは基板と前記チャネ
    ルとの間、または前記チャネルと前記キャップ層との間の中間層として設けられ
    ることを特徴とする請求項１から４のいずれかに記載のヘテロ構造。
  6. 【請求項６】 前記中間層は、ＧａＮ層またはＩｎＧａＮ層であることを特
    徴とする請求項５に記載のヘテロ構造。
  7. 【請求項７】 前記中間層は、前記中間層に隣接したバッファ層または基板
    、チャネル、またはキャップ層と同じ組成を有することを特徴とする請求項５に
    記載のヘテロ構造。
  8. 【請求項８】 前記ドープされた領域または前記中間層は、ドープされてい
    ないスペーサー層により前記チャネルから分離されていることを特徴とする請求
    項１から７のいずれかに記載のヘテロ構造。
  9. 【請求項９】 前記スペーサー層は、ＧａＮ層であることを特徴とする請求
    項８に記載のヘテロ構造。
  10. 【請求項１０】 前記ＩｎＧａＮ層のインジウム含有率が１％以上９９％以
    下であることを特徴とする請求項２または６に記載のヘテロ構造。
  11. 【請求項１１】 前記ＩｎＧａＮ層のインジウム含有率が５％以上３０％以
    下であることを特徴とする請求項１０に記載のヘテロ構造。
  12. 【請求項１２】 前記ＩｎＧａＮ層のインジウム含有率が７％以上２０％以
    下であることを特徴とする請求項１１に記載のヘテロ構造。
  13. 【請求項１３】 前記ＩｎＧａＮ層のインジウム含有率が７％、１０％、ま
    たは２０％であることを特徴とする請求項１２に記載のヘテロ構造。
  14. 【請求項１４】 前記バッファ層または基板の厚さが１μｍ以上１０μｍ以
    下、前記中間層の厚さが５ｎｍ以上５０ｎｍ以下、前記スペーサー層の厚さが１
    ｎｍ以上２０ｎｍ以下、前記チャネルの厚さが５ｎｍ以上５０ｎｍ以下、および
    ／または前記キャップ層の厚さが５ｎｍ以上５０ｎｍ以下であることを特徴とす
    る請求項１から１３のいずれかに記載のヘテロ構造。
  15. 【請求項１５】 前記バッファ層または基板の厚さがおよそ３μｍ、前記中
    間層の厚さが約１０ｎｍ、前記スペーサー層の厚さが約５ｎｍ、前記チャネルの
    厚さが約１０ｎｍまたは２０ｎｍ、および／または前記キャップ層の厚さが約２
    ０ｎｍであることを特徴とする請求項１４に記載のヘテロ構造。
  16. 【請求項１６】 前記バッファまたは基板と前記チャネルとの間の境界層付
    近の領域に、１×１０１８ｃｍ−３以上２×１０１９ｃｍ−３以下のドナーがド
    ープされることを特徴とする請求項１から１５のいずれかに記載のヘテロ構造。
  17. 【請求項１７】 前記バッファまたは基板と前記チャネルとの間の境界面付
    近の領域に、２×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下のドナーがド
    ープされることを特徴とする請求項１６に記載のヘテロ構造。
  18. 【請求項１８】 前記バッファまたは基板と前記チャネルとの間の境界面付
    近の領域に、１×１０１８ｃｍ−３または２×１０１９ｃｍ−３のドナーがドー
    プされることを特徴とする請求項１６に記載のヘテロ構造。
  19. 【請求項１９】 前記バッファまたは基板と前記チャネルとの間の境界層付
    近の領域にドープされるドーパントはケイ素であることを特徴とする請求項１か
    ら１８のいずれかに記載のヘテロ構造。
  20. 【請求項２０】 前記チャネルと前記キャップ層との間の境界面付近の領域
    に、１×１０１８ｃｍ−３以上５×１０１９ｃｍ−３以下のアクセプターがドー
    プされることを特徴とする請求項１から１９のいずれかに記載のヘテロ構造。
  21. 【請求項２１】 前記チャネルと前記キャップ層との間の境界面付近の領域
    に、２×１０１８ｃｍ−３以上２×１０１９ｃｍ−３以下のアクセプターがドー
    プされることを特徴とする請求項２０に記載のヘテロ構造。
  22. 【請求項２２】 前記チャネルと前記キャップ層との間の境界層付近の領域
    に、２×１０１９ｃｍ−３のアクセプターがドープされることを特徴とする請求
    項２１に記載のヘテロ構造。
  23. 【請求項２３】 前記チャネルと前記キャップ層との間の境界層付近の領域
    にドープされるドーパントはマグネシウムであることを特徴とする請求項１から
    ２２のいずれかに記載のヘテロ構造。
  24. 【請求項２４】 請求項１から２３のいずれかに記載のヘテロ構造を備えた
    電界効果トランジスタであって、 チャネルから離れた、キャップ構造の表面に、二つのコンタクト電極およびゲ
    ート電極が配置されることを特徴とする電界効果トランジスタ。
  25. 【請求項２５】 前記２つのコンタクト電極は、ブロッキングのないＳまた
    はＤ接触であることを特徴とする請求項２４に記載の電界効果トランジスタ。
  26. 【請求項２６】 前記ゲート電極はショットキー金属ゲート電極であること
    を特徴とする請求項２４または２５に記載の電界効果トランジスタ。
  27. 【請求項２７】 前記ゲート電極は、ｐ−ドープされたゲート接触を有する
    ことを特徴とする請求項２４から２６のいずれかに記載の電界効果トランジスタ
    。
  28. 【請求項２８】 請求項１から２７のいずれかに記載のヘテロ構造または電
    界効果トランジスタを、パワーエレクトロニクスまたは高温エレクトロニクスの
    ために、電界効果トランジスタ、または論理回路、とくに相補型論理回路に利用
    する方法。
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