JP2003535460A - 半導体装置検査システム - Google Patents
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Abstract
(57)【要約】
デバイス検査装置は複数の半導体デバイスを個々のデバイス毎に検査する。検査対象選別部８は、製造工程において不良であると判断されたデバイスを特定する情報に基づいて、半導体デバイスに施される検査の実行を省略する。
Description
【０００１】
本発明は検査装置に係り、より詳しくは、半導体デバイスを検査するための検
査装置及びシステムに関する。
査装置及びシステムに関する。
【０００２】
半導体集積回路の製造プロセスでは、プロセスを完了した後に、そのプロセス
の結果を調べる。このとき、プロセスを実施した製造装置とは異なる検査装置に
よって、該半導体集積回路が形成されるウェーハ上に堆積された膜の膜厚が測定
される。また、パーティクル検査も行われる。それにより、プロセスのチェック
が行なわれる。すなわち、このようなチェックにより検査対象に不具合が見つか
ったとき、製造装置に何らかの欠陥があると判断して製造装置は修理される。ま
た、全てのウェーハを検査に供すると生産性が低下してしまうため、任意なサン
プリングにより抽出されたウェーハのみが検査される。
の結果を調べる。このとき、プロセスを実施した製造装置とは異なる検査装置に
よって、該半導体集積回路が形成されるウェーハ上に堆積された膜の膜厚が測定
される。また、パーティクル検査も行われる。それにより、プロセスのチェック
が行なわれる。すなわち、このようなチェックにより検査対象に不具合が見つか
ったとき、製造装置に何らかの欠陥があると判断して製造装置は修理される。ま
た、全てのウェーハを検査に供すると生産性が低下してしまうため、任意なサン
プリングにより抽出されたウェーハのみが検査される。
【０００３】
近年においては、プロセスを実施する装置の内部に上記検査装置が組み込まれ
ている。それにより、生産性を低下させることなく全てのウェーハについて検査
し得る製造装置も開発されてきている。このようなタイプの製造装置においては
、検査部を内蔵しているため、製造されたウェーハに不良部分が検出されると製
造装置に直ちにフィードバックされ、自動的にプロセス条件を変更する措置が取
られる。
ている。それにより、生産性を低下させることなく全てのウェーハについて検査
し得る製造装置も開発されてきている。このようなタイプの製造装置においては
、検査部を内蔵しているため、製造されたウェーハに不良部分が検出されると製
造装置に直ちにフィードバックされ、自動的にプロセス条件を変更する措置が取
られる。
【０００４】
しかしながら、例えば形成される膜の厚さがウェーハ毎、あるいは各々のウェ
ーハ内でもばらつくことがある。温度や圧力等のプロセス条件においては、その
経時変化や位置による不均一性等に基づく不安定性が存在する。このような不安
定性に起因してウェーハにより不良部分が検出されたりされなかったりするよう
な場合や、不良の程度が軽微であるような場合がある。そのような場合には、プ
ロセス条件を変更することなく製造が継続される。
ーハ内でもばらつくことがある。温度や圧力等のプロセス条件においては、その
経時変化や位置による不均一性等に基づく不安定性が存在する。このような不安
定性に起因してウェーハにより不良部分が検出されたりされなかったりするよう
な場合や、不良の程度が軽微であるような場合がある。そのような場合には、プ
ロセス条件を変更することなく製造が継続される。
【０００５】
いくつかのプロセス工程を経た後の最後のプローブ検査工程において、ウェー
ハ上に形成された半導体集積回路の電気的な機能試験を行い、半導体集積回路の
品質上における良否を判定する。
ハ上に形成された半導体集積回路の電気的な機能試験を行い、半導体集積回路の
品質上における良否を判定する。
【０００６】
従って、従来は、上記のように前工程段階における検査で不良と判断された場
合でも、半導体集積回路が形成された全てのチップに対してプローブ検査が行わ
れる。このため、製品として採用されることの無い不良な半導体集積回路をもプ
ローブ検査することとなる。したがって、欠陥半導体集積回路に対してプローブ
検査が不必要に行なわれるという問題があった。
合でも、半導体集積回路が形成された全てのチップに対してプローブ検査が行わ
れる。このため、製品として採用されることの無い不良な半導体集積回路をもプ
ローブ検査することとなる。したがって、欠陥半導体集積回路に対してプローブ
検査が不必要に行なわれるという問題があった。
【０００７】
本発明の総括的な目的は、上述の問題を解消した改良された有用なデバイス検
査装置を提供することである。
査装置を提供することである。
【０００８】
本発明により具体的な目的は、デバイスの試験を効率的に実施し、生産性及び
コストパフォーマンスを向上することができるデバイス検査装置及び方法を提供
することである。
コストパフォーマンスを向上することができるデバイス検査装置及び方法を提供
することである。
【０００９】
上述の目的を達成するために、本発明の一つの面によれば、複数のデバイスを
個々のデバイス毎に検査するデバイス検査装置であって、検査対象選別部は、前
記デバイスの製造工程において不良であると判断された不良デバイスを特定する
情報に応じて、不良デバイスの検査を省くことを特徴とするデバイス検査装置が
提供される。
個々のデバイス毎に検査するデバイス検査装置であって、検査対象選別部は、前
記デバイスの製造工程において不良であると判断された不良デバイスを特定する
情報に応じて、不良デバイスの検査を省くことを特徴とするデバイス検査装置が
提供される。
【００１０】
上述の発明によれば、検査対象選別部により不良デバイスについての検査を省
略することができるので、デバイスが完成した後に行なわれる検査に費やす時間
を短縮することができる。
略することができるので、デバイスが完成した後に行なわれる検査に費やす時間
を短縮することができる。
【００１１】
本発明によるデバイス検査装置は、検査対象選部により検査が省かれたデバイ
スに印を付けるマーキング部をさらに備えたものとすることができる。したがっ
て、不良デバイスを印により容易に認識することができる。
スに印を付けるマーキング部をさらに備えたものとすることができる。したがっ
て、不良デバイスを印により容易に認識することができる。
【００１２】
また、本発明によるデバイス検査装置において、不良デバイスを特定する情報
を記憶部に格納することとしてもよい。したがって、情報を必要に応じて利用す
ることができ、不良デバイスを除いた信頼性のあるデバイス達成することができ
る。
を記憶部に格納することとしてもよい。したがって、情報を必要に応じて利用す
ることができ、不良デバイスを除いた信頼性のあるデバイス達成することができ
る。
【００１３】
また、本発明の他の面によれば、複数のデバイスを製造すると共に、製造不良
が生じたデバイスを特定する情報を得るデバイス製造装置と、前記デバイス製造
手段により製造されたデバイスを検査するデバイス検査装置とを有するデバイス
製造システムであって、前記デバイス検査装置は、前記デバイス製造装置により
行なわれる製造工程中に形成された不良部分を有するデバイスを特定する情報に
基づいて、該デバイスに対する検査の実行を省略する検査対象選別部を含むこと
を特徴とするデバイス製造システムが提供される。
が生じたデバイスを特定する情報を得るデバイス製造装置と、前記デバイス製造
手段により製造されたデバイスを検査するデバイス検査装置とを有するデバイス
製造システムであって、前記デバイス検査装置は、前記デバイス製造装置により
行なわれる製造工程中に形成された不良部分を有するデバイスを特定する情報に
基づいて、該デバイスに対する検査の実行を省略する検査対象選別部を含むこと
を特徴とするデバイス製造システムが提供される。
【００１４】
上述の発明によれば、不良デバイスに施される検査を検査対象選別部により省
略することができ、デバイスが完成した後に行なわれる検査に費やす時間を短縮
することができる。
略することができ、デバイスが完成した後に行なわれる検査に費やす時間を短縮
することができる。
【００１５】
さらに、本発明の他の面によれば、複数のデバイス製造装置と、該デバイス製
造装置により行なわれる製造工程により製造されたデバイスを検査する検査装置
とを有するデバイス製造システムであって、検査部は、前記デバイス製造装置の
少なくとも二つによる製造工程に供された後、デバイスの製造工程中に該デバイ
スに不良が生じたかを判定する検査を行い、不良と判定されたデバイスを特定す
る情報を取得し、前記検査部は、デバイスの製造工程において不良と判定された
不良デバイスを特定する情報に基づいて、該デバイスに対する検査の実行を省略
する検査対象選別部を含むことを特徴とするデバイス製造システムが提供される
。
造装置により行なわれる製造工程により製造されたデバイスを検査する検査装置
とを有するデバイス製造システムであって、検査部は、前記デバイス製造装置の
少なくとも二つによる製造工程に供された後、デバイスの製造工程中に該デバイ
スに不良が生じたかを判定する検査を行い、不良と判定されたデバイスを特定す
る情報を取得し、前記検査部は、デバイスの製造工程において不良と判定された
不良デバイスを特定する情報に基づいて、該デバイスに対する検査の実行を省略
する検査対象選別部を含むことを特徴とするデバイス製造システムが提供される
。
【００１６】
上述の発明によれば、不良デバイスに施される検査を検査対象選別部により省
略することができ、デバイスが完成した後に行なわれる検査に費やす時間を短縮
することができる。
略することができ、デバイスが完成した後に行なわれる検査に費やす時間を短縮
することができる。
【００１７】
また、本発明の他の面によれば、複数のデバイスを個々のデバイス毎に検査す
るデバイス検査方法であって、前記デバイスの製造工程において不良と判定され
た不良デバイスを特定する情報を準備し、該準備工程において準備された情報に
基づいて、不良と判定された前記デバイスに対する検査の実行を省略する各工程
を有することを特徴とするデバイス検査方法が提供される。デバイス検査方法は
、検査が省略された前記デバイスに印を付ける工程をさらに有することとしても
よい。デバイス検査方法は、準備工程において準備された情報をメモリに格納す
る工程をさらに有することとしてもよい。
るデバイス検査方法であって、前記デバイスの製造工程において不良と判定され
た不良デバイスを特定する情報を準備し、該準備工程において準備された情報に
基づいて、不良と判定された前記デバイスに対する検査の実行を省略する各工程
を有することを特徴とするデバイス検査方法が提供される。デバイス検査方法は
、検査が省略された前記デバイスに印を付ける工程をさらに有することとしても
よい。デバイス検査方法は、準備工程において準備された情報をメモリに格納す
る工程をさらに有することとしてもよい。
【００１８】
本発明の他の目的、特徴及び利点は、添付の図面を参照しながら以下の詳細な
説明を読むことにより、一層明瞭となるであろう。
説明を読むことにより、一層明瞭となるであろう。
【００１９】
以下において、本発明の実施の形態を図面を参照して詳しく説明する。以下の
説明においては、半導体集積回路の製造を例として説明するが、本発明は半導体
集積回路の製造に限られず、画像表示パネルなどをも含むデバイスの製造に広く
適用できる。
説明においては、半導体集積回路の製造を例として説明するが、本発明は半導体
集積回路の製造に限られず、画像表示パネルなどをも含むデバイスの製造に広く
適用できる。
【００２０】
図１は、本発明の第１実施例に係る半導体集積回路製造システムの構成を示す
ブロック図である。図１に示されるように、本発明の第１実施例に係る半導体集
積回路製造システムは、拡散装置１やリソグラフィー装置３、エッチング装置５
など半導体集積回路の製造プロセスにおけるいわゆる前工程において用いられる
装置と、該前工程を経て製造された半導体集積回路をチップ毎に検査するプロー
ブ検査装置７と、これらの装置を結ぶ通信回線９とを備える。
ブロック図である。図１に示されるように、本発明の第１実施例に係る半導体集
積回路製造システムは、拡散装置１やリソグラフィー装置３、エッチング装置５
など半導体集積回路の製造プロセスにおけるいわゆる前工程において用いられる
装置と、該前工程を経て製造された半導体集積回路をチップ毎に検査するプロー
ブ検査装置７と、これらの装置を結ぶ通信回線９とを備える。
【００２１】
上記拡散装置１においては、半導体集積回路が形成されるウェーハに対してイ
オン注入などによる拡散処理が行われる。また、リソグラフィー装置３において
はウェーハ表面に感光剤を塗布した後ホトマスクを介して露光し、所定のパター
ンを焼き付けて現像することによりパターン形成が行われる。さらに、エッチン
グ装置５においては選択的な酸化膜の除去などといったエッチング処理が行われ
る。そして、プローブ検査装置７においては、ウェーハ上に形成されたチップ毎
に、チップに形成された電極へプローブがあてられ、チップに形成された回路の
接続テストが電気的に行われる。
オン注入などによる拡散処理が行われる。また、リソグラフィー装置３において
はウェーハ表面に感光剤を塗布した後ホトマスクを介して露光し、所定のパター
ンを焼き付けて現像することによりパターン形成が行われる。さらに、エッチン
グ装置５においては選択的な酸化膜の除去などといったエッチング処理が行われ
る。そして、プローブ検査装置７においては、ウェーハ上に形成されたチップ毎
に、チップに形成された電極へプローブがあてられ、チップに形成された回路の
接続テストが電気的に行われる。
【００２２】
図１に示されるように、拡散装置１には検査部２が、リソグラフィー装置３に
は検査部４が、エッチング装置５には検査部６がそれぞれ内蔵され、プローブ検
査装置７には検査対象選別部８が内蔵される。そして、検査部２，４，６と検査
対象選別部８は通信回線９により接続される。
は検査部４が、エッチング装置５には検査部６がそれぞれ内蔵され、プローブ検
査装置７には検査対象選別部８が内蔵される。そして、検査部２，４，６と検査
対象選別部８は通信回線９により接続される。
【００２３】
次に、上記のような構成を有する半導体集積回路製造システムの動作の概要を
説明する。まず、図１に示される検査部２，４，６はそれぞれ、各製造工程を経
たウェーハに製造不良が生じているか否かをウェーハ毎に検査する。すなわち、
例えばエッチング装置５に内蔵される検査部６は、エッチング装置５において所
定のエッチングが施されたウェーハの膜厚を測定して、その膜厚が設計値から許
容される誤差範囲内に入っているか否かを検査する。測定された膜厚が誤差範囲
内に入っていない場合には、そのウェーハを不良品と判断する。
説明する。まず、図１に示される検査部２，４，６はそれぞれ、各製造工程を経
たウェーハに製造不良が生じているか否かをウェーハ毎に検査する。すなわち、
例えばエッチング装置５に内蔵される検査部６は、エッチング装置５において所
定のエッチングが施されたウェーハの膜厚を測定して、その膜厚が設計値から許
容される誤差範囲内に入っているか否かを検査する。測定された膜厚が誤差範囲
内に入っていない場合には、そのウェーハを不良品と判断する。
【００２４】
このとき検査部２，４，６は、それぞれにおける該検査により不良と判断され
たウェーハ上の位置を特定し、その位置を特定する情報（例えば位置座標データ
などのマップデータ）を、通信回線９を介してプローブ検査装置７の検査対象選
別部８に供給する。
たウェーハ上の位置を特定し、その位置を特定する情報（例えば位置座標データ
などのマップデータ）を、通信回線９を介してプローブ検査装置７の検査対象選
別部８に供給する。
【００２５】
これにより、検査対象選別部８は供給された上記情報に応じて、プローブ検査
を実行する対象からいずれかの検査部２，４，６により不良と判断された部分を
含むチップを除外する。従って、不良品であるチップについてはプローブ検査が
省略できるため、無駄な検査時間を無くしてプローブ検査時間を短縮することが
できる。
を実行する対象からいずれかの検査部２，４，６により不良と判断された部分を
含むチップを除外する。従って、不良品であるチップについてはプローブ検査が
省略できるため、無駄な検査時間を無くしてプローブ検査時間を短縮することが
できる。
【００２６】
なお、上記においては、不良品であるチップを特定する情報は通信回線９を介
して検査部２，４，６から検査対象選別部８へ供給されるものと説明したが、通
信回線９を利用することは必ずしも必要ではない。例えば各検査部２，４，６で
得られた情報をフロッピーディスク（登録商標）やＣＤ−ＲＯＭ等の記録媒体に
一旦記録する。そして、記録媒体をプローブ検査装置７に装着することにより、
情報を検査対象選別部８へ供給する。
して検査部２，４，６から検査対象選別部８へ供給されるものと説明したが、通
信回線９を利用することは必ずしも必要ではない。例えば各検査部２，４，６で
得られた情報をフロッピーディスク（登録商標）やＣＤ−ＲＯＭ等の記録媒体に
一旦記録する。そして、記録媒体をプローブ検査装置７に装着することにより、
情報を検査対象選別部８へ供給する。
【００２７】
次に、図１に示された半導体集積回路製造システムについて、より詳しく説明
する。図２は、図１に示されたプローブ検査装置７の構成を示すブロック図であ
る。図２に示されるように、プローブ検査装置７は検査対象選別部８とマーキン
グ部１８、及びプローブ検査部２０を備える。検査対象選別部８はバス１０と、
記憶部１１と、データ変換部１３と、ＣＰＵ１５と、マップ合成部１７と、パラ
メータ入力部１９とを含む。記憶部１１とデータ変換部１３、ＣＰＵ１５、マッ
プ合成部１７、パラメータ入力部１９、マーキング部１８及びプローブ検査部２
０はバス１０に接続される。
する。図２は、図１に示されたプローブ検査装置７の構成を示すブロック図であ
る。図２に示されるように、プローブ検査装置７は検査対象選別部８とマーキン
グ部１８、及びプローブ検査部２０を備える。検査対象選別部８はバス１０と、
記憶部１１と、データ変換部１３と、ＣＰＵ１５と、マップ合成部１７と、パラ
メータ入力部１９とを含む。記憶部１１とデータ変換部１３、ＣＰＵ１５、マッ
プ合成部１７、パラメータ入力部１９、マーキング部１８及びプローブ検査部２
０はバス１０に接続される。
【００２８】
次に、上記のような構成を有する図２に示されたプローブ検査装置７の動作を
、図３を参照しつつ説明する。まず、本半導体集積回路製造システムに電源が投
入されると、ＣＰＵ１５がパラメータ入力部１９へユーザによるパラメータの入
力を要求する命令を送る。そして、図３のステップＳ１において示されるように
、ユーザは種々のパラメータをパラメータ入力部１９に入力する。例えば、パラ
メータは、プローブ検査の対象とされるウェーハのサイズやチップサイズ、ある
いはウェーハ上に形成されたチップの位置を特定するための目印であるオリフラ
（ノッチ）の向き等を含む。
、図３を参照しつつ説明する。まず、本半導体集積回路製造システムに電源が投
入されると、ＣＰＵ１５がパラメータ入力部１９へユーザによるパラメータの入
力を要求する命令を送る。そして、図３のステップＳ１において示されるように
、ユーザは種々のパラメータをパラメータ入力部１９に入力する。例えば、パラ
メータは、プローブ検査の対象とされるウェーハのサイズやチップサイズ、ある
いはウェーハ上に形成されたチップの位置を特定するための目印であるオリフラ
（ノッチ）の向き等を含む。
【００２９】
次にステップＳ２では、プローブ検査部２０が、試験対象であるウェーハを所
定の位置に搬送して、ウェーハに形成されたオリフラを基準として位置合わせを
行う。なお、この位置合わせにおいては、干渉計により制御されるＸ−Ｙステー
ジ等が用いられる。プリアラインとして大雑把に位置合わせがなされた後、アラ
イメントとして精確な位置合わせが行われる。
定の位置に搬送して、ウェーハに形成されたオリフラを基準として位置合わせを
行う。なお、この位置合わせにおいては、干渉計により制御されるＸ−Ｙステー
ジ等が用いられる。プリアラインとして大雑把に位置合わせがなされた後、アラ
イメントとして精確な位置合わせが行われる。
【００３０】
そして、ステップＳ３では、ステップＳ２において搬送され試験対象とされる
該ウェーハが１枚目の検査対象であるか否かをＣＰＵ１５が判断する。ウェーハ
に対する試験が最初のものと判断された場合には、ステップＳ１０へ進む。一方
、最初のものではないと判断された場合には、ステップＳ４へ進む。
該ウェーハが１枚目の検査対象であるか否かをＣＰＵ１５が判断する。ウェーハ
に対する試験が最初のものと判断された場合には、ステップＳ１０へ進む。一方
、最初のものではないと判断された場合には、ステップＳ４へ進む。
【００３１】
すなわち、最初の試験では、ステップＳ１０においてプローブ検査部２０に含
まれるプローブ針と試験対象とされるチップの電極とが接続されるよう、該チッ
プを含むウェーハが載せられたチャックを手動で動かし位置合わせが行われる。
なお、この初期設定は一度だけ行えば足り、次以降のウェーハに対するプローブ
試験においては、初期設定により得られると共に記憶部１１に保存された位置情
報に基づいて自動的に位置合わせが実行される。
まれるプローブ針と試験対象とされるチップの電極とが接続されるよう、該チッ
プを含むウェーハが載せられたチャックを手動で動かし位置合わせが行われる。
なお、この初期設定は一度だけ行えば足り、次以降のウェーハに対するプローブ
試験においては、初期設定により得られると共に記憶部１１に保存された位置情
報に基づいて自動的に位置合わせが実行される。
【００３２】
次に、ステップＳ４においては、プローブ検査部２０が試験対象とするウェー
ハの上下左右の端部に存在するチップの位置を測定する。マップ合成部１７は測
定により得られた位置情報に応じてプローブ検査の対象とするチップの位置を示
す基本マップを作成する。
ハの上下左右の端部に存在するチップの位置を測定する。マップ合成部１７は測
定により得られた位置情報に応じてプローブ検査の対象とするチップの位置を示
す基本マップを作成する。
【００３３】
一方ＣＰＵ１５は、図１に示された検査部２，４，６による検査の結果、不良
品であると判断されたチップの位置情報を記憶部１１に記憶させ、該位置情報に
基づいて該前工程の検査により不良と判断されたチップの位置を示す検査マップ
をマップ合成部１７に作成させる。
品であると判断されたチップの位置情報を記憶部１１に記憶させ、該位置情報に
基づいて該前工程の検査により不良と判断されたチップの位置を示す検査マップ
をマップ合成部１７に作成させる。
【００３４】
ここで、上記検査マップの作成について説明する。図１に示された各検査部２
，４，６の各々は、不良であると判断された部分のウェーハ上における位置を測
定して該部分の位置情報を得る。このとき図４に示されるように、該位置情報の
基準として例えばウェーハ２１の中心点ＰＡ、あるいはウェーハ２１の接線２３
，２４の交点ＰＢを原点とするｘ−ｙ（あるいはＸ−Ｙ）座標系が採用される。
図４に示されるように、例えばウェーハの中心点ＰＡを原点とするｘ−ｙ座標系
において、チップ２２の位置情報として座標（ｘ１，ｙ１）が得られる。
，４，６の各々は、不良であると判断された部分のウェーハ上における位置を測
定して該部分の位置情報を得る。このとき図４に示されるように、該位置情報の
基準として例えばウェーハ２１の中心点ＰＡ、あるいはウェーハ２１の接線２３
，２４の交点ＰＢを原点とするｘ−ｙ（あるいはＸ−Ｙ）座標系が採用される。
図４に示されるように、例えばウェーハの中心点ＰＡを原点とするｘ−ｙ座標系
において、チップ２２の位置情報として座標（ｘ１，ｙ１）が得られる。
【００３５】
このようにして各検査部２，４，６で得られた位置情報は、マップデータとし
て通信回線９を介して記憶部１１へ供給される。このとき位置情報と共に、位置
情報において基準とされる座標系を特定する情報が供給される。
て通信回線９を介して記憶部１１へ供給される。このとき位置情報と共に、位置
情報において基準とされる座標系を特定する情報が供給される。
【００３６】
そして、ＣＰＵ１５は各検査部２，４，６から記憶部１１へ供給された位置情
報間において、上記の基準とされる座標系が相違すると判断した場合には、いず
れか一つの座標系において全ての位置情報を表すよう、データ変換部１３に対し
て座標変換の指示を出す。
報間において、上記の基準とされる座標系が相違すると判断した場合には、いず
れか一つの座標系において全ての位置情報を表すよう、データ変換部１３に対し
て座標変換の指示を出す。
【００３７】
これにより、データ変換部１３は１次変換などにより該座標変換を実行し、得
られた該位置情報は記憶部１１に格納されると共に、マップ合成部１７へ供給さ
れる。そしてＣＰＵ１５は、前工程の検査により不良と判断された部分の位置を
示す検査マップを、該位置情報に基づいてマップ合成部１７に作成させる。なお
、作成された検査マップは記憶部１１に格納される。
られた該位置情報は記憶部１１に格納されると共に、マップ合成部１７へ供給さ
れる。そしてＣＰＵ１５は、前工程の検査により不良と判断された部分の位置を
示す検査マップを、該位置情報に基づいてマップ合成部１７に作成させる。なお
、作成された検査マップは記憶部１１に格納される。
【００３８】
次に、ステップＳ５において、プローブ検査の対象とするチップを決定する際
に検査マップを考慮するか否かを判定する。検査マップ使用の判断は、ＣＰＵ１
５の要求に応答してユーザにより行なわれる。例えばキーボード入力等でユーザ
により検査マップを考慮するとの選択がなされた場合にはステップＳ６へ進む。
さもなければ、ステップＳ７へ進む。
に検査マップを考慮するか否かを判定する。検査マップ使用の判断は、ＣＰＵ１
５の要求に応答してユーザにより行なわれる。例えばキーボード入力等でユーザ
により検査マップを考慮するとの選択がなされた場合にはステップＳ６へ進む。
さもなければ、ステップＳ７へ進む。
【００３９】
そしてステップＳ６では、マップ合成部１７はＣＰＵ１５の指示によって、ス
テップＳ４において作成された基本マップと検査マップとを重ね合わせ、新たな
検査対象特定マップを作成する。新たな検査対象特定マップは、プローブ検査の
対象とするウェーハ上の全チップのうち前工程で不良と判断された部分を含むチ
ップを除いたチップの位置のみを示す。検査対象特定マップについても、記憶部
１１に格納される。
テップＳ４において作成された基本マップと検査マップとを重ね合わせ、新たな
検査対象特定マップを作成する。新たな検査対象特定マップは、プローブ検査の
対象とするウェーハ上の全チップのうち前工程で不良と判断された部分を含むチ
ップを除いたチップの位置のみを示す。検査対象特定マップについても、記憶部
１１に格納される。
【００４０】
次に、ステップＳ７においてプローブ検査部２０は、検査対象特定マップによ
り位置が明示されたチップのみについて、順次プローブ検査を実施する。そして
、検査対象特定マップに示された全チップについてのプローブ検査が終了したと
きにはステップＳ８へ進む。ステップＳ８では、ＣＰＵ１５はプローブ検査の対
象とする次のウェーハの有無を判断する。そして、次のウェーハがあると判断さ
れた場合にはステップＳ２へ進む。次のウェーハがないと判断された場合にはプ
ローブ検査を終了する。
り位置が明示されたチップのみについて、順次プローブ検査を実施する。そして
、検査対象特定マップに示された全チップについてのプローブ検査が終了したと
きにはステップＳ８へ進む。ステップＳ８では、ＣＰＵ１５はプローブ検査の対
象とする次のウェーハの有無を判断する。そして、次のウェーハがあると判断さ
れた場合にはステップＳ２へ進む。次のウェーハがないと判断された場合にはプ
ローブ検査を終了する。
【００４１】
なお、プローブ検査における検査の結果、不良であると判断されたチップに対
して目印を付し、その後の工程で目印が付されていないチップのみをピックアッ
プすることによりパッケージングがなされる。これに加えて、拡散装置１やリソ
グラフィー装置３やエッチング装置５により行なわれる処理のような前工程の検
査により不良と判断された部分を含むチップに、プローブ試験を施すことなく不
良品であることを示す目印を付することとしてもよい。すなわち、ユーザが前工
程の検査に応じたマーキングを行うコマンドを入力すると、ＣＰＵ１５は記憶部
１１に格納されている検査マップを読み出し、マーキング部１８へ供給する。そ
して、マーキング部１８は供給された検査マップに示された不良部分を含むチッ
プに対して、順次目印を付する。
して目印を付し、その後の工程で目印が付されていないチップのみをピックアッ
プすることによりパッケージングがなされる。これに加えて、拡散装置１やリソ
グラフィー装置３やエッチング装置５により行なわれる処理のような前工程の検
査により不良と判断された部分を含むチップに、プローブ試験を施すことなく不
良品であることを示す目印を付することとしてもよい。すなわち、ユーザが前工
程の検査に応じたマーキングを行うコマンドを入力すると、ＣＰＵ１５は記憶部
１１に格納されている検査マップを読み出し、マーキング部１８へ供給する。そ
して、マーキング部１８は供給された検査マップに示された不良部分を含むチッ
プに対して、順次目印を付する。
【００４２】
これにより、チップのピックアップ時には、なんらマーキングがなされていな
いチップを良品として容易に判別することができるため、適正な半導体集積回路
を確実に製造することができる。
いチップを良品として容易に判別することができるため、適正な半導体集積回路
を確実に製造することができる。
【００４３】
また、上記のように、前工程の検査により不良と判断されたチップの位置を示
す検査マップは記憶部１１に記憶されているため、例えば検査マップをフロッピ
ーディスク（登録商標）やＣＤ−ＲＯＭ等の記録媒体に記録することは有用であ
る。記録媒体はチップのピックアップ装置に装着され、検査マップはピックアッ
プ装置に供給される。あるいは通信回線を利用することによって、検査マップを
上記ピックアップ装置へ供給することとしてもよい。すなわち、ピックアップ装
置は、検査マップに示された不良部分を含むチップに対してもピックアップを省
略することとすれば、さらにピックアップ動作の無駄を無くして半導体集積回路
の製造効率を向上させることができる。
す検査マップは記憶部１１に記憶されているため、例えば検査マップをフロッピ
ーディスク（登録商標）やＣＤ−ＲＯＭ等の記録媒体に記録することは有用であ
る。記録媒体はチップのピックアップ装置に装着され、検査マップはピックアッ
プ装置に供給される。あるいは通信回線を利用することによって、検査マップを
上記ピックアップ装置へ供給することとしてもよい。すなわち、ピックアップ装
置は、検査マップに示された不良部分を含むチップに対してもピックアップを省
略することとすれば、さらにピックアップ動作の無駄を無くして半導体集積回路
の製造効率を向上させることができる。
【００４４】
またさらに、図１に示された拡散装置１、リソグラフィー装置３、エッチング
装置５及びプローブ検査装置７は、一つの搬送系において構築された枚葉処理シ
ステムを構成することができる。そのようなシステムによれば、システムに含ま
れる各装置へ順次ウェーハが自動的に出し入れされながら搬送され、各処理及び
検査が施される。このため、プローブ検査の所要時間が短縮され、それにより、
プローブ検査の効率が高められ、生産性の高い半導体集積回路の製造システムを
得ることができる。
装置５及びプローブ検査装置７は、一つの搬送系において構築された枚葉処理シ
ステムを構成することができる。そのようなシステムによれば、システムに含ま
れる各装置へ順次ウェーハが自動的に出し入れされながら搬送され、各処理及び
検査が施される。このため、プローブ検査の所要時間が短縮され、それにより、
プローブ検査の効率が高められ、生産性の高い半導体集積回路の製造システムを
得ることができる。
【００４５】
次に、本発明の第２実施例による半導体集積回路製造システムについて、図５
を参照しながら説明する。図５は本発明の第２実施例による半導体集積回路製造
システムの概略構成を示すブロック図である。図５に示されるように、本発明の
第２実施例による半導体集積回路製造システムは、図１に示された第１実施例に
よる半導体集積回路製造システムと同様な構成を有するが、ウェーハを１枚ずつ
搬送する枚葉搬送系を構成する投入部２９と、搬送経路３０，３１と、ストッカ
ー３３と、格納装置３５とを備える点で相違する。
を参照しながら説明する。図５は本発明の第２実施例による半導体集積回路製造
システムの概略構成を示すブロック図である。図５に示されるように、本発明の
第２実施例による半導体集積回路製造システムは、図１に示された第１実施例に
よる半導体集積回路製造システムと同様な構成を有するが、ウェーハを１枚ずつ
搬送する枚葉搬送系を構成する投入部２９と、搬送経路３０，３１と、ストッカ
ー３３と、格納装置３５とを備える点で相違する。
【００４６】
また、図５に示されるように、検査部を内臓しない複数のエッチング装置２５
が搬送経路３１に沿って縦列に配設される。さらに、独立した検査部６が同じ搬
送経路３１に沿ってエッチング装置２５と同列に設けられる。
が搬送経路３１に沿って縦列に配設される。さらに、独立した検査部６が同じ搬
送経路３１に沿ってエッチング装置２５と同列に設けられる。
【００４７】
なお、上記の投入部２９は搬送経路３０の端部に接続され、ストッカー３３は
搬送経路３１の端部に接続される。格納装置３５はプローブ検査装置７に接続さ
れる。
搬送経路３１の端部に接続される。格納装置３５はプローブ検査装置７に接続さ
れる。
【００４８】
また、上記のような構成を有する本発明の第２実施例による半導体集積回路製
造システムは、図１に示された第１実施例に係る半導体集積回路製造システムと
同様に動作するが、以下においては動作を相違点を中心に説明する。
造システムは、図１に示された第１実施例に係る半導体集積回路製造システムと
同様に動作するが、以下においては動作を相違点を中心に説明する。
【００４９】
まず、投入部２９に投入された各ウェーハを、搬送経路３０に沿って１枚ずつ
拡散装置１へ搬送し、拡散装置１内で拡散処理を施す。そして、拡散不良が生じ
た部分の有無を検査する。不良が生じていると判断される部分がある場合には、
不良部分の位置情報を得ると共に、その位置情報を通信回線９を通じて検査対象
選別部８へ供給する。
拡散装置１へ搬送し、拡散装置１内で拡散処理を施す。そして、拡散不良が生じ
た部分の有無を検査する。不良が生じていると判断される部分がある場合には、
不良部分の位置情報を得ると共に、その位置情報を通信回線９を通じて検査対象
選別部８へ供給する。
【００５０】
次に、拡散処理を施こしたチップをリソグラフィー装置３へ搬送し、リソグラ
フィー装置３内でパターニングする。そして、検査部４によりパターニング不良
が生じた部分の有無を検査し、不良が生じていると判断される部分がある場合に
は、その不良部分の位置情報を得て、位置情報を通信回線９を通じて検査対象選
別部８へ供給する。
フィー装置３内でパターニングする。そして、検査部４によりパターニング不良
が生じた部分の有無を検査し、不良が生じていると判断される部分がある場合に
は、その不良部分の位置情報を得て、位置情報を通信回線９を通じて検査対象選
別部８へ供給する。
【００５１】
次に、パターニングされたウェーハを搬送経路３１に沿っていずれかのエッチ
ング装置２５へ搬送し、エッチング装置２５内でエッチング処理を施す。そして
、エッチングされたウェーハを検査部６に搬送して、検査部６によりエッチング
不良が生じた部分の有無を検査する。不良が生じていると判断される部分がある
場合には、その不良部分の位置情報を得て、位置情報を通信回線９を通じて検査
対象選別部８へ供給する。このとき、搬送経路３１に沿って配設された複数のエ
ッチング装置２５により、複数のウェーハを並列的にエッチング処理することが
できる。また、他の製造工程における処理速度との調整を図るため、エッチング
されたウェーハを必要に応じてストッカー３３へ一時的に格納してもよい。
ング装置２５へ搬送し、エッチング装置２５内でエッチング処理を施す。そして
、エッチングされたウェーハを検査部６に搬送して、検査部６によりエッチング
不良が生じた部分の有無を検査する。不良が生じていると判断される部分がある
場合には、その不良部分の位置情報を得て、位置情報を通信回線９を通じて検査
対象選別部８へ供給する。このとき、搬送経路３１に沿って配設された複数のエ
ッチング装置２５により、複数のウェーハを並列的にエッチング処理することが
できる。また、他の製造工程における処理速度との調整を図るため、エッチング
されたウェーハを必要に応じてストッカー３３へ一時的に格納してもよい。
【００５２】
検査部６により検査がなされたウェーハは、再度搬送経路３０に沿って次に続
く処理装置（図示していない。）へ搬送され、順次所定の処理が施される。この
ようにして、処理が施されたウェーハはプローブ検査装置７へ搬送され、上記第
１実施例で詳しく説明したプローブ検査が実施が施される。なお、プローブ検査
を経たウェーハは、次工程を施すために格納装置３５へ搬送され格納される。
く処理装置（図示していない。）へ搬送され、順次所定の処理が施される。この
ようにして、処理が施されたウェーハはプローブ検査装置７へ搬送され、上記第
１実施例で詳しく説明したプローブ検査が実施が施される。なお、プローブ検査
を経たウェーハは、次工程を施すために格納装置３５へ搬送され格納される。
【００５３】
また、上記において、投入部２９とストッカー３３及び格納装置３５は、必ず
しもそれぞれ別個独立に配設される必要はなく、例えば投入部２９がストッカー
３３や格納装置３５の機能を兼ね備えることとしても良い。
しもそれぞれ別個独立に配設される必要はなく、例えば投入部２９がストッカー
３３や格納装置３５の機能を兼ね備えることとしても良い。
【００５４】
以上より、本実施例に係る半導体集積回路製造システムによれば、検査部６を
複数のエッチング装置２５に対して一つ設けるため、複数のエッチング装置２５
の各々に検査部を設ける必要はない。したがって、エッチング装置２５のコスト
を削減して半導体集積回路製造システム全体のコストを低減することができる。
また、各処理装置毎に検査部が内蔵された場合には、全検査部における延べの非
稼働時間が増大するが、複数の処理装置に共通な検査部６を設けることによって
、コストパフォーマンスを改善することができる。
複数のエッチング装置２５に対して一つ設けるため、複数のエッチング装置２５
の各々に検査部を設ける必要はない。したがって、エッチング装置２５のコスト
を削減して半導体集積回路製造システム全体のコストを低減することができる。
また、各処理装置毎に検査部が内蔵された場合には、全検査部における延べの非
稼働時間が増大するが、複数の処理装置に共通な検査部６を設けることによって
、コストパフォーマンスを改善することができる。
【００５５】
なお、本発明の第２実施例においては、エッチング装置２５のみが並列的に配
設される半導体集積回路製造システムについて説明したが、洗浄装置やＣＶＤ（
Chemical Vapor Deposition）装置等を並列的に配設してもよく、また、該並列
的に配設された複数の装置に対して共通の検査部を２以上設けることとしても、
図５に示された半導体集積回路製造システムと同様な効果を得ることができる。
設される半導体集積回路製造システムについて説明したが、洗浄装置やＣＶＤ（
Chemical Vapor Deposition）装置等を並列的に配設してもよく、また、該並列
的に配設された複数の装置に対して共通の検査部を２以上設けることとしても、
図５に示された半導体集積回路製造システムと同様な効果を得ることができる。
【００５６】
本発明は具体的に開示された実施例に限られず、本発明の範囲から逸脱するこ
となく様々な変形例及び改良例がなされるであろう。
となく様々な変形例及び改良例がなされるであろう。
【図１】
本発明の第１実施例による半導体集積回路製造システムの構成を示すブロック
図である。
図である。
【図２】
図１に示されたプローブ検査装置の構成を示す図である。
【図３】
図２に示されたプローブ検査装置の動作のフローチャートである。
【図４】
図２に示されたプローブ検査装置によるデータ変換動作を説明する図である。
【図５】
本発明の第２実施例による半導体集積回路製造システムの概略構成を示すブロ
ック図である。
ック図である。
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ
，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，
ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ
Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ
，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，
ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，
ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ
Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＯ，ＣＲ，ＣＵ，ＣＺ，ＤＥ
，ＤＫ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，
ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，Ｉ
Ｓ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ
，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，
ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，Ｐ
Ｔ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ
，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，
ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ
Claims (10)
- 【請求項１】 複数のデバイスを個々のデバイス毎に検査するデバイス検査
装置であって、 検査対象選別部は、前記デバイスの製造工程において不良であると判断された
不良デバイスを特定する情報に応じて、不良デバイスの検査を省くことを特徴と
するデバイス検査装置。 - 【請求項２】 請求項１に記載のデバイス検査装置であって、 マーキング部は、前記検査対象選別部により検査が省かれた前記デバイスに印
を付けることを特徴とするデバイス検査装置。 - 【請求項３】 請求項１に記載のデバイス検査装置であって、 不良デバイスを特定する情報を記憶部に格納することを特徴とするデバイス検
査装置。 - 【請求項４】 複数のデバイスを製造すると共に、製造不良が生じたデバイ
スを特定する情報を得るデバイス製造装置と、前記デバイス製造手段により製造
されたデバイスを検査するデバイス検査装置とを有するデバイス製造システムで
あって、 前記デバイス検査装置は、前記デバイス製造装置により行なわれる製造工程中
に形成された不良部分を有するデバイスを特定する情報に基づいて、該デバイス
に対する検査の実行を省略する検査対象選別部を含むことを特徴とするデバイス
製造システム。 - 【請求項５】 請求項４に記載のデバイス製造システムであって、 マーキング部は、前記検査対象選別部により検査が省かれた前記デバイスに印
を付けることを特徴とするデバイス製造システム。 - 【請求項６】 請求項４に記載のデバイス製造システムであって、 不良デバイスを特定する情報を記憶部に格納することを特徴とするデバイス製
造システム。 - 【請求項７】 複数のデバイス製造装置と、該デバイス製造装置により行な
われる製造工程により製造されたデバイスを検査する検査装置とを有するデバイ
ス製造システムであって、 検査部は、前記デバイス製造装置の少なくとも二つによる製造工程に供された
後、デバイスの製造工程中に該デバイスに不良が生じたかを判定する検査を行い
、不良と判定されたデバイスを特定する情報を取得し、 前記検査部は、デバイスの製造工程において不良と判定された不良デバイスを
特定する情報に基づいて、該デバイスに対する検査の実行を省略する検査対象選
別部を含むことを特徴とするデバイス製造システム。 - 【請求項８】 複数のデバイスを個々のデバイス毎に検査するデバイス検査
方法であって、 前記デバイスの製造工程において不良と判定された不良デバイスを特定する情
報を準備し、 該準備工程において準備された情報に基づいて、不良と判定された前記デバイ
スに対する検査の実行を省略する 各工程を有することを特徴とするデバイス検査方法。 - 【請求項９】 請求項８に記載のデバイス検査方法であって、 検査が省略された前記デバイスに印を付ける工程を有することを特徴とするデ
バイス検査方法。 - 【請求項１０】 請求項８に記載のデバイス検査方法であって、 該準備工程において準備された該情報をメモリに格納する工程を有することを
特徴とするデバイス検査方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000124875 | 2000-04-25 | ||
| JP2000-124875 | 2000-04-25 | ||
| PCT/JP2001/003525 WO2001082364A1 (en) | 2000-04-25 | 2001-04-24 | Semiconductor device inspection system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003535460A true JP2003535460A (ja) | 2003-11-25 |
Family
ID=18634934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001579355A Pending JP2003535460A (ja) | 2000-04-25 | 2001-04-24 | 半導体装置検査システム |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6969620B2 (ja) |
| EP (1) | EP1290726A4 (ja) |
| JP (1) | JP2003535460A (ja) |
| KR (1) | KR100779922B1 (ja) |
| CN (1) | CN1211851C (ja) |
| AU (1) | AU2001248851A1 (ja) |
| TW (1) | TW586170B (ja) |
| WO (1) | WO2001082364A1 (ja) |
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| US9037280B2 (en) * | 2005-06-06 | 2015-05-19 | Kla-Tencor Technologies Corp. | Computer-implemented methods for performing one or more defect-related functions |
| CN100403508C (zh) * | 2005-06-29 | 2008-07-16 | 联华电子股份有限公司 | 缺陷检测元件及其检测和制造方法 |
| CN103886113A (zh) * | 2014-04-04 | 2014-06-25 | 东莞铭丰集团有限公司 | 晶片盒内晶片的数据的采集与处理的方法及装置 |
| CN104949996A (zh) * | 2015-06-29 | 2015-09-30 | 广东溢达纺织有限公司 | 不停机自动标识纺织面料疵点的方法及系统 |
Family Cites Families (10)
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|---|---|---|---|---|
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| US5219765A (en) * | 1990-09-12 | 1993-06-15 | Hitachi, Ltd. | Method for manufacturing a semiconductor device including wafer aging, probe inspection, and feeding back the results of the inspection to the device fabrication process |
| JPH07176575A (ja) * | 1993-12-21 | 1995-07-14 | Fujitsu Ltd | 半導体装置の検査方法及び検査装置 |
| JPH07302819A (ja) | 1994-04-28 | 1995-11-14 | Kokusai Electric Co Ltd | 半導体素子の検査方法 |
| JP2755195B2 (ja) | 1994-12-08 | 1998-05-20 | 日本電気株式会社 | 半導体装置の製造方法及びその装置 |
| JPH10173021A (ja) * | 1996-12-12 | 1998-06-26 | Mitsubishi Electric Corp | 製造ライン解析方法及び製造ライン解析装置 |
| KR100216066B1 (ko) * | 1997-05-20 | 1999-08-16 | 윤종용 | 반도체 집적회로 소자 검사공정 제어 시스템 및 제어방법 |
| US6408219B2 (en) | 1998-05-11 | 2002-06-18 | Applied Materials, Inc. | FAB yield enhancement system |
| JPH11330184A (ja) | 1998-05-13 | 1999-11-30 | Mitsubishi Electric Corp | ウエハテスト方法 |
| WO2000014790A1 (fr) | 1998-09-03 | 2000-03-16 | Hitachi, Ltd. | Systeme d'inspection et procede de production d'un dispositif electronique l'utilisant |
-
2001
- 2001-04-24 TW TW090109786A patent/TW586170B/zh not_active IP Right Cessation
- 2001-04-24 AU AU2001248851A patent/AU2001248851A1/en not_active Abandoned
- 2001-04-24 KR KR1020027014268A patent/KR100779922B1/ko not_active IP Right Cessation
- 2001-04-24 US US10/258,444 patent/US6969620B2/en not_active Expired - Fee Related
- 2001-04-24 WO PCT/JP2001/003525 patent/WO2001082364A1/en active Application Filing
- 2001-04-24 CN CNB018084877A patent/CN1211851C/zh not_active Expired - Lifetime
- 2001-04-24 EP EP01922058A patent/EP1290726A4/en not_active Ceased
- 2001-04-24 JP JP2001579355A patent/JP2003535460A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012004219A (ja) * | 2010-06-15 | 2012-01-05 | Seiko Epson Corp | 半導体装置の検査方法及び、半導体装置の検査システム |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030155280A1 (en) | 2003-08-21 |
| KR100779922B1 (ko) | 2007-11-28 |
| EP1290726A4 (en) | 2005-04-13 |
| KR20020088001A (ko) | 2002-11-23 |
| CN1434981A (zh) | 2003-08-06 |
| CN1211851C (zh) | 2005-07-20 |
| US6969620B2 (en) | 2005-11-29 |
| AU2001248851A1 (en) | 2001-11-07 |
| TW586170B (en) | 2004-05-01 |
| EP1290726A1 (en) | 2003-03-12 |
| WO2001082364A1 (en) | 2001-11-01 |
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