JP2003535459A - 半導体装置のエッジ電流の抑制方法 - Google Patents

半導体装置のエッジ電流の抑制方法

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Abstract

(57)【要約】 ダイをつくりつけられたチップを、ウェーハの残りの部分から分割するか、切断するか又は他の方法で分離することによって製造される半導体ダイのエッジにおける物理的に破壊された領域に発生した少数キャリア（１８０）電流の、フォトダイオードアレイチップのエッジ（１７０）と外側ダイオード画素の間に挿置された能動ガード領域中へ又は外側画素自体の中への注入を抑制する受動機構。薄い金属層がそのエッジ領域のすべて又は一部をカバーしてショットキー障壁をつくる。この障壁は、隣接する半導体材料中に空乏領域を生成する。その空乏領域（１６０）は、金属−半導体の界面で又はその近くで発生した少数キャリアをその金属の方に向けて優先的に加速するエネルギー帯の分布を本質的につくって、これらキャリアをそのガード構造体の能動領域又はそのフォトダイオードの画素が集めるのを抑制する。

Description

【発明の詳細な説明】
【０００１】 ＜関連出願の相互参照＞ 本願は、発明の名称が「Technique For Suppression of Edge Current in Sem
iconductor Devices」で、２０００年４月２０日付けで出願された米国仮特許願
第６０／１９８，９１３号の優先権の特典を主張するものである。
【０００２】 ＜技術分野＞ 本発明は電磁放射線検出器に関し、より具体的に述べると、電磁放射線検出器
、特に裏面照射半導体フォトダイオードアレイ（backside-illuminated semicon
ductor photodiode array）に関する。
【０００３】 ＜背景＞ 典型的なフォトダイオードアレイは第一導電率型の半導体基板を備えており、
その基板は、おもて面に第二の逆の導電率型のドープされた領域のアレイが形成
され、そして裏面が第一導電率型の大量にドープされたバイアス電極層を有して
いる。簡潔にするため、前記おもて面のドープされた領域は、そのアノード又は
カソードとしての機能とは無関係に、以後、ゲートと呼称する。同様に、略語Ｂ
ＥＬは裏面のバイアス電極層を示すのに使用する。
【０００４】 下記考察の枠組みを提供するため、おもて面のドープされたゲート領域がｐ型
導電率を有し、基板がｎ型であり、これに対応して裏面のバイアス電極層が大量
にドープされたｎ型層であるフォトダイオードアレイの一実施例を、以下に利用
する。本願のすべての記載事項と特許請求の範囲は、すべての導電率型が逆にな
り、これに対応して、電荷キャリア、印加される電圧及び電界の極性が変化した
場合でも等しく当てはまる。
【０００５】 典型的には、ゲートとバイアス電極層は、結晶半導体基板の内部に形成される
。それ故に、これらの層は該基板に固有（native）で該基板とホモ構造（homost
ructural) の層である。大部分の実施態様では、基板の外部の１又は２以上の非
固有（non-native）でヘテロ構造（heterostructural）の導電性層で形成された
外部ゲートコンタクトが、各おもて面ゲートの一部分の上に形成される。同様に
、１又は２以上の非固有でヘテロ構造の外部バックコンタクト（外部裏側接触部
）を、裏面バイアス電極層の全体又は一部分の上に形成してもよい。シリコン基
板の場合、ゲートコンタクトは、１又は２種以上の金属、金属−シリコン金属間
化合物もしくは堆積された大量ドープポリシリコン、又は複数のこれら材料の組
合せによって通常形成される。このことに関連して、ポリシリコンは、結晶シリ
コン基板に対して非固有でかつヘテロ構造であると考えられる。同様に、二酸化
ケイ素（ＳｉＯ２）すなわちケイ素のアモルファスな（無定形の）「固有酸化物
」は、このことに関連して該基板に対して非固有でかつヘテロ構造である。シリ
コンフォトダイオードアレイに対するバックコンタクトとしては、同じ材料又は
１又は２種以上の透明導電性材料、例えば酸化インジウムと酸化スズのアモルフ
ァスで一般に非化学量論的混合物であるインジウム−スズ酸化物を使用できる。
多くの用途では、読出し回路のアレイも基板のおもて面に形成される。
【０００６】 逆方向バイアスと呼ばれている電位差を、ゲートとバイアス電極層の間に印加
して、おもて面上のゲートと基板の間のｐ−ｎ接合部から基板中に延びる空乏領
域を基板内につくることができる。したがって前記ゲート、基板及びＢＥＬによ
って、フォトダイオードが実現される。外部ゲートコンタクト又はバックコンタ
クトは、フォトダイオードアレイへの電気接続を容易にするため提供される補助
素子であり、該フォトダイオードアレイの必須部品ではない。
【０００７】 このようなフォトダイオードアレイは、おもて面から光子を受け取るおもて面
照射モード（frontside-illuminated mode）又は裏面から光子を受け取る裏面照
射モード（backside-illuminated mode）で配置構成することができる。しかし
、おもて面照射モードは、通常、裏面照射モードより外部量子効率（集められた
フォトキャリアの入射光子に対する比率）が低くなる。なぜならば、ゲートコン
タクト及び読出し回路（設置されている場合）の導電性素子が、おもて面上のア
レイの能動感光面積を減らすからである。これに対し、その裏面全体は、適正に
配置構成されると、入射放射線を集めるのに使用することができる。
【０００８】 他の要因がすべて等しければ、感光性を高めると、信号／雑音比（signal-to-
noise ratio）が増大する。基板内の直接的な（固有の）検出又は間接的な検出
（例えば以下に考察するシンチレーターを使用する検出）を使用して単一粒子放
射線を検出する用途では、感光性を高めると粒子エネルギーの分解能（particle
energy resolution）が改善される。その上、導電線（conducting line）及び
他の物理的特徴、例えばおもて面の誘電体の厚さのステップが、隣接するフォト
ダイオードの感光領域中に光を散乱させて、画像のコントラストを低下させるこ
とがある。コントラストが低下すると、該アレイの変調伝達関数を変えるので、
そのアレイの有用な空間分解能（useful spatial resolution）を低下させるこ
とがある。それ故、裏面照射フォトダイオードアレイは、感光度、信号／雑音比
、粒子エネルギー分解能及び空間分解能を改善するため、画像形成の用途に使用
することが多い。
【０００９】 裏面照射フォトダイオードの場合、光電流が一般に、帯間吸収によって生成す
る。半導体基板のバンドギャップより大きいエネルギーを有する光子は、基板の
裏に入って吸収され、電子空孔の対を生成する。電子空孔の対がゲートの空乏領
域の外側に生成すると、その少数キャリア（この例では空孔）が、前記ゲートの
うちの一つの下側の空乏領域のエッジに拡散する。該空乏領域内の電界は、該空
孔を該ゲートへ向けて加速することによって該空孔を「集める」。しかし、光子
がゲートの空乏領域内に吸収されると、その電界は上記空孔を「集める」が、そ
の電子を、空乏化されていない基板の方へ加速し、又はゲートの下の基板が完全
に空乏化されていると、電子を裏面のバイアス電極層の方へ加速する。両方の場
合、光電流は、フォトダイオード、及びゲートとバイアス電極層間のバイアスを
維持する外部回路を流れる。読出し回路系が同じ半導体基板上に設置されている
と、各ゲートと結合している回路素子は、光電流、光子の吸収によって生じる電
荷の量又は両者の組合せの数学関数を表す信号を生成する。
【００１０】 夜間の写真、核医学の画像形成、光子医学の画像形成、Ｘ線コンピュータ断層
撮影及び衝撃光子検出などの光のレベルが低い画像形成の用途では、フォトダイ
オードアレイが、高い外部光子変換効率（基板の裏面に入射した光子に対する集
められたフォトキャリアの比率と定義される）及び極めて低い逆バイアス漏洩電
流を同時に示すことが重要である。簡潔のために、用語「量子効率」を以後、外
部光子変換効率を表すのに使用し、用語「漏洩電流」は逆バイアス漏洩電流を表
すのに使用する。
【００１１】 光レベルが低い画像形成システムでは、その入力光信号は、持続時間が数ナノ
秒〜数マイクロ秒の短いパルスの形態であることが多い。これらの用途の場合、
フォトダイオードは、約１０〜１００ｎｓ以下の範囲の、ひとまとめとして遷移
時間と呼ぶか又は別々に立上り及び降下時間と呼ぶことが多い短いパルス応答時
間を有していることが非常に有益である。該フォトダイオードアレイに付随する
信号処理システムは、一般に、光パルスの長さと同じ程度の長さの固定持続時間
のタイムウィンドウ内に発生した光電流を統合することによって出力パルスを「
整形（shape）」する。
【００１２】 １又は２以上の長い遷移時間を有するフォトダイオードアレイは、入力光パル
スより有意に長い出力光電流パルスを生成する。これらの長い光電流パルスは、
信号を処理する電子機器から、より高速のフォトダイオードアレイからの出力パ
ルスより小さい出力パルスを生成する。それ故、低速フォトダイオードアレイは
、信号処理電子機器から低出力信号をもたらすので、画像の信号／雑音比が低下
する。
【００１３】 高い量子効率を達成するために、バイアス電極層は、入射放射線を透過するよ
う充分薄くなければならず、しかも各ゲートの下側の全領域にわたって均一な空
乏を維持するのに適当な等電位面を基板の裏面に提供するため充分に導電性でな
ければならない。
【００１４】 また、該バイアス電極層は、結晶学的欠陥の密度が低くなければならず、かつ
深い準位の不純物を含有していてはならない。これらの基準が満たされると、前
記ＢＥＬは、ＢＥＬ内に発生したフォトキャリアの再結合を最小限にするのに充
分な長い少数キャリアの寿命を示し、その結果、ＢＥＬ内に発生したフォトキャ
リアの収集効率が最大になる。したがってＢＥＬは光学的「デッドレーヤー（de
ad layer）」ではない。
【００１５】 フォトダイオードのパルス応答時間は、約５〜２５ｋΩ−ｃｍの範囲内の高い
抵抗率を有しかつゲートの下側の基板を完全に空乏化するのに充分な逆バイアス
条件下で作動される半導体基板を使用することによって最小限にすることができ
る。このような完全な空乏化条件下では、その空乏領域の電界が裏面のバイアス
電極層まで広がる。
【００１６】 個々のフォトダイオードが、超低漏洩電流密度（例えば室温にて（約１ｎＡ／
ｃｍ２未満）を達成するには、（１）基板；（２）バックコンタクト構造体（バ
イアス電極層とその上に形成される追加の層を含む）；（３）ゲート領域間及び
外側ゲートとそれを取り囲む領域との間のおもて面領域；並びに（４）基板が「
ダイス（dice）されて」個々のフォトダイオードアレイチップを形成するときに
形成される基板のエッジによる、全漏洩電流に対する寄与を低下させる必要があ
る。
【００１７】 基板のバルク発生電流（bulk generation current）は、「ゲッタリング（get
tering）」すなわち高温処理（シリコン基板の場合一般に１０００℃以上で実施
される）で低下させることができるが、この処理で歪み、損傷し又は大量にドー
プされた単一又は組み合わされた、基板の裏面上の層が、不純物又は結晶学的欠
陥を引きつけて捕獲する。また結晶学的欠陥は、前記ゲッタリング処理を行って
いる間の再結合によって消去することができる。歪み、損傷し又は大量にドープ
された「ゲッタリング層」又は層を続いて除去し、これにより吸収された不純物
と欠陥を取り除く。基板が一旦ゲッター処理されたならば、新しい不純物の導入
又は追加の欠陥の生成を防止するため、その後の高温処理は避けねばならない。
基板のその後のすべての化学処理や操作は、再汚染を避けるため周到に清潔でな
ければならない。
【００１８】 シリコンフォトダイオードアレイのおもて面に生成する電流は、低漏洩面を生
成することが分かっている条件下で、熱で成長する二酸化ケイ素（ＳｉＯ２）層
を用いて通常、最小限にされる。これらの酸化物は、前記ゲッタリング処理を行
う前又は行うのと同時に、一般に成長させる。低温（４００℃未満）処理をゲッ
タリング処理の後に行って、表面漏洩を最適化することができる。
【００１９】 バックコンタクト構造体に関連する漏洩電流を最小限にするには、いくつもの
相いれない要件に対処する必要がある。先に考察したように、該バイアス電極層
は、光を透過するため充分に薄くなければならない。しかし、このような薄い層
は容易に損傷し、その損傷領域は非常に効率的に漏洩電流を生成する。完全な空
乏化条件下で、バイアス電極層は、その層に、空乏領域の電界を終わらせるのに
充分な電気的に能動の（すなわち中性ではなく電荷を有する）ドーパント原子を
含有していなければならない。結晶半導体基板の裏面；又は基板と、裏面の導電
率を高めるためもしくは入射光子の反射を減らすために基板の裏面の上に形成さ
れたオーバーレーヤーと、の間の界面（インターフェース）は、基板の結晶構造
が不完全に終わる領域である。このような領域は高い漏洩電流を生成し得る。そ
の電界は、ＢＥＬを貫通してかような界面に到達すると、そこに生成した電流を
効率的に集める。同様にその電界は、ＢＥＬ内の不純物又は欠陥によって生成す
る漏洩電流を集める。ＢＥＬ中の空乏化されていない領域は、一般に高度にドー
プされているので効率的に漏洩電流を生成することはない。一方、ＢＥＬの空乏
化領域中の深い準位の不純物と欠陥は、大きな漏洩電流を生成する。ＢＥＬは、
少数キャリアの長い寿命を示さない場合、フォトダイオードの漏洩電流を低下さ
せることができる。
【００２０】 エッジ漏洩電流は、通常、画素のアレイを囲むガード構造体を設けることによ
って抑制される。これらの構造体は、ダイスされたエッジに生成した漏洩電流を
、その電流が画素自体に到達する前に集める。
【００２１】 ガード構造体は多種類の用途のために開発されている。特に、多種類の配置構
成のガード構造体[フィールドターミネーション（field termination）又は単に
ターミネーションと呼ばれることが多い]が、パワー半導体デバイスの表面絶縁
破壊（ブレークダウン）を抑制するために開発されている。これらのターミネー
ションは、一般に、ガードリングとも呼ばれていて、一連の環状の大量にドープ
された「フィールドリング（field ring）」で構成されている。１又は２以上の
フィールドリングが、ガードリングに隣接する絶縁領域にオーバーラップしてい
る環状導電層に電気接続されて、半導体基板の表面電位を制御する。このような
環状導電体は、等電位リングと呼ばれる。一般に、該フィールドリング及び連結
する等電位リングは受動浮遊装置であるが、いくつもの実施態様は、能動バイア
ス素子を利用する。半導体基板に対して絶縁されている、バイアスされた導電層
はフィールドプレート（field plate）と呼ばれる。
【００２２】 フィールドターミネーション構造体の主目的は、半導体基板のおもて面に平行
な電界の分布を制御することである。簡潔のため、用語「水平」はこの方向を示
すのに以後、利用する。良好に設計されたターミネーションは、ガードリング間
の空間に、比較的均一な水平の電界の配置構成を生成する。特に、このターミネ
ーションは、水平電界の最大値を低下させて、表面絶縁破壊と表面漏洩電流を抑
制しなければならない。
【００２３】 表面絶縁破壊を抑制する他の方法としては、おもて面、ダイスされたエッジ又
は両者のベベリング（傾斜付け、beveling）；トレンチエッチング；イオン注入
による表面ドーピングプロフィルの修正；及び広いバンドギャップ基板（例えば
ガリウムヒ素(ＧａＡｓ)）のイオン注入損傷による半絶縁性表面領域の形成があ
る。
【００２４】 表面漏洩電流を最小限にするため、低漏洩電流の半導体フォトダイオードアレ
イ用のガード構造体は、パワーデバイスのそれと同じ原理にしたがって設計しな
ければならない。アバランシェ機構を利得機構として採用するように具体的に設
計されているフォトダイオードアレイを除いて、低雑音のフォトダイオードアレ
イは、基板と同様にバルク絶縁破壊を起こすような電圧に近い電圧ではほとんど
作動しない。しかし、以下に考察するように、フォトダイオードアレイのガード
構造体の大きさを小さくすると、高い水平電界をもたらすことがある。
【００２５】 パワー半導体デバイスと低雑音半導体フォトダイオードアレイの両者の、フィ
ールドターミネーション構造体は、その装置の主な使用に対し補助的に使用され
る。該ガード構造体が存在すると、個々のダイス「チップ（chip）」の面積が増
大するので、主目的のための、基板表面積の利用効率が低下する。複数のフォト
ダイオードアレイチップで構成されたモザイク（寄せ集め）検出器に組み込むか
又は「突き合わせる」ように設計されたフォトダイオードアレイにおいて、ガー
ド構造体は、該モザイク検出器の有効感光面積を減らす。またガード構造体は、
隣接するアレイ中の外部フォトダイオード間に光学的に不活性のギャップを導入
する。個々のアレイ中の個々のフォトダイオードの間隔が、該ガード構造体が課
する間隔に適合するように、意図的に、充分間隔をおいて配置されていない場合
は（したがって面積の利用効率はさらに低下する）、ガード構造体が存在すると
、モザイク検出器の画素の間隔が不均一になる。画素の間隔が不均一であると画
像分析が複雑になり、検出器の画質が損われる。
【００２６】 それ故、半導体フォトダイオードアレイでは、ガード構造体が占める面積を最
小限にすることが非常に望ましい。個々のフォトダイオードの空乏領域に存在す
る電界は低いにもかかわらず、ガード構造体は注意深く設計して、高い電界と付
随する高い表面漏洩電流を避けねばならない。
【００２７】 半導体チップに注入されるエッジ発生電流（edge generation current）の大
きさは、フォトダイオードアレイ用のガード構造体を設計する際に考慮しなけれ
ばならない。他の要因がすべて同じであれば、エッジ発生電流が大きければ大き
いほど、ガード構造体が集める電流は大きくなる。簡潔のため、ガード構造体が
集める電流は、以後、内部ガード電流と呼ぶ。一般に、この内部ガード電流のい
くらかが、ガード構造体と個々のフォトダイオード画素の電流経路に共通の回路
素子を流れる。これらの回路素子は、フォトダイオードアレイチップ内の寄生素
子、内部回路系の接触子とワイヤに付随する寄生素子、意図的な回路素子又は複
数のこれらタイプの素子の組合せである。簡潔のため、用語「ガード電流」を、
これら共通の素子を流れる内部ガード電流の部分を表すため、以後使用する。こ
れら共通素子中に、該ガード電流が生成する雑音は、ガード電流によって単調に
増大し、ガード電流の平方根に比例することが多い。他の事情が同じであれば、
エッジ発生電流が大きければ大きいほど、画像の雑音レベルが高くなりかつ画質
が低下する。
【００２８】 単一のガード構造体が、例えば少数キャリアを再結合することによってエッジ
電流を抑制する１又は２以上の受動領域、及びダイスされたエッジから注入され
た少数キャリアを集める１又は２以上の能動領域を組み入れることができる。こ
のような構造体において、能動領域が集める内部ガード電流は、前記能動領域と
ダイスされた領域の間の距離を大きくすることによって減らすことができる。完
全に受動のガード構造体において、他の要因がすべて同じであれば、アレイ中の
外側のフォトダイオード画素が集めるエッジ発生電流の比率は、外側画素とチッ
プのエッジとの間の距離を増大することによってしか低下させることができない
。能動ガード領域又は外側画素の、ダイスされたエッジからの距離が大きくなる
と、ガード構造が占める面積が増大して、先に考察した有害作用が付随して起こ
る。
【００２９】 したがって、フォトダイオードアレイチップのエッジが基板中に注入する全発
生電流を減らしてガード構造体が占める面積を減らしやすくし、先に考察によっ
て示唆される性能の利点が付随して生じる方法が要望されている。
【００３０】 ＜概要＞ 本発明は、ダイをつくりつけられたチップをウェーハの残りの部分から分割す
るか、切断するか又は他の方法で分離することによって製造される半導体ダイの
エッジにおける物理的に破壊された領域に発生した少数キャリア電流の、フォト
ダイオードアレイチップのエッジと外側フォトダイオード画素の間に挿置された
能動ガード領域中へ又は外側画素自体の中への注入を抑制する受動機構で構成さ
れている。本発明では、薄い金属層が該エッジ領域の全体又は一部を覆ってショ
ットキー障壁をつくる。この障壁は、隣接する半導体材料に空乏領域を生成する
。その空乏領域は、金属−半導体の界面又はその近くで発成した少数キャリアを
その金属の方に向けて優先的に加速するエネルギー帯の分布を本質的につくって
、これらキャリアを、該ガード構造体の能動領域又はフォトダイオード画素が集
めるのを抑制する。いくつかの実施態様では、前記金属層は、半導体基板との化
学反応によって、導電性の金属−半導体の金属間化合物に変換されている。この
反応は、熱処理、短時間、熱処理、レーザー処理又は他の方法によって、誘発で
きる。金属間化合物／半導体の対は、形成されると、ショットキー障壁が生成し
て上記利益が得られる。金属層の堆積及び金属−半導体金属間化合物の形成（形
成される場合）は、バルク基板の再汚染及び「ゲッタリングの損失」を防止する
低温で行うことができる（最高約６００℃〜６５０℃より低い温度、しかしより
典型的なのは約３００℃より低い温度での熱処理；レーザー処理中又は短時間熱
処理中に、数ナノ秒〜数秒間という短時間、全体又は局所の温度が上記温度より
高くなることがある）。
【００３１】 この方法の二次的利益は、（１）環境の作用に対する装置の感度を同時に低下
させ、そして（２）チップのエッジの近くの空乏化されていない基板材料を使用
して、ダイのおもて面と裏面の間の抵抗接続を行う、間接的な裏面コンタクト構
造体の寄生直列抵抗を低下させる（２０００年６月２９日付けで出願されたCarl
sonらの米国特許願第０９／６０７，５４７号）ことである。
【００３２】 本発明の上記又は他の特徴と利点は、下記詳細な説明を読みかつ添付図面を参
照することによってより明らかになるであろう。
【００３３】 ＜発明の詳細な説明＞ 本発明の一実施態様では、金属薄膜又は導電性の金属−半導体金属間化合物の
薄膜が、裏面照射半導体フォトダイオードアレイダイのエッジ上に形成されて、
半導体の基板材料上に、ショットキー障壁の高さが高い金属−半導体（ショット
キー）障壁構造体が形成される。好ましい一実施態様では、上記金属を形成する
ために、フォトダイオードアレイを製造するのに必要な工程ステップの数が有意
に増えることもなく、または半導体基板のバルク汚染を起こすのに充分な期間の
高温−時間サイクルにフォトダイオードアレイチップがさらされることもない。
【００３４】 図１は半導体フォトダイオードアレイ構造体１００の断面図を示す。基板１１
０は第一導電率型（例えばｎ型）である。第二の逆の導電率型（この実施例では
ｐ型）の大量にドープされたゲート領域１２０が、おもて面１３０の近くの基板
１１０内に形成されている。第一導電率型のバイアス電極層１４０が、裏面１５
０の近くの基板１１０内に形成されている。適切なバイアス電位（この実施例で
は正の電位）を、ゲート領域１２０に対してバイアス電極層１４０に加えて、複
数の空乏領域１６０を個々のゲート領域の下側につくることができる。典型的な
設計では、ゲート領域の大きさと間隔は、個々の空乏領域１６０が、アレイの動
作バイアスにおいて、図に示すような単一の連続空乏領域に移行するような大き
さと間隔である。したがって一つのフォトダイオードが、ゲート領域１２０、ゲ
ート領域１２０の下側の基板１１０及びバイアス電極層１４０によって実現され
る。
【００３５】 ダイシングの後、基板１１０は、１又は２以上のエッジ１７０で終わっている
。エッジ１７０の近くの破壊された領域に発生した少数キャリア（この実施例で
は正孔）１８０は、フォトダイオード画素のうちの一つの空乏領域１６０の外側
部分に拡散し、その画素によって集められる。
【００３６】 図２は、本発明の一実施態様による、エッジ漏洩電流の注入を減らした改良さ
れた半導体フォトダイオードアレイ２００を示す。エッジに発生した電流の基板
１１０への注入は、図１のダイスされたエッジ１７０の上に形成された金属層１
９０によって抑制される。その金属層１９０は、ダイスされたエッジ１７０の上
に金属層１９０を形成して基板１１０と反応させることによって、導電性金属間
化合物層に変換されている。この変換は、熱反応、短時間熱処理、レーザー処理
などの巨視的にみて低温の方法で実施することができる。その金属層又は金属間
化合物層１９０は、基板１１０とショットキー障壁を形成して、基板１１０内に
空乏領域２１０をつくる。
【００３７】 上記ショットキー障壁構造体は、ショットキー障壁の空乏領域２１０の外側の
基板中へのエッジ発生電流の注入を抑制する。元のダイスされたエッジ１７０の
位置又はその近くの基板１１０内に発生した少数キャリア１８０（この実施例で
は正孔）は、該ショットキー障壁の空乏領域２１０の電界によって、金属層又は
金属間化合物層１９０の方に向けて加速される。これら電荷キャリアの運動によ
る電流は、金属層又は金属間化合物層１９０、バイアス電極層１４０及び基板１
１０で実現されるショットキーダイオード構造体内を流れる。それ故、その電流
は内部電流ループ内を流れるので、そのフォトダイオードアレイからの画像を検
出するために使用される外部回路によって検出され得ない。
【００３８】 前記金属薄膜を堆積させるのに利用される方法は高収率でなければならない。
このような実施態様の一つは、置換めっき法（浸漬めっき法と呼ばれることが多
い）を利用して、外部電位を加える必要なしに、化学反応で、基板材料の原子を
金属原子で置換することによって薄い金属層を形成させる。浸漬めっき法では、
金属薄膜の堆積は、該薄膜自体の外表面に対する基板原子の供給に依存している
。したがって、該金属薄膜の成長は自己制限的であるから、この方法ではごく薄
い層だけが成長する。本発明は、薄い連続導電性薄膜しか必要としない。しかし
、より厚い層が要望される場合は、自己触媒反応による無電解堆積法（ＡＥＤ）
を利用できる。ＡＥＤでは、金属層は化学反応によって堆積され、その化学反応
は、一旦開始されると、金属のさらなる堆積を触媒する副生成物を放出する。し
たがって、ＡＥＤを利用して、任意の厚さの薄膜を堆積させることができる。
【００３９】 ｎ型シリコン基板の場合、白金（Ｐｔ）とパラジウム（Ｐｄ）がその金属層に
用いる優れた選択物である。これら両金属はｎ型Ｓｉ上で高いショットキー障壁
の高さを示し（Ｐｔ，０．９０ｅＶ；Ｐｄ，０．８１ｅＶ）、そして両金属は浸
漬めっき法によってＳｉ上に直接堆積させることができる。その上に、ＰｔとＰ
ｄの両者は、低温でシリコンと導電性金属間化合物を形成する。ＰｔＳｉとＰｄ２ Ｓｉは、低温度（おおむね３００℃以下）で形成させることができ、Ｓｉ上に
安定なショットキー障壁を形成する。ＰｔＳｉとＰｄ２Ｓｉはそれぞれ、ｎ型Ｓ
ｉ上に０．８４ｅＶと約０．７４ｅＶのショットキー障壁の高さを有している。
これらの障壁は未反応金属の障壁高さより低いが、該金属間化合物が形成される
とき、元の金属−シリコン界面（インターフェース）を消滅させる。界面の汚染
物は、前記化合物相にトラップされるようになり、そしてさらに、その界面の近
くの損傷した層がいくらか消滅される。したがって、金属間化合物層の形成は、
低温局所表面ゲッタリング機能を果たす。化合物／Ｓｉの接触（コンタクト）は
高度に安定である。
【００４０】 半導体基板がｐ型である場合、選択される金属は、ｎ型半導体上に低い高さの
ショットキー障壁を有する金属である。ｐ型Ｓｉの場合、チタン（Ｔｉ）とアル
ミニウム（Ａｌ）などの金属が適切である。ケイ化ハフニウム（ＨｆＳｉ）及び
ケイ化ジルコニウム（ＺｒＳｉ２）のような障壁の高さが低い金属間化合物は、
ＰｔＳｉとＰｄ２Ｓｉの場合より高い温度（５５０〜６００℃）で生成するので
それほど魅力はない。
【００４１】 この方法は、基板をダイスした後、直ちに実施することができる。ダイスして
いる間、基板１１０の裏面１５０は、ダイスしている間に基板を支持し固定する
のに使用することが多い通常のダイシングテープのフィルムで保護することがで
きる。基板のおもて面１３０はフォトレジストの層で保護することができる。フ
ォトレジストは、ダイシング中、おもて面を保護するために共通に使用される。
したがって、めっき行程中の腐蝕に対しておもて面１３０と裏面１５０を保護す
るのに追加の工程ステップを必要としない。ダイシングを行った後、基板から放
出された粒子、フォトレジスト及びダイシングテープは、通常の半導体処理法を
利用して吹きとばすか又は洗い流すことができる。個々のフォトダイオードアレ
イのダイスされたエッジ１７０は、フッ素水素酸の希釈溶液又は緩衝もしくは非
緩衝の溶液でかるくエッチングするか又は緩やかなシリコンエッチングを行って
、表面酸化物又は破壊されたエッジ領域の部分を除くことができる。このエッチ
ング溶液は、使用される場合、洗い流され、次いでそのフォトダイオードアレイ
は脱イオン水中ですすがれ次に乾燥される。
【００４２】 次に、上記フォトダイオードアレイチップに、浸漬めっき溶液を流し掛ける。
金属めっきを行った後、そのめっき溶液を洗い流し、次にフォトダイオードアレ
イは脱イオン水中ですすがれ次に乾燥される。通常の方法を利用して、エッジを
めっきした完成アレイをダイシングテープから外し、そしてフォトレジスト層を
除くことができる。所望により、金属薄膜は、さきに考察したような熱反応など
の方法によって、導電性の金属間化合物層に変換することができる。
【００４３】 エッジ発生電流の半導体基板への注入を抑制することに加えて、本発明には、
その光検出アレイ構造体に対し追加の有益な効果がある。金属薄膜と特に導電性
の金属間化合物薄膜は、ダイシング中に生じる基板の全表面を、外部の溶液、気
体、汚染物質などの環境要因に対してシールする。したがって、本発明は、フォ
トダイオードアレイ構造体の環境作用に対する安定性を高める。さらに、間接的
な裏面コンタクトを利用するフォトダイオードアレイ構造体において、金属又は
金属間化合物の薄膜は、基板おもて面の大量にドープされた「モート（moat）」
コンタクト（「窪地」接合部）と基板裏面の大量にドープされたバイアス電極層
との間の導電経路を提供する。この経路は、そのモートとバイアス電極層の間の
空乏化されていない基板領域の抵抗と並列である。したがって、本発明は、間接
的な裏面コンタクト構造体に固有の寄生直列抵抗を低下させて、そのフォトダイ
オードアレイの雑音出力に対するこの寄生抵抗の寄与を低下させる。
【００４４】 このエッジ発生電流抑制方法を、高抵抗率（約５〜２５ｋΩ−ｃｍ）のｎ型シ
リコン基板中に製作した１６素子（４×４画素）のフォトダイオードアレイで実
証した。金属白金の薄膜を、室温で水溶液から浸漬めっきすることによってつく
った。
【００４５】 本発明のいくつもの実施態様を説明してきた。しかしながら、各種の変型を、
本発明の精神と範囲から逸脱することなく実施できると解される。したがって、
その外の実施態様は本願の特許請求の範囲の範囲内にある。
【図面の簡単な説明】
【図１】 本発明の一実施態様の、エッジ漏洩電流の注入を抑制するためエッジ
領域の部分をカバーする金属層を形成する前の半導体フォトダイオード構造体の
断面図を示す。
【図２】 本発明の一実施態様の、エッジ領域の部分をカバーする金属層を有す
る半導体フォトダイオードアレイ構造体の断面図を示す。

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置のエッジ電流を抑制する方法であって、 基板上に半導体装置を形成し、 前記半導体装置を所望の大きさにダイスし、 前記半導体装置のダイスされたエッジの少なくとも一部分を金属層でコートし
    てショットキー障壁を形成する、 ことを含んでなる方法。
  2. 【請求項２】 前記半導体装置がフォトダイオードアレイであることをさらに含んでいる請求
    項１に記載の方法。
  3. 【請求項３】 前記ダイスされたエッジを、置換めっき法を利用してコートすることをさらに
    含んでいる請求項１に記載の方法。
  4. 【請求項４】 前記ダイスされたエッジを、自己触媒無電解堆積法を利用してコートすること
    をさらに含んでいる請求項１に記載の方法。
  5. 【請求項５】 前記ダイスされたエッジを、前記金属層でコートする前にエッチングすること
    をさらに含んでいる請求項１に記載の方法。
  6. 【請求項６】 前記ダイスされたエッジを、その全エッジを前記金属層でコートすることによ
    って、汚染及び環境作用に対してシールすることをさらに含んでいる請求項１に
    記載の方法。
  7. 【請求項７】 少なくとも一つのエッジの全体を前記金属層でコートすることによって、間接
    的なおもて面−裏面コンタクトの直列抵抗を減らすことをさらに含んでいる請求
    項１に記載の方法。
  8. 【請求項８】 一つ又は複数のゲート領域及び一つのバイアス電極を有し、１又は２以上のエ
    ッジで終わっている基板、及び 前記エッジのうち少なくとも一つの少なくとも一部をコートし、そしてエッジ
    発生電流の前記基板への注入を抑制するショットキー障壁を提供する金属層、 を含んでなるフォトダイオードアレイ。
  9. 【請求項９】 前記基板がｎ型基板である請求項８に記載のフォトダイオードアレイ。
  10. 【請求項１０】 前記金属層が白金又はパラジウムで構成されている請求項９に記載のフォトダ
    イオードアレイ。
  11. 【請求項１１】 前記基板がｐ型基板である請求項８に記載のフォトダイオードアレイ。
  12. 【請求項１２】 前記金属層がチタン又はアルミニウムで構成されている請求項１１に記載のフ
    ォトダイオードアレイ。
  13. 【請求項１３】 前記金属層が前記エッジのうち少なくとも一つの全体をコートしている請求項
    ８に記載のフォトダイオードアレイ。
  14. 【請求項１４】 前記金属層が、前記基板との反応によって、導電性の金属間化合物層に変換さ
    れている請求項８に記載のフォトダイオードアレイ。
  15. 【請求項１５】 前記基板が空乏領域を含んでいる請求項８に記載のフォトダイオードアレイ。
  16. 【請求項１６】 前記金属層が、前記空乏領域の外側のエッジ発生電流を抑制する請求項１５に
    記載のフォトダイオードアレイ。
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