JP2003533946A - クアドラチュア送受信器用利得制御器 - Google Patents

クアドラチュア送受信器用利得制御器

Info

Publication number
JP2003533946A
JP2003533946A JP2001585470A JP2001585470A JP2003533946A JP 2003533946 A JP2003533946 A JP 2003533946A JP 2001585470 A JP2001585470 A JP 2001585470A JP 2001585470 A JP2001585470 A JP 2001585470A JP 2003533946 A JP2003533946 A JP 2003533946A
Authority
JP
Japan
Prior art keywords
signal
bit
input
output
component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001585470A
Other languages
English (en)
Other versions
JP2003533946A5 (ja
Inventor
ザルビンスキー，マイケル
パズ，ロネン
コイフマン，ウラジミール
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JP2003533946A publication Critical patent/JP2003533946A/ja
Publication of JP2003533946A5 publication Critical patent/JP2003533946A5/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40—Circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
    • H03D3/007—Demodulation of angle-, frequency- or phase- modulated oscillations by converting the oscillations into two quadrature related signals
    • H03D3/009—Compensating quadrature phase or amplitude imbalances
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/38—Angle modulation by converting amplitude modulation to angle modulation
    • H03C3/40—Angle modulation by converting amplitude modulation to angle modulation using two signal paths the outputs of which have a predetermined phase difference and at least one output being amplitude-modulated
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/36—Modulator circuits; Transmitter circuits
    • H04L27/362—Modulation using more than one carrier, e.g. with quadrature carriers, separately amplitude modulated
    • H04L27/364—Arrangements for overcoming imperfections in the modulator, e.g. quadrature error or unbalanced I and Q levels
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/38—Demodulator circuits; Receiver circuits
    • H04L27/3809—Amplitude regulation arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W52/00—Power management, e.g. TPC [Transmission Power Control], power saving or power classes
    • H04W52/04—TPC
    • H04W52/52—TPC using AGC [Automatic Gain Control] circuits or amplifiers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Control Of Amplification And Gain Control (AREA)

Abstract

(57)【要約】 信号対（Ｉ，Ｑ）を、第１チャネル（２９１，Ｉ）及び第２チャネル（２９２，Ｑ）により送る無線回路（２９９）において、利得制御器（２００）は、それらチャネルにおける全体利得（ＧI，ＧQ）間の差をモニタし、そして利得決定制御信号（Ｗ）を複数のチャネルのうちの１つにフィードバックすることにより、利得の不均衡を補正する。制御器は、高いサンプリング速度で動作して、チャネル入力（２８１，２８２）及びチャネル出力（２８３，２８４）のそれぞれでの信号対をモニタし、且つ差信号（ΔＸ，ΔＹ）を、デシメートされたサンプリング速度（ＦR）で利得制御信号（Ｗ）を計算する積分器（２８０）に供給する第１（２２１−２２４）及び第２（２１１−２１４）の複数のシングルビット比較器を有する。

Description

【発明の詳細な説明】
【０００１】 ［発明の分野］ 本発明は、一般的に、同相及び直角位相チャネルを有する電子回路に関し、そ
して詳細には、そのような回路のための利得制御器及び方法に関する。
【０００２】 ［発明の背景］ 直接変換タイプの受信機回路及び送信機回路（集約的に「無線回路」）は、多
くの場合、移動電話機、テレビジョン受信機又は類似のもののような通信装置に
おける無線周波数（ＲＦ）フィルタリングのために用いられる。
【０００３】 そのような無線回路は、同相信号（Ｉ）及び直角位相信号（Ｑ）を有する信号
対を用いる。両方の信号Ｉ及びＱは、実質的に等しい搬送周波数を有する。Ｑ信
号はＩ信号に対して９０°位相シフトされている。換言すると、両方の信号は、
互いに直交状態にある。
【０００４】 無線回路は、Ｉ信号のための第１のチャネル及びＱ信号のための第２のチャネ
ルを有する。各チャネルは、その信号を、例えば、ディジタル／アナログ変換及
び低域通過フィルタリングを行うことにより独立に送り且つ処理する。他の信号
処理、例えば、アナログ／ディジタル変換することも可能である。Ｉ及びＱ信号
の正確な処理は、とりわけ、両方の信号が同じ振幅を有することを必要とする。
【０００５】 しかしながら、チャネルの利得（振幅伝達関数）の差は、電子回路の温度、周
波数、製造変動及び他のパラメータの結果として共通に生じる。小さい利得差（
「不整合」）は、無線回路に結合された更なる回路における歪みをもたらす可能
性がある。
【０００６】 有用な参考文献が、全てＬｏｏｐｅｒへの米国特許Ｎｏ．５，６０４，９２９
、Ｎｏ．５，２４９，２０３、Ｎｏ．５，２３０，０９９、Ｎｏ．５，１７９，
７３０、Ｎｏ．５，０９５，５３６及びＮｏ．５，０９５，５３３、並びにＲｅ
ｉｃｈへの米国特許Ｎｏ．４，９２６，４４３、Ｋａｓｐｅｒｋｏｖｉｔｚへの
米国特許Ｎｏ．４，６３３，３１５、Ｗａｌｌｅｙへの米国特許Ｎｏ．５，９３
０，２８６及びＭｅｈｒｇａｒｄｔへの米国特許Ｎｏ．４，７９９，２１２に見
いだすことができる。
【０００７】 本発明は、従来技術の欠点及び制限を緩和又は回避する改良された利得制御器
及び方法を提供しようと努めるものである。
【０００８】 ［好適な実施形態の詳細な説明］ 便宜のため、本明細書で用いられる用語集及びそれらの定義が最後に設けられ
ている。 本明細書における説明では、「アナログ」に対して「Ａ」、「ディジタル」に
対して「Ｄ」、「プラス（加える）」に対して「Ｐ」、「マイナス（引く）」に
対して「Ｍ」、及びＰ又はＮのいずれかに対して集約的に省略符号「…」のよう
な省略形を用いる。ブロック図の信号ラインにおける矢印は、好適な信号の流れ
を図示する。
【０００９】 図１は、同相信号Ｉ（トレース３１１，３１２）及び実質的に９０°シフトさ
れた直角位相信号Ｑ（トレース３２１，３２２）を有する信号対Ｉ，Ｑの単純化
された時間図を図示する。水平軸は時間ｔを示し、垂直軸は、電圧、電流又は類
似のもののような信号の物理量を示す。
【００１０】 図１は、信号を便宜的にアナログ信号（添え字「Ａ」）として示す。なお、デ
ィジタル信号（添え字「Ｄ」）も同様に定義することができる。
【００１１】 信号ＩA及びＱAは、第１の成分（トレース３１１，３２１）有する差動信号（
ｄｉｆｆｒｅｎｔｉａｌ ｓｉｇｎａｌｓ）、及び第２の成分（破線のトレース
３１２，３２２）を有する差動信号である。更なる説明の便宜のため、第１及び
第２の成分を、「プラス」（Ｐ）及び「マイナス」（Ｍ）成分、即ちトレース３
１１による成分ＩA（Ｐ）と、トレース３１２による成分ＩA（Ｍ）、トレース３
２１による成分ＱA（Ｐ）及びトレース３２２による成分ＱA（Ｍ）と呼ぶ。
【００１２】 以下の説明において、各信号のＰ及びＭ成分における共通量オフセットは無視
され、それにより各信号に対して、Ｐ及びＱ成分の両方は、時間軸に対して対称
である。信号の正弦形状は、無限定の例であることのみを意図しており、いずれ
の他の形状が可能である。
【００１３】 図２は、本発明に従った利得制御器２００により制御される同相チャネル２９
１（破線の枠）及び直角位相チャネル２９２（破線の枠）を有する無線回路２９
９の単純化されたブロック図を図示する。
【００１４】 本発明を２つのチャネル２９１、２９２に関して説明するのは都合良いが、本
発明にとって２つのチャネルが必ずしも必要なわけではない。当業者は、本発明
の記載に基づいて、本発明の範囲を逸脱することなく更なるチャネルを用いる応
用に対しても利得制御器２００を実行することができる。
【００１５】 従って、用語「同相」は、「第１の」チャネルにおける信号及び要素（チャネ
ル、入力、出力等のようなもの）に対する便利な省略形であることのみを意図し
ており、用語「直角位相」は、「第２の」チャネルにおける信号及び要素に対す
る省略形である。
【００１６】 利得制御器２００は、様々な通信及び他の応用、例えば、ＣＤＭＡ（符号分割
多元接続）及び他のものに対するような、国際標準に従って動作する、例えば、
セルラ電話で用いられることができる。従って、本発明に従った利得制御器２０
０は、無線回路２９９が無線受信機に属するという仮定でもって都合良く説明さ
れる。
【００１７】 同相チャネル２９１により、無線回路２９９は、同相入力信号（例えば、信号
ＩD）を同相出力信号（信号ＩA）に送る。直角位相チャネル２９２により、無線
回路２９９は、直角位相入力信号（例えば、信号ＱD）を直角位相出力信号（例
えば、信号ＱA）に送る。図示されるように、入力信号はディジタル信号であり
、出力信号はアナログ信号である。これは都合良いが、しかし本質的ではない。
当業者は、無線回路２９９を修正することができる（アナログ入力、ディジタル
出力、両方ともアナログ、両方ともディジタル）。
【００１８】 無線回路２９９において、同相チャネル２９１はディジタル／アナログ変換器
（ＤＡＣ）２９３及び低域通過フィルタ（ＬＰＦ）２９５を備え、それらはディ
ジタル同相入力２８１に存在するディジタル同相信号ＩDをアナログ同相出力２
８３でのアナログ同相信号ＩAに変換する。直角位相チャネル２９２はＤＡＣ２
９４及びＬＰＦ２９６を備え、それらはディジタル直角位相入力２８２に存在す
るディジタル直角位相信号ＱDをアナログ直角位相出力２８４でのアナログ直角
位相信号ＱAに変換する。
【００１９】 両方のチャネル２９１及び２９２のそれぞれにおける全体利得ＧI＝ＩA／ＩD
及びＧQ＝ＱA／ＱDは実質的に等しくあるべきである。利得制御器２００は、入
力２８１に結合されてディジタル同相信号ＩDを受け取る入力２０１と、入力２
８２に結合されてディジタル直角位相信号ＱDを受け取る入力２０２と、出力２
８３に結合されてアナログ同相信号ＩAを受け取る入力２０３と、出力２８４に
結合されてアナログ直角位相信号ＱAを受け取る入力２０４とを有する。
【００２０】 ディジタル信号ＩD及びＱDは、複数のビットにより表されるのが好ましい。処
理中、任意の量子化器（詳細は後に）は、ビットの数を、例えば１（「シングル
ビット（単一ビット）」）に低減することができる。
【００２１】 フィードバック構成において、利得制御器２００は、利得制御信号Ｗを獲得す
る（出力２０６で入手可能である）。利得制御信号Ｗは、ディジタル直角位相入
力２８２とＤＡＣ２９４との間に結合されている利得増幅器２０５を制御する。
乗算器は、ＤＡＣ２９４に入って行く信号ＱDの量を制御する。信号ＱDの振幅（
利得増幅器２０５の前）は、利得Ｌ（Ｌ＝ＱD MOD／ＱD）により修正された信号
ＱD MODの振幅と関連する。そのような方法で、全体利得ＧIとＧQとの間の相対
差（ＧI／ＧQ）及び絶対差（ＧI−ＧQ）が回避される。
【００２２】 直角位相チャネル２９２と関連した増幅器２０５を持つことは、説明に便利で
あるが、本発明にとって必ずしも必要なわけではない。当業者は、本明細書の記
載に基づいて、本発明の範囲を逸脱することなく、利得増幅器２０５をまた同相
チャネル２９１に結合することができる。
【００２３】 利得制御器２００の詳細を説明する前に、ディジタル信号のサンプリング速度
を説明する。
【００２４】 図３は、第１のサンプリング速度を有するディジタル信号ＶD、及び第２のサ
ンプリング速度を有するディジタル信号ＶOの単純化された時間図を図示する。
【００２５】 ディジタル信号ＶDは、実質的に一定の大きさを第１の時間間隔Ｔ（以降、「
時間スロット」）中に有する。換言すると、ディジタル信号ＶDは、第１のサン
プリング速度Ｆ＝１／Ｔでサンプリングされる。ディジタル信号ＶDは、ＩD及び
ＱD（図２）、及びＸD、ＹD、ＸA、ＹA、ΔＸ、ΔＹ（図５参照）のようなディ
ジタル信号を表す。ＶD（ｒ）を書き込むとき、時間スロットＴは、インデック
スｒ，ｒ−１，ｒ−２，…ｒ−Ｒにより都合良く識別される。
【００２６】 サンプリング速度Ｆは、無線回路２９９におけるＩ及びＱ信号の適用に依存す
る。例えば、約ゼロから６００ｋＨｚのベースバンド周波数（図７におけるＴSI G 参照）を採用する無線受信機に対しては、Ｆ＝５ＭＨｚがオーバサンプリング
速度である。オーバサンプリング比は、２倍のベースバンド周波数に対して４と
１６との間であることが好ましい。
【００２７】 内部的には、利得制御器２００はまた、実質的に一定の大きさを第２のより長
い時間間隔ＴR＝Ｒ×Ｔ（以降、「時間フレーム」）中に有する信号ＶOを用いる
。換言すると、そのような信号は、所定の第２のより長いサンプリング速度ＦR
＝１／ＴR＝Ｆ／Ｒでもってサンプリングされる。Ｒはサンプリング速度デシメ
ーション比（ｓａｍｐｌｉｎｇ ｒａｔｅ ｄｅｃｉｍａｔｉｏｎ ｒａｔｉｏ
）である。Ｒは整数であることが好ましいが、しかし実数の比（ｒｅａｌ ｒａ
ｔｉｏｓ）も用いることができる。換言すると、Ｒは、１時間フレーム当たりの
時間スロット数を示す。Ｒのための有効な値は、ＲMIN＝８とＲMAX＝６４との間
の範囲にある。Ｒは、ＲMIN＝１６とＲMAX＝３２との間の範囲にあることが好ま
しい。
【００２８】 インデックスｒにより識別される時間スロットで終わる任意の時間フレームＴR ＝Ｒ×Ｔに対して、ＶD（ｒ）の平均ＶAVERAGEは、例えば、次のように定義さ
れる。
【００２９】
【数１】
【００３０】 利得制御器２００は内部で速度デシメーション（ｒａｔｅ ｄｅｃｉｍａｔｉ
ｏｎ）を用い、そこで信号ＶDは信号ＶO（例えば、ΔＸO、ΔＹO、ＩO、ＱO、図
５参照）に変換される。
【００３１】 サンプリング速度デシメーションの応用に対しては、次の参考文献が有用であ
る。即ち、Ｃｒｏｃｈｉｅｒｅ，Ｒ．Ｅ．及びＲａｂｉｎｅｒ，Ｌ．Ｒ．の「デ
ィジタル信号の内挿及びデシメーション−指導書レビュー（Ｉｎｔｅｒｐｏｌａ
ｔｉｏｎ ａｎｄ Ｄｅｃｉｍａｔｉｏｎ ｏｆ Ｄｉｇｉｔａｌ Ｓｉｇｎａ
ｌｓ−Ａ Ｔｕｔｏｒｉａｌ Ｒｅｖｉｅｗ）」（Ｐｒｏｃｅｅｄｉｎｇｓ ｏ
ｆ ｔｈｅ ＩＥＥＥ、ｖｏｌ．６９、ＮＯ．３、１９８１年３月）、及びＰｒ
ｏａｋｉｓ，Ｊ．Ｇ及びＭａｎｏｌａｋｉｓ，Ｄ．Ｇ．の「ディジタル信号処理
（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ）」（第３版、Ｐｒｅ
ｎｔｉｃｅ Ｈａｌｌ、Ｕｐｐｅｒ Ｓａｄｄｌｅ Ｒｉｖｅｒ、１９９６年、
ＩＳＢＮ ０−１３−３７３７６２−４）の１０章のセクション１０．１から１
０．６「マルチレート・ディジタル信号処理（Ｍｕｌｔｉｒａｔｅ Ｄｉｇｉｔ
ａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ）」である。
【００３２】 図４は、本発明に従った利得制御器２００の単純化されたブロック図を図示す
る。利得制御器２００は制御信号Ｗを出力２０６に与え、その制御信号Ｗは、（
Ｌを変えることにより）無線回路２９９の（「第１の」）同相チャネル２９１又
は（「第２の」）直角位相チャネル２９２のうちのいずれかの全体利得を調整す
る。利得制御器２００は、第１の複数の比較器２２１−２２４（図８に詳細を示
す）、第２の複数の比較器２１１−２１４（図６に詳細を示す）及び信号処理回
路２９０を備える。
【００３３】 第１の複数の比較器において、各比較器２２１、２２２、２２３、２２４は、
同相入力信号（例えば、入力２０１におけるＩD）の第１の（例えば、ＩD（Ｐ）
）及び第２の（例えば、ＩD（Ｍ））成分のうちの１つを、直角位相入力信号（
例えば、入力２０２におけるＱD）の第１の（例えば、ＱD（Ｐ））及び第２の（
例えば、ＱD（Ｍ））成分のうちの１つと比較する。各比較器２２１、２２２、
２２３、２２４は、シングルビット「入力関連」中間信号（例えば、ＣD（…，
…））を第１のサンプリング速度Ｆで供給する。
【００３４】 第２の複数の比較器において、各比較器２１１、２１２、２１３、２１４は、
同相出力信号（例えば、入力２０３におけるＩA）の第１の（例えば、ＩA（Ｐ）
）及び第２の（例えば、ＩA（Ｍ））成分のうちの１つを、直角位相出力信号（
例えば、入力２０４におけるＱA）の第１の（例えば、ＱA（Ｐ））及び第２の（
例えば、ＱA（Ｍ））成分のうちの１つと比較する。各比較器２１１、２１２、
２１３、２１４は、シングルビット「出力関連」中間信号（例えば、ＣA（…，
…）を第１のサンプリング速度Ｆで供給する。
【００３５】 信号処理回路２９０は、比較器２２１、２２２、２２３、２２４（第１の複数
のもの）のそれぞれから「入力関連」シングルビット中間信号（例えば、ＣD（
…，…））を受け取り、そして比較器２１１、２１２、２１３、２１４（第２の
複数のもの）のそれぞれから「出力関連」シングルビット中間信号（例えば、ＣA （…，…））を受け取り、そしてシングルビット中間信号の所定の組み合わせ
（例を後に説明する）を積分して、制御信号Ｗ（出力２０６）を第２のより低い
サンプリング速度ＦRで得る。 シングルビット信号を出力する比較器を用いることは、本発明の重要な利点で
あり、精密なマルチビット変換器の使用を回避する。
【００３６】 以下の図面と関係して、信号処理回路２９０は、例えば、コンバイナ２１７、
２１８、２２７、２２８（評価器２１０、２２０の中）、コンディショナ（ｃｏ
ｎｄｉｔｉｏｎｅｒ）２３０、２４０、２５０、２６０、加算器２７１、２７２
、２７３、乗算器２３５、２４５、及び積分器２８０のような専用ハードウエア
要素を用いて説明される。これは、説明のため都合良いが、しかし本発明を限定
するものではない。当業者は、本明細書の記載に基づいて、本発明の範囲を逸脱
することなく、ディジタル信号プロセッサ（ＤＳＰ）、又はマイクロプロセッサ
のような他の汎用プロセッサにより信号処理回路２９０の機能を実行することが
できる。
【００３７】 図５は、利得制御器２００の単純化されたブロック図を図示する。利得制御器
２００は、信号評価器２１０（図６及び図７に詳細を示す）、信号評価器２２０
（図８に詳細を示す）、信号コンディショナ２３０、２４０、２５０、２６０（
破線の枠）、加算器２７１、２７２、２７３、乗算器２３５、２４５、及び積分
器２８０を備える。
【００３８】 信号コンディショナ２３０は、平均化器（ａｖｅｒａｇｅｒ）２３１（記号Σ
）、デシメータ（ｄｅｃｉｍａｔｏｒ）２３２（記号↓）、量子化器２３３、及
び遅延段２３４を備える。信号コンディショナ２４０は、平均化器２４１、デシ
メータ２４２、量子化器２４３、及び遅延段２４４を備える。信号コンディショ
ナ２５０は、平均化器２５１及びデシメータ２５２を備える。信号コンディショ
ナ２６０は、平均化器２６１及びデシメータ２６２を備える。
【００３９】 信号コンディショナ２３０は、入力２０１でサンプリング速度Ｆを有するディ
ジタル同相信号ＩDを受け取り、そしてより低いサンプリング速度ＦR（遅延段２
３４の出力において）を有する条件付けされた同相信号ＩOを供給する。同様に
、信号コンディショナ２４０は、ディジタル直角位相信号ＱD（サンプリング速
度Ｆ、入力２０２で）を受け取り、そして条件付けされた直角位相信号ＱO（サ
ンプリング速度ＦR、遅延段２４４の出力で）を供給する。信号コンディショナ
２５０及び２６０は、サンプリング速度ＦRへ変換することにより、差信号ΔＸ
（加算器２７１から、以下を参照）及びΔＹ（加算器２７２から）を信号ΔＸO
及びΔＹOへそれぞれ条件付けする。換言すると、信号ΔＸO及びΔＹOは、差信
号ΔＸO及びΔＹOそれぞれのＦR速度表示である。
【００４０】 条件付けのため、コンディショナは、平均化器２３１、２４１、２５１、２６
１を用いて平均値（式（１）を参照）を与え、そして、デシメータ２３２、２４
２、２５２、２６２を用いてサンプリング速度Ｆからサンプリング速度ＦRへデ
シメート（ｄｅｃｉｍａｔｅ）し、そして、任意に、量子化器２３３、２４３を
用いてマルチビット信号を好ましくはシングルビット信号に変換し、そして遅延
段２３４、２４４を同期目的のため用いる。
【００４１】 信号評価器２１０は、アナログ同相信号ＩA及びアナログ直角位相信号ＱAを（
入力２０３、２０４のそれぞれで）受け取り、そして組み合わせ信号ＸA及びＹA を（出力２１５、２１６のそれぞれに）供給する。同様に、信号評価器２２０は
、ディジタル同相信号ＩD及びディジタル直角位相信号ＱDを（入力２０１、２０
２のそれぞれで）受け取り、そして組み合わせ信号ＸD及びＹDを（出力２２５、
２２６のそれぞれに）供給する。信号ＸA、ＹA、ＸD及びＹDはサンプリング速度
Ｆにおいてであることが好ましい。信号ＸA、ＹA、ＸD及びＹDが得られる仕方に
ついての詳細は、図６から図８と関係して説明される。
【００４２】 加算器２７１は、信号ＸDを信号ＸAから引き算することにより差信号ΔＸを与
え、そして加算器２７２は、信号ＹDを信号ＹAから引き算することにより差信号
ΔＹを与える（マイナス記号を参照）。信号ΔＸ及びΔＹがサンプリング速度Ｆ
を保っていることが好ましい。
【００４３】 ＩO及びΔＸOを受け取る乗算器２３５は、中間積ＩO×ΔＸOを加算器２７３に
送る。同様に、ＱO及びΔＹOを受け取る乗算器２４５は、中間積ＱO×ΔＹOを加
算器２７３に送る。加算器２７３は、差ＩO×ΔＸO−ＱO×ΔＹOを積分器２８０
に送る。積分器２８０は、前述した利得制御信号Ｗを出力２０６に供給する（図
２参照）。利得制御信号Ｗは、利得増幅器２０５を制御し（図２参照）、それに
より入力２８２での直角位相信号ＱD（図２参照）は、ＤＡＣ２９４に、利得Ｌ
＝１＋Ｗを有したＱD MODとして送られる。それにより、出力２８２、２８４か
らチャネル２９１、２９２へのフィードバック制御ループが形成される。利得制
御信号Ｗについての詳細は後に説明される。
【００４４】 図６は、利得制御器２００の中の信号評価器２１０（図５参照）の単純化され
たブロック図を図示する。信号評価器２１０は、アナログ比較器２１１、２１２
、２１３及び２１４、及びコンバイナ２１７及び２１８を備える。
【００４５】 比較器２１１、２１２、２１３、２１４のそれぞれは、成分ＩA（…）を入力
２０３から受け取る（図１、図２、図４及び図５参照）ための第１の入力と、前
述のシングルビット中間信号Ｃ（…，…）を供給するための出力とを有する。ＣA （…，…）は、それが無線回路２９９の出力２８３及び２８４から導出される
ので、「出力関連」付けされる。
【００４６】 コンバイナ２１７及び２１８は、信号ＣA（…，…）を受け取り、そして前述
の信号ＸA及びＹAを出力２１５及び２１６のそれぞれに送る。 比較器２１１、２１２、２１３及び２１４は、サンプル信号ＳＡＭＰＬＥをサ
ンプリング速度Ｆで入力２１９から受け取って、更新された中間信号ＣA（…，
…）を各時間スロットＴにつき１回出力することが好ましい。
【００４７】 各アナログ比較器２１１、２１２、２１３及び２１４は、シングルビットのア
ナログ／ディジタル変換器であることが好ましい。換言すると、中間信号ＣA（
…，…）は、第１の及び第２の論理状態をそれぞれ示す２つの大きさのみ、例え
ば、「＋１」と「−１」を前提とすることができることが好ましい。
【００４８】 理想的な場合において、各比較器は、成分ＩA（…）が成分ＱA（…）より大き
いか又はそれに等しいとき第１の状態における信号ＣA（…，…）を出力し、そ
して成分ＩA（…）が成分ＱA（…）より小さいとき第２の状態における信号ＣA
（…，…）を出力する。即ち、
【００４９】
【数２】
【００５０】 しかしながら、非理想的な場合、この表現は、比較器オフセットＱAを導入す
ることにより拡張される。例えば、
【００５１】
【数３】
【００５２】 オフセットＱA（Ｐ，Ｐ）、ＱA（Ｐ，Ｍ）、ＱA（Ｍ，Ｐ）及びＱA（Ｍ，Ｍ）
は、各比較器２１１、２１２、２１３及び２１４のそれぞれに対して異なり得て
、そして正及び負の値を仮定することができる。
【００５３】 比較器は、次の通りに、成分を受け取り、そして出力関連のシングルビット信
号を供給する。即ち、比較器２１１は、成分ＩA（Ｐ）及びＱA（Ｐ）を受け取り
、信号ＣA（Ｐ，Ｐ）を供給する。比較器２１２は、成分ＩA（Ｐ）及びＱA（Ｍ
）を受け取り、信号ＣA（Ｐ，Ｍ）を供給する。比較器２１３は、成分ＩA（Ｍ）
及びＱA（Ｐ）を受け取り、信号ＣA（Ｍ，Ｐ）を供給する。比較器２１４は、成
分ＩA（Ｍ）及びＱA（Ｍ）を受け取り、信号ＣA（Ｍ，Ｍ）を供給する。コンバ
イナ２１７及び２１８の機能は後で説明されるであろう。
【００５４】 図７は、 ・信号評価器２１０におけるアナログ比較器（図６参照）に（例えば２１１に
）供給される、同相信号Ｉの信号成分（例えば、ＩA（Ｐ）、図１におけるよう
な太線のトレース３１１）、及び直角位相信号Ｑの信号成分（例えば、ＱA（Ｐ
）、図１におけるようなトレース３２１）の単純化された時間図５０１と、 ・理想的な場合におけるアナログ比較器により（例えば比較器２１１により）
供給される中間シングルビット信号（例えば、ＣA（Ｐ，Ｐ））の単純化された
時間図５０２と、 ・比較器オフセット（例えば、Ｏ（Ｐ，Ｐ））により歪まされたその中間信号
シングルビットの単純化された時間図５０３と を組み合わせたものを図示する。
【００５５】 図１におけるのと同様に、正弦形状は単なる例である。図５０１、５０２及び
５０３は、共通の水平時間軸ｔを有し、連続した時点ｔ1からｔ6並びに時点ｔ7
からｔ10が付されている。時点は、説明のため有用であるが、時間スロットＴ（
図３参照）と同期していることは必ずしも必要でない。比較器２１１が信号周期
長ＴSIG（例えば、ＴSIG＝ｔ5−ｔ1）に関してオーバサンプリング速度であるサ
ンプリング速度Ｆで信号ＣA（Ｐ，Ｐ）を供給するので、信号ＣA（Ｐ，Ｐ）の発
生は任意の時点で予期される。
【００５６】 図５０１におけるように、成分ＩA（Ｐ）は、ｔ1におけるゼロの量で始まり、
ｔ2で負の最大に達し、ｔ3で再びゼロに達し、そしてｔ6で正の最大に達する。
成分ＱA（Ｐ）（９０°シフトされている）は、ｔ1で負の最大を有し、ｔ2でゼ
ロに達し、ｔ3で正の最大に達し、ｔ4でゼロに達し、ｔ5で負の最大に達し、そ
してｔ6でゼロに達する。周期長ＴSIGは変わらない。ＩA（Ｐ）からＱA（Ｐ）に
行く垂直の矢印は、差ＩA（Ｐ）−ＱA（Ｐ）を指示する（式（２），（４），（
６），（８）参照）。
【００５７】 図５０１は、図５０２と組み合って、オフセットなしの比較器２１１の理想的
動作を図示する（式（２），（４）参照）。ｔ1、ｔ2、ｔ5及びｔ6のそれぞれに
おける下向き矢印５１１、５１２、５１５及び５１６は、「＋１」である信号ＣA （Ｐ，Ｐ）を意味する。同様に、ｔ3及びｔ4のそれぞれにおける上向き矢印５
１３及び５１４に対して、信号ＣA（Ｐ，Ｐ）は「−１」である。両方の成分ＩA （Ｐ）及びＱA（Ｐ）の量が実質的に等しい時点ｔ7及びｔ8に対して、矢印は、
点５１７及び５１８のそれぞれまでに低減され、そして信号ＣA（Ｐ，Ｐ）は「
＋１」と定義される（（６）、図５０２参照）。従って、信号ＣA（Ｐ，Ｐ）は
、ｔ7の前（トレース５３１）及びｔ8の後（トレース５３３）で「＋１」であり
、そしてその中間（トレース５３２）で「−１」である。信号変化の割合はｔ8
−ｔ7＝ＴSIG／２である。
【００５８】 図５０１は、図５０３と組み合って、オフセットＯ（Ｐ，Ｐ）を有する比較器
２１１の動作を図示する。ｔ9における下向き矢印５２１は、オフセットＯ（Ｐ
，Ｐ）を表し、信号ＣA（Ｐ，Ｐ）は、理想的な場合より早くｔ9で「−１」に行
く（トレース５４１、５４２）。ｔ10における下向き矢印５２２は再びオフセッ
トＯ（Ｐ，Ｐ）を表す。信号ＣA（Ｐ，Ｐ）は、理想的な場合より遅くｔ10で「
＋１」に戻る（トレース５４２、５４３）。従って、ＣA（Ｐ，Ｐ）の信号変化
の割合は非対称になる（ｔ10−ｔ9＞ＴSIG／２）。
【００５９】 オフセットＯ（Ｐ，Ｐ）はまた、ＣA（Ｐ，Ｐ）の「＋１」と「−１」との間
隔の差の長さにより表される。当業者は、更なる説明の必要なしで理解するであ
ろうように、成分ＩA（Ｐ，Ｐ）とＱA（Ｐ，Ｐ）との振幅差がまたこれらの間隔
の長さを修正するであろう。
【００６０】 従って、信号評価器２１０の比較器２１１、２１２、２１３及び２１４それぞ
れの全ての信号ＣA（Ｐ，Ｐ）、ＣA（Ｐ，Ｍ）、ＣA（Ｍ，Ｐ）及びＣA（Ｍ，Ｍ
）（図６参照）は、オフセットＯ（…，…）、及び信号成分の振幅差についての
情報を担持している。ここで、この情報が更に評価される仕方を説明する。
【００６１】 図６に戻ると、コンバイナ２１７は、信号ＣA（Ｐ，Ｐ）、ＣA（Ｐ，Ｍ）、ＣA （Ｍ，Ｐ）及びＣA（Ｍ，Ｍ）を受け取り、そして次式に従って信号Ｘ′Aを供
給する。
【００６２】
【数４】
【００６３】 従って、コンバイナ２１７は第１の加算パターン（＋＋−−）を用い、その第
１の加算パターン（＋＋−−）は、この事例において、ＣA（Ｐ，Ｐ）の正、ＣA （Ｐ，Ｍ）の正、ＣA（Ｍ，Ｐ）の負、及びＣA（Ｍ，Ｍ）の負を組み合わせるこ
とを意味する。
【００６４】 例えば、比較器により導入されるいずれの雑音ｘA（小文字）、及び一定スケ
ーリング係数ｋを考慮して、出力２１５において入手可能である信号ＸAは、次
式のように推定される。
【００６５】
【数５】 ＸA＝ｋ×Ｘ′A＋ｘA （１２）
【００６６】 コンバイナ２１８はまた、信号ＣA（Ｐ，Ｐ）、ＣA（Ｐ，Ｍ）、ＣA（Ｍ，Ｐ
）及びＣA（Ｍ，Ｍ）を受け取り、そして次式に従って信号Ｙ′Aを供給する。
【００６７】
【数６】
【００６８】 従って、コンバイナ２１８は第２の加算パターン（＋−＋−）を用い、その第
２の加算パターン（＋−＋−）は、この事例において、ＣA（Ｐ，Ｐ）の正、ＣA （Ｐ，Ｍ）の負、ＣA（Ｍ，Ｐ）の正、及びＣA（Ｍ，Ｍ）の負を組み合わせるこ
とを意味する。
【００６９】 再び、例えば、比較器により導入されるいずれの雑音ｙA（小文字）、及び一
定スケーリング係数ｋを考慮して、出力２１６において入手可能である信号ＹA
は、次式のように推定される。
【００７０】
【数７】 ＹA＝ｋ×Ｙ′A＋ｙA （１６）
【００７１】 図８は、利得制御器２００の信号評価器２２０（図５参照）の単純化されたブ
ロック図を図示する。信号評価器２２０は、ディジタル比較器２２１、２２２、
２２３及び２２４、コンバイナ２２７及び２２８、及び遅延段２０７及び２０８
を備える。信号評価器２２０の入力信号は、入力２０１におけるディジタル同相
信号ＩD、及び入力２０２におけるディジタル直角位相信号ＱDであり、そして出
力信号は、出力２２５における信号ＸD、及び出力２２６における信号ＹDである
。ディジタル比較器２２１、２２２、２２３及び２２４は、入力２２９からのサ
ンプル信号ＳＡＭＰＬＥによりクロックされる。ＳＡＭＰＬＥは、信号評価器２
１０におけるのと同じ（図６参照）であることが好ましい。
【００７２】 便宜のため、信号ＩD及びＱDは、それぞれ第１の成分（Ｐ）及び第２の成分（
Ｍ）を有する差信号と見なされる。ここで、
【００７３】
【数８】 である。
【００７４】 比較器は、成分ＩD（…）、ＱD（…）を受け取り、そしてシングルビット信号
ＱD（…，…）を供給する。シングルビット信号ＱD（…，…）は、それらが無線
回路２９９の入力２８１及び２８２から導出されるので、「入力関連」付けされ
ている。
【００７５】 詳細には、ディジタル比較器２２１は、成分ＩD（Ｐ）及びＱD（Ｐ）を受け取
り、そして信号ＣD（Ｐ，Ｐ）を供給する。ディジタル比較器２２２は、成分ＩD （Ｐ）及びＱD（Ｍ）を受け取り、そして信号ＣD（Ｍ，Ｐ）を供給する。ディジ
タル比較器２２３は、成分ＩD（Ｍ）及びＱD（Ｐ）を受け取り、そして信号ＣD
（Ｍ，Ｐ）を供給する。ディジタル比較器２２４は、成分ＩD（Ｍ）及びＱD（Ｍ
）を受け取り、そして信号ＣD（Ｍ，Ｍ）を供給する。比較器は、次の定義に従
って信号ＣD（…，…）を供給するのが好都合である。
【００７６】
【数９】
【００７７】 前述のアナログ比較器２１１、２１２、２１３、２１４と比較して、ディジタ
ル比較器２２１、２２２、２２３、２２４は、実質的にオフセットを回避する。 コンバイナ２２７は、信号ＣD（Ｐ，Ｐ）、ＣD（Ｐ，Ｍ）、ＣD（Ｍ，Ｐ）及
びＣD（Ｍ，Ｍ）を受け取り、そして次式に従って信号Ｘ′Dを供給する。
【００７８】
【数１０】
【００７９】 従って、コンバイナ２２７は、前述の第１の加算パターンを用いる。 遅延段２０７は、Ｎ個の時間スロットＴの遅延を伴って信号Ｘ′Dを出力２２
５に送る。記号Ｚ-NはＺ変換の演算子である。当業者は、遅延段２０７を、本明
細書における詳細な説明の必要性なしに、例えば、シフト・レジスタにより実行
することができる。遅延段２０７の遅延は、同相チャネル２９１において導入さ
れる入力から出力までの固有の遅延（例えば、ＤＡＣ２９３、ＬＰＦ２９５によ
る）に対応するのが好都合である。これは好都合である。図３と関係して説明さ
れたように、「入力関連」信号ＸDは、遅延された「出力関連」信号ＸAと組み合
わされる。
【００８０】 更に、例えば、比較器及び遅延段２０７により導入されるいずれの雑音ｘD（
小文字）、及び前述のスケーリング係数ｋを考慮して、出力２２５に送られる信
号ＸDは、次式のように推定される。
【００８１】
【数１１】 ＸD＝ｋ×Ｘ′D×Ｚ-N＋ｘD （２８）
【００８２】 コンバイナ２２８は、信号ＣD（Ｐ，Ｐ）、ＣD（Ｐ，Ｍ）、ＣD（Ｍ，Ｐ）及
びＣD（Ｍ，Ｍ）を受け取り、そして次式に従って信号Ｙ′Dを供給する。
【００８３】
【数１２】
【００８４】 従って、コンバイナ２２８は、前述の第２の加算パターンを用いる。 遅延段２０８は、Ｎ個の時間スロットＴの遅延を伴って信号Ｙ′Dを出力２２
６に送る。また、例えば、比較器及び遅延段２０８により導入されるいずれの雑
音ｙA（小文字）、及びスケーリング係数ｋを考慮して、出力２２６に送られる
信号ＹDは、次式のように推定される。
【００８５】
【数１３】 ＹD＝ｋ×Ｙ′D×Ｚ-N＋ｙD （３２）
【００８６】 Ｎは、直角位相チャネル２９２において導入される遅延（例えば、ＤＡＣ２９
４、ＬＰＦ２９６により）に対応するのが好都合である。
【００８７】 あり得る値「＋１」及び「−１」を有するＣD（…，…）の上記の定義を仮定
すれば、信号ＸD及びＹDは、組「−４」、「−３」、「−２」、「−１」、「０
」、「＋１」、「＋２」、「＋３」及び「＋４」からの任意の数であることがで
きる。
【００８８】 説明はここで図５に対するより詳細を与える。前述したように、加算器２７１
は、信号ＸAを負の信号ＸDと組み合わせて、信号ΔＸを得る。即ち、
【００８９】
【数１４】 ΔＸ＝ＸA−ＸD （３４） ΔＸ＝ｋ×Ｘ′A＋ｘA−（ｋ×Ｘ′D×Ｚ-N＋ｘD） （３６）
【００９０】 雑音部分ｘA及びｘDは、互いに実質的に相殺すると仮定すると、最後の式は、
次式のように単純化される。
【００９１】
【数１５】 ΔＸ＝ｋ×（Ｘ′A−Ｘ′D×Ｚ-N） （３８） ΔＸ＝ｋ×Ｘ′D×Ｚ-N（ＧX−１） （４０）
【００９２】 ここで、利得ＧXは次式のように定義される。
【００９３】
【数１６】
【００９４】 同様に、加算器２７２は、信号ＹAを負の信号ＹDと組み合わせて、信号ΔＹを
得る。ここで、雑音部分ｙA及びｙDが相殺し、即ち、
【数１７】 ΔＹ＝ＹA−ＹD （４４） ΔＹ＝ｋ×Ｙ′A＋ｙA−（ｋ×Ｙ′D×Ｚ-N＋ｙD） （４６） ΔＹ＝ｋ×（Ｙ′A−Ｙ′D×Ｚ-N） （４８） ΔＹ＝ｋ×Ｙ′D×Ｚ-N（ＧY−１） （５０）
【００９５】
【数１８】 前述したように、加算器２７３は差ＩO×ΔＸO−ＱO×ΔＹOを積分器２８０に
送り、その積分器２８０は利得制御信号Ｗ（図２を参照）を次式に従って供給す
る。
【００９６】
【数１９】
【００９７】 ここで、ｈは、例えばＷが次元なしになる条件での定数である。 前述したように、利得増幅器２０５に供給された利得制御信号Ｗを用いて、利
得制御器２００は、利得増幅器２０５の利得ＬをＷに、好ましくは次式に従って
関連付けるフィードバック・ループを提供する。
【００９８】
【数２０】 Ｌ＝１＋Ｗ （６２）
【００９９】 理想的な場合、利得ＧXとＧYとは実質的に等しく、それによりＷは、実質的に
ゼロとなり、利得Ｌは１となる。ＧXとＧYとの間に差がある場合、Ｌは、その差
ＧX−ＧYが再び低減されるように増大か又は減少される。Ｗが−０．３と＋０．
３との間の値と仮定し、それによりＬが０．７と１．３との間の値と仮定するの
が好ましい。
【０１００】 図９は、第１の２成分入力信号（例えば、ＩD（Ｐ）、ＩD（Ｍ））を第１の２
成分出力信号（例えば、ＩA（Ｐ）、ＩA（Ｍ））に送る第１のチャネル２９１と
、第２の２成分入力信号（例えば、ＱD（Ｐ）、ＱD（Ｍ））を第２の２成分出力
信号（例えば、ＱA（Ｐ）、ＱA（Ｍ））に送る第２のチャネル２９２との間の、
無線回路２９９における利得均衡を制御する方法４００の単純化されたフロー・
チャート図を図示する。方法４００は、次のステップ、即ち、独立に比較するス
テップ４１０と４２０と、積分するステップ４３０とを備える。連続した順序で
図示されているが、ステップ４１０及び４２０は同時に実行されるのが好ましい
。
【０１０１】 比較ステップ４１０において、第１及び第２の入力信号の４つの成分の組み合
わせ（例えば、ＩD（Ｐ），ＱD（Ｐ）；ＩD（Ｐ），ＱD（Ｍ）；ＩD（Ｍ），ＱD （Ｐ）；ＩD（Ｍ），ＱD（Ｍ））の全てが互いに独立に（別々の比較器２２１−
２２４参照）サンプリング速度Ｆで比較される。その結果は、４つのシングルビ
ット入力関連信号（例えば、ＱD（Ｐ，Ｐ）；ＱD（Ｐ，Ｍ）；ＱD（Ｍ，Ｐ）；
ＱD（Ｍ，Ｍ））により表される。
【０１０２】 比較ステップ４２０において、第１及び第２の出力信号の４つの成分の組み合
わせ（ＩA（Ｐ），ＱA（Ｐ）；ＩA（Ｐ），ＱA（Ｍ）；ＩA（Ｍ），ＱA（Ｐ）；
ＩA（Ｍ），ＱA（Ｍ））の全てが互いに独立に（比較器２１１−２１４参照）ま
たサンプリング速度Ｆで比較される。その結果は、４つのシングルビット出力関
連信号（ＱA（Ｐ，Ｐ）；ＱA（Ｐ，Ｍ）；ＱA（Ｍ，Ｐ）；ＱA（Ｍ，Ｍ））によ
り表される。
【０１０３】 積分ステップ４３０において、シングルビット入力及び出力関連信号の所定の
組み合わせ（加算パターン、式（２８）から式（５６）を参照）は、制御信号Ｗ
を第２のより低いサンプリング速度ＦRで得る。制御信号Ｗは、同相チャネル２
９１におけるか又は直角位相チャネル２９２におけるかのいずれかにおいて（図
２参照）利得Ｌを調整する。
【０１０４】 前述したように、信号処理回路２９０の機能は、ＤＳＰ又は他のプロセッサに
より実行され、その方法ステップは、プロセッサのためのソフトウエア・ルーチ
ンを備える。当業者は、そのようなルーチンを書くことができる。
【０１０５】 利得制御器２００は、無線回路２９９が実際に情報を担持する信号（ＩD，ＱD ，ＩA，ＱA）を用いて動作しているときか、又は無線回路２９９が実質的に振幅
が等しい参照信号（ＩD，ＱD）を受け取るときかのいずれかのとき動作されるこ
とができる。利得制御器２００は、単一のモノリシック・チップ上で無線回路２
９９と一緒に実現されるのが好ましい。
【０１０６】 本発明を詳細に説明したが、本発明はまた次のように要約することができる。
即ち、信号対Ｉ，Ｑを第１のチャネル２９１及び第２のチャネル２９２により送
る無線回路２９９における利得不均衡を補正する利得制御器２００は、チャネル
２９１、２９２における全体利得ＧIとＧQとの間の差をモニタし、そして利得を
決定する制御信号Ｗを上記チャネルのうちの１つに（例えば、チャネル２９２に
）フィードバックする。第１及び第２の複数のシングルビット比較器２２１−２
２４及び２１１−２１４は、信号対を、チャネル入力２８１、２８２及びチャネ
ル出力２８３、２８４のそれぞれにおいて第１のサンプリング速度Ｆでモニタし
、そして差信号ΔＸ、ΔＹを供給する。積分器２８０は、その差信号を受け取り
、そして利得制御信号Ｗを第２のデシメートされたサンプリング速度ＦRにおい
て計算する。
【０１０７】 本発明が特定の構造、装置及び方法に関して記載されたが、当業者は、本明細
書における記載に基づいて、本発明がそのような例に単に限定されないこと、及
び本発明の全体の範囲は、特許請求の範囲により適切に決定されることを理解す
るであろう。
【０１０８】 用語集 以下において、省略形、物理的単位、及び書き方の取り決めは、アルファベッ
ト順にリストされている。この用語集は、便宜のためのみに提供されている。 Ａ アナログ ＣD（…，…） ディジタル比較器の出力信号 ＣA（…，…） アナログ比較器の出力信号 （…，…） （Ｐ，Ｐ）、（Ｐ，Ｍ）、（Ｍ，Ｐ）又は（Ｍ，Ｍ） 比較器入力に供給されるＩ及びＱ信号成分それぞれの元のもの Ｄ ディジタル Ｆ 第１のサンプリング速度 ＦR 第２のより低いサンプリング速度 ＧI，ＧQ 全体の利得 ＧX 利得 ＧY 利得 ＩA，ＩA（Ｐ），ＩA（Ｍ） Ｐ及びＭ成分を有するアナログ同相信号 ＩD，ＩD（Ｐ），ＩD（Ｍ） Ｐ及びＭ成分を有するディジタル同相信号 ＩO 条件付けされた同相信号 Ｌ 利得 ｊ インデックス（（１）参照） ｈ 定数 ｋ スケーリング係数 Ｏ（…，…） 比較器オフセット Ｐ プラス（加える） ＱA，ＱA（Ｐ），ＱA（Ｍ） Ｐ及びＭ成分を有するアナログ直角位相信号 ＱD，ＱD（Ｐ），ＱD（Ｍ） Ｐ及びＭ成分を有するディジタル直角位相信号 ＱD MOD 修正された信号 ＱO 条件付けされた直角位相信号 Ｍ マイナス（差し引く） Ｎ 時間スロットＴの数だけの遅延持続時間 Ｒ サンプリング速度デシメーション比、 時間フレーム内の時間スロットの数 ｒ インデックス ＳＡＭＰＬＥ サンプル信号 ｔ 時間 ｔ1，ｔ2，… 時点 Ｔ 時間スロット ＴR 時間フレーム ＴSIG 信号周期の長さ ＶD Ｆでのディジタル信号 ＶO より低いサンプリング速度ＦRでのディジタル信号 ＶAVERAGE 平均値 Ｗ 利得制御信号 ＸA，ＸD コンバイナにより与えられる組み合わせ信号 ｘA，ｘD，ｙA，ｙD コンバイナにより導入される雑音 ΔＸ，ΔＸO 差信号 ＹA，ＹD コンバイナにより与えられる組み合わせ信号 ｙ コンバイナにより導入される雑音 ΔＹ，ΔＹO 差信号 Ｚ-N Ｎ個の時間スロットＴによる遅延 ＭＨｚ メガヘルツ ×（又は＊） 乗算 ／及び− 除算 Σ 複数の被加数の和 ∫ 積分
【図面の簡単な説明】
【図１】 図１は、同相信号及び直角位相信号を有する信号対の単純化された時間図を図
示する。
【図２】 図２は、本発明に従った利得制御器により制御される同相及び直角位相チャネ
ルを有する回路の単純化されたブロック図を図示する。
【図３】 図３は、第１及び第２のサンプリング速度を有するディジタル信号の単純化さ
れた時間図を図示する。
【図４】 図４は、図２の利得制御器の単純化されたブロック図を図示する。
【図５】 図５は、図２の利得制御器の単純化されたブロック図をより詳細に図示する。
【図６】 図６は、図５の利得制御器における信号評価器の単純化されたブロック図を図
示する。
【図７】 図７は、図６の信号評価器におけるアナログ比較器に供給される信号成分と、
そのアナログ比較器により与えられる中間信号との単純化された時間図を、理想
の場合とオフセットにより歪まされている場合とを組み合わせて図示する。
【図８】 図８は、図５の利得制御器における更なる信号評価器の単純化されたブロック
図を図示する。
【図９】 図９は、本発明に従った方法の単純化されたフロー・チャート図を図示する。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 コイフマン，ウラジミール イスラエル国 75753 リション・レ−ズ ィオン，ラビ・ゴレン ５／22 Ｆターム(参考） 5J100 JA01 KA05 LA00 LA07 LA08 LA09 QA01 SA01 SA02 5K004 AA05 FG02 FH04

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 第１の入力信号（ＩD）を第１の出力信号（ＩA）へ送る第１
    のチャネル（２９１）と、第２の入力信号（ＱD）を第２の出力信号（ＱA）へ送
    る第２のチャネル（２９２）とを有する回路（２９９）のための利得制御器（２
    ００）であって、前記第１のチャネル（２９１）と前記第２のチャネル（２９２
    ）とのうちのいずれかにおける利得（Ｌ）を調整する制御信号（Ｗ）を供給する
    前記利得制御器（２００）において、 第１の複数の比較器（２２１−２２４）であって、各比較器は前記第１の入力
    信号（ＩD）の第１成分（ＩD（Ｐ））と第２成分（ＩD（Ｍ））とのうちの１つ
    を、前記第２の入力信号（ＱD）の第１成分（ＱD（Ｐ））と第２成分（ＱD（Ｍ
    ））とのうちの１つと比較し、各比較器は、シングルビットの入力関連信号（ＣD （…，…））を第１のサンプリング速度（Ｆ）で供給する、前記第１の複数の
    比較器（２２１−２２４）と、 第２の複数の比較器（２１１−２１４）であって、各比較器は前記第１の出力
    信号（ＩA）の第１成分（ＩA（Ｐ））と第２成分（ＩA（Ｍ））とのうちの１つ
    を、前記第２の出力信号（ＱA）の第１成分（ＱA（Ｐ））と第２成分（ＱA（Ｍ
    ））とのうちの１つと比較し、各比較器は、シングルビットの出力関連信号（ＣA （…，…））を前記第１のサンプリング速度（Ｆ）で供給する、前記第２の複
    数の比較器（２１１−２１４）と、 前記第１の複数の比較器の各比較器から前記シングルビットの入力関連信号（
    ＣD（…，…））を受け取り、前記第２の複数の比較器の各比較器から前記シン
    グルビットの出力関連信号（ＣA（…，…））を受け取り、且つ前記シングルビ
    ットの入力及び出力関連信号の所定の組み合わせを積分して、第２のより低いサ
    ンプリング速度（ＦR）での前記制御信号（Ｗ）を得る信号処理回路（２９０）
    と を備える利得制御器（２００）。
  2. 【請求項２】 前記信号処理回路（２９０）は更に、前記第１の入力信号（
    ＩD）及び前記第２の入力信号（ＱD）を受け取る請求項１記載の利得制御器（２
    ００）。
  3. 【請求項３】 前記信号処理回路（２９０）は、速度変換を行うためのデシ
    メータ（２３２、２４２、２５２、２６２）を用いる請求項１記載の利得制御器
    （２００）。
  4. 【請求項４】 前記デシメータは、前記第１のサンプリング速度（Ｆ）から
    前記第２のサンプリング速度（ＦR）に、８と６４との間の範囲でのデシメーシ
    ョン比率（Ｒ）で変換する請求項３記載の利得制御器（２００）。
  5. 【請求項５】 前記第１の入力信号（ＩD）及び前記第２の入力信号（ＱD）
    がディジタル信号である請求項１記載の利得制御器（２００）。
  6. 【請求項６】 前記第１の出力信号（ＩA）及び前記第２の出力信号（ＱA）
    がアナログ信号である請求項１記載の利得制御器（２００）。
  7. 【請求項７】 前記第１のチャネル（２９１）が同相チャネルであり且つ前
    記第２のチャネル（２９２）が直角位相チャネルである回路に対して、前記制御
    器（２００）において、前記第１の入力信号が同相入力信号（ＩD）であり、前
    記第１の出力信号が同相出力信号（ＩA）であり、前記第２の入力信号が直角位
    相入力信号（ＱD）であり、前記第２の出力信号が直角位相出力信号（ＱA）であ
    る請求項１記載の利得制御器（２００）。
  8. 【請求項８】 前記第１の複数の比較器において、 第１の比較器（２２１）は、同相入力信号（ＩD）の第１成分（ＩD（Ｐ））及
    び直角位相入力信号（ＱD）の第１成分（ＱD（Ｐ））を受け取り、且つ第１のシ
    ングルビットの入力関連信号（ＣD（Ｐ，Ｐ））を供給し、 第２の比較器（２２２）は、同相入力信号（ＩD）の第１成分（ＩD（Ｐ））及
    び直角位相入力信号（ＱD）の第２成分（ＱD（Ｍ））を受け取り、且つ第２のシ
    ングルビットの入力関連信号（ＣD（Ｐ，Ｍ））を供給し、 第３の比較器（２２３）は、同相入力信号（ＩD）の第２成分（ＩD（Ｍ））及
    び直角位相入力信号（ＱD）の第１成分（ＱD（Ｐ））を受け取り、且つ第３のシ
    ングルビットの入力関連信号（ＣD（Ｍ，Ｐ））を供給し、 第４の比較器（２２４）は、同相入力信号（ＩD）の第２成分（ＩD（Ｍ））及
    び直角位相入力信号（ＱD）の第２成分（ＱD（Ｍ））を受け取り、且つ第４のシ
    ングルビットの入力関連信号（ＣD（Ｍ，Ｍ））を供給する 請求項７記載の利得制御器（２００）。
  9. 【請求項９】 前記信号処理回路（２９０）において、 第１のコンバイナ（２２７）は、前記第１のシングルビットの入力関連信号（
    ＣD（Ｐ，Ｐ））、前記第２のシングルビットの入力関連信号（ＣD（Ｐ，Ｍ））
    、前記第３のシングルビットの入力関連信号（ＣD（Ｍ，Ｐ））及び前記第４の
    シングルビットの入力関連信号（ＣD（Ｍ，Ｍ））を第１の加算パターン（＋＋
    −−）に従って組み合わせることにより第１の組み合わせ信号（ＸD）を供給し
    、 第２のコンバイナ（２２８）は、前記第１のシングルビットの入力関連信号（
    ＣD（Ｐ，Ｐ））、前記第２のシングルビットの入力関連信号（ＣD（Ｐ，Ｍ））
    、前記第３のシングルビットの入力関連信号（ＣD（Ｍ，Ｐ））及び前記第４の
    シングルビットの入力関連信号（ＣD（Ｍ，Ｍ））を第２の加算パターン（＋−
    ＋−）に従って組み合わせることにより第２の組み合わせ信号（ＹD）を供給す
    る 請求項８記載の利得制御器（２００）。
  10. 【請求項１０】 前記第２の複数の比較器において、 第１の比較器（２１１）は、同相出力信号（ＩA）の第１成分（ＩA（Ｐ））及
    び直角位相出力信号（ＱA）の第１成分（ＱA（Ｐ））を受け取り、且つ第１のシ
    ングルビットの出力関連信号（ＣA（Ｐ，Ｐ））を供給し、 第２の比較器（２１２）は、同相出力信号（ＩA）の第１成分（ＩA（Ｐ））及
    び直角位相出力信号（ＱA）の第２成分（ＱA（Ｍ））を受け取り、且つ第２のシ
    ングルビットの出力関連信号（ＣA（Ｐ，Ｍ））を供給し、 第３の比較器（２１３）は、同相出力信号（ＩA）の第２成分（ＩA（Ｍ））及
    び直角位相出力信号（ＱA）の第１成分（ＱA（Ｐ））を受け取り、且つ第３のシ
    ングルビットの出力関連信号（ＣA（Ｍ，Ｐ））を供給し、 第４の比較器（２１４）は、同相出力信号（ＩA）の第２成分（ＩA（Ｍ））及
    び直角位相出力信号（ＱA）の第２成分（ＱA（Ｍ））を受け取り、且つ第４のシ
    ングルビットの出力関連信号（ＣA（Ｍ，Ｍ））を供給する 請求項９記載の利得制御器（２００）。
  11. 【請求項１１】 前記信号処理回路（２９０）において、 第３のコンバイナ（２１７）は、前記第１のシングルビットの出力関連信号（
    ＣA（Ｐ，Ｐ））、前記第２のシングルビットの出力関連信号（ＣA（Ｐ，Ｍ））
    、前記第３のシングルビットの出力関連信号（ＣA（Ｍ，Ｐ））及び前記第４の
    シングルビットの出力関連信号（ＣA（Ｍ，Ｍ））を前記第１の加算パターン（
    ＋＋−−）に従って組み合わせることにより第３の組み合わせ信号（ＸA）を供
    給し、 第４のコンバイナ（２１８）は、前記第１のシングルビットの出力関連信号（
    ＣA（Ｐ，Ｐ））、前記第２のシングルビットの出力関連信号（ＣA（Ｐ，Ｍ））
    、前記第３のシングルビットの出力関連信号（ＣA（Ｍ，Ｐ））及び前記第４の
    シングルビットの出力関連信号（ＣA（Ｍ，Ｍ））を前記第２の加算パターン（
    ＋−＋−）に従って組み合わせることにより第４の組み合わせ信号（ＹA）を供
    給する 請求項１０記載の利得制御器（２００）。
  12. 【請求項１２】 前記信号処理回路（２９０）において、 前記第３の組み合わせ信号（ＸA）と前記第１の組み合わせ信号（ＸD）との差
    （ΔＸ）の第１の表示（ΔＸ°）が、前記同相入力信号（ＩD）の表示（Ｉ°）
    と乗算されて、第１の中間積（Ｉ°×ΔＸ°）が生成され、 前記第４の組み合わせ信号（ＹA）と前記第２の組み合わせ信号（ＹD）との差
    （ΔＹ）の第２の表示（ΔＹ°）が、前記直角位相入力信号（ＱD）の表示（Ｑ
    °）と乗算されて、第２の中間積（Ｑ°×ΔＹ°）が生成され、 前記第１の中間積と前記第２の中間積との差が積分されて、前記制御信号（Ｗ
    ）が生成される 請求項１０記載の利得制御器（２００）。
  13. 【請求項１３】 前記信号処理回路（２９０）において、 前記第１の表示（ΔＸ°）及び前記第２の表示（ΔＹ°）が前記第２のサンプ
    リング速度でのディジタル信号である請求項１２記載の利得制御器（２００）。
  14. 【請求項１４】 前記第１の加算パターン（＋＋−−）は、前記第１のコン
    バイナ（２２７）及び前記第３のコンバイナ（２１７）が前記第１のシングルビ
    ット信号（ＣD（Ｐ，Ｐ），ＣA（Ｐ，Ｐ））の正、前記第２のシングルビット信
    号（ＣD（Ｐ，Ｍ），ＣA（Ｐ，Ｍ））の正、前記第３のシングルビット信号（ＣD （Ｍ，Ｐ），ＣA（Ｍ，Ｐ））の負及び前記第４のシングルビット信号（ＣD（
    Ｍ，Ｍ），ＣA（Ｍ，Ｍ））の負を組み合わせることにより、前記第１の組み合
    わせ信号（ＸD）及び前記第３の組み合わせ信号（ＸA）のそれぞれを供給するこ
    とを意味する請求項１１記載の利得制御器（２００）。
  15. 【請求項１５】 前記第２の加算パターン（＋−＋−）は、前記第２のコン
    バイナ（２２８）及び前記第４のコンバイナ（２１８）が前記第１のシングルビ
    ット信号（ＣD（Ｐ，Ｐ），ＣA（Ｐ，Ｐ））の正、前記第２のシングルビット信
    号（ＣD（Ｐ，Ｍ），ＣA（Ｐ，Ｍ））の負、前記第３のシングルビット信号（ＣD （Ｍ，Ｐ），ＣA（Ｍ，Ｐ））の正及び前記第４のシングルビット信号（ＣD（
    Ｍ，Ｍ），ＣA（Ｍ，Ｍ））の負を組み合わせることにより、前記第２の組み合
    わせ信号（ＹA）及び前記第４の組み合わせ信号（ＹD）のそれぞれを供給するこ
    とを意味する請求項１１記載の利得制御器（２００）。
  16. 【請求項１６】 前記信号処理回路が汎用プロセッサにより実現される請求
    項１記載の利得制御器（２００）。
  17. 【請求項１７】 前記信号処理回路がディジタル信号プロセッサ（ＤＳＰ）
    により実現される請求項１４記載の利得制御器（２００）。
  18. 【請求項１８】 第１の２成分入力信号（ＩD（Ｐ），ＩD（Ｍ））を第１の
    ２成分出力信号（ＩA（Ｐ），ＩA（Ｍ））に送る第１のチャネル（２９１）と、
    第２の２成分入力信号（ＱD（Ｐ），ＱD（Ｍ））を第２の２成分出力信号（ＱA
    （Ｐ），ＱA（Ｍ））に送る第２のチャネル（２９２）との間の、回路（２９９
    ）における利得均衡を制御する方法（４００）において、 前記第１及び第２の入力信号の４つの成分の組み合わせ（ＩD（Ｐ），ＱD（Ｐ
    ）；ＩD（Ｐ），ＱD（Ｍ）；ＩD（Ｍ），ＱD（Ｐ）；ＩD（Ｍ），ＱD（Ｍ））の
    全てを独立に比較し、且つその比較結果を第１のサンプリング速度での４つのシ
    ングルビット入力関連信号（ＱD（Ｐ，Ｐ）；ＱD（Ｐ，Ｍ）；ＱD（Ｍ，Ｐ）；
    ＱD（Ｍ，Ｍ））により表すステップ（４１０）と、 前記第１及び第２の出力信号の４つの成分の組み合わせ（ＩA（Ｐ），ＱA（Ｐ
    ）；ＩA（Ｐ），ＱA（Ｍ）；ＩA（Ｍ），ＱA（Ｐ）；ＩA（Ｍ），ＱA（Ｍ））の
    全てを独立に比較し、且つその比較結果を第１のサンプリング速度での４つのシ
    ングルビット出力関連信号（ＱA（Ｐ，Ｐ）；ＱA（Ｐ，Ｍ）；ＱA（Ｍ，Ｐ）；
    ＱA（Ｍ，Ｍ））により表すステップ（４２０）と、 前記シングルビット入力及び出力関連信号の所定の組み合わせを積分して、前
    記第１のチャネル（２９１）か又は前記第２のチャネル（２９２）かのいずれか
    において利得（Ｌ）を調整する、第２のより低いサンプリング速度（ＦR）での
    制御信号（Ｗ）を獲得するステップ（４３０）と を備える方法。
  19. 【請求項１９】 信号対（Ｉ，Ｑ）を第１（２９１，Ｉ）及び第２（２９２
    ，Ｑ）のチャネルにより送る無線回路（２９９）における利得不均衡を補正する
    利得制御器（２００）であって、前記利得制御器は、前記チャネルにおける全体
    利得（ＧI，ＧQ）間の差をモニタし、且つ利得決定制御信号（Ｗ）を前記チャネ
    ルのうちの１つにフィードバックする、前記利得制御器（２００）において、 第１（２２１−２２４）及び第２（２１１−２１４）の複数のシングルビット
    比較器は、チャネル入力（２８１，２８２）及びチャネル出力（２８３，２８４
    ）のそれぞれにおける信号対を第１のサンプリング速度（Ｆ）でモニタし、且つ
    差信号（ΔＸ，ΔＹ）を供給し、 前記差信号を受け取る積分器（２８０）が、利得制御信号（Ｗ）を第２のデシ
    メートされたサンプリング速度（ＦR）において計算する ことを特徴とする利得制御器（２００）。
JP2001585470A 2000-05-16 2001-05-16 クアドラチュア送受信器用利得制御器 Pending JP2003533946A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/572,558 2000-05-16
US09/572,558 US6671336B1 (en) 2000-05-16 2000-05-16 Gain controller for circuit having in-phase and quadrature channels, and method
PCT/IB2001/000849 WO2001089169A1 (en) 2000-05-16 2001-05-16 Gain controller for quadrature tranceiver

Publications (2)

Publication Number Publication Date
JP2003533946A true JP2003533946A (ja) 2003-11-11
JP2003533946A5 JP2003533946A5 (ja) 2008-06-26

Family

ID=24288372

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001585470A Pending JP2003533946A (ja) 2000-05-16 2001-05-16 クアドラチュア送受信器用利得制御器

Country Status (7)

Country Link
US (1) US6671336B1 (ja)
EP (1) EP1284075B1 (ja)
JP (1) JP2003533946A (ja)
KR (1) KR100711956B1 (ja)
CN (1) CN1196303C (ja)
DE (1) DE60104197T2 (ja)
WO (1) WO2001089169A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030003891A1 (en) * 2001-07-02 2003-01-02 Nokia Corporation Method to improve I/Q-amplitude balance and receiver quadrature channel performance
US6700453B2 (en) * 2002-06-18 2004-03-02 Nokia Corporation Amplitude imbalance compensation of quadrature modulator
JP6197347B2 (ja) * 2013-04-24 2017-09-20 セイコーエプソン株式会社 電子機器及び物理量検出装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0678006A (ja) * 1992-08-27 1994-03-18 Sanyo Electric Co Ltd 直交変調回路
JPH06303265A (ja) * 1993-04-13 1994-10-28 Nippon Motorola Ltd 直交変調器の制御方式
JPH06326737A (ja) * 1993-03-24 1994-11-25 Nokia Mobile Phones Ltd マイクロ波ディジタル伝送システムにおけるｉ／ｑチャネル信号の調整装置
JPH06350658A (ja) * 1993-06-10 1994-12-22 Matsushita Electric Ind Co Ltd 直交変調器
JPH07123123A (ja) * 1993-10-25 1995-05-12 Sony Corp ４相位相変調回路
JPH1198212A (ja) * 1997-09-19 1999-04-09 Yokogawa Electric Corp 直交変調器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5492004A (en) * 1977-12-29 1979-07-20 Nec Corp Amplitude fluctuation detector of digital polyphase multilevel carrier wave signals
NL8301179A (nl) 1983-04-01 1984-11-01 Philips Nv Ontvanger voor hf-signalen voorzien van een paar parallelle signaalwegen.
DE3664991D1 (en) 1986-03-15 1989-09-14 Itt Ind Gmbh Deutsche Control circuit for controlling two signals out of phase by about 90o
DE3889326D1 (de) 1988-05-27 1994-06-01 Itt Ind Gmbh Deutsche Korrekturschaltung für ein digitales Quadratur-Signalpaar.
US5095533A (en) 1990-03-23 1992-03-10 Rockwell International Corporation Automatic gain control system for a direct conversion receiver
US5179730A (en) 1990-03-23 1993-01-12 Rockwell International Corporation Selectivity system for a direct conversion receiver
US5095536A (en) 1990-03-23 1992-03-10 Rockwell International Corporation Direct conversion receiver with tri-phase architecture
US5230099A (en) 1991-01-24 1993-07-20 Rockwell International Corporation System for controlling phase and gain errors in an i/q direct conversion receiver
US5249203A (en) 1991-02-25 1993-09-28 Rockwell International Corporation Phase and gain error control system for use in an i/q direct conversion receiver
US5604929A (en) 1995-04-21 1997-02-18 Rockwell International System for correcting quadrature gain and phase errors in a direct conversion single sideband receiver independent of the character of the modulated signal
FR2739239B1 (fr) * 1995-09-27 1997-11-14 Alcatel Telspace Dispositif de correction d'un defaut de quadrature d'un modulateur en quadrature et/ou d'un demodulateur d'un signal a pluralite d'etats de phase, emetteur et recepteur correspondants
US5930286A (en) 1995-12-06 1999-07-27 Conexant Systems, Inc. Gain imbalance compensation for a quadrature receiver in a cordless direct sequence spread spectrum telephone
GB2326038A (en) * 1997-06-06 1998-12-09 Nokia Mobile Phones Ltd Signal level balancing in quadrature receiver
US6044112A (en) * 1997-07-03 2000-03-28 Hitachi America, Ltd. Methods and apparatus for correcting amplitude and phase imbalances in demodulators
US6484042B1 (en) * 1999-08-25 2002-11-19 Skyworks Solutions, Inc. Secondary automatic gain control loops for direct conversion CDMA receivers

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0678006A (ja) * 1992-08-27 1994-03-18 Sanyo Electric Co Ltd 直交変調回路
JPH06326737A (ja) * 1993-03-24 1994-11-25 Nokia Mobile Phones Ltd マイクロ波ディジタル伝送システムにおけるｉ／ｑチャネル信号の調整装置
JPH06303265A (ja) * 1993-04-13 1994-10-28 Nippon Motorola Ltd 直交変調器の制御方式
JPH06350658A (ja) * 1993-06-10 1994-12-22 Matsushita Electric Ind Co Ltd 直交変調器
JPH07123123A (ja) * 1993-10-25 1995-05-12 Sony Corp ４相位相変調回路
JPH1198212A (ja) * 1997-09-19 1999-04-09 Yokogawa Electric Corp 直交変調器

Also Published As

Publication number Publication date
US6671336B1 (en) 2003-12-30
CN1429446A (zh) 2003-07-09
KR20030007615A (ko) 2003-01-23
WO2001089169A1 (en) 2001-11-22
CN1196303C (zh) 2005-04-06
DE60104197D1 (de) 2004-08-12
EP1284075A1 (en) 2003-02-19
EP1284075B1 (en) 2004-07-07
DE60104197T2 (de) 2005-07-14
KR100711956B1 (ko) 2007-05-02

Similar Documents

Publication Publication Date Title
CN111212007A (zh) 一种通用600Mbps中速解调器实现方法及调制解调器
KR100715126B1 (ko) 방송 신호용 수신기
US6289048B1 (en) Apparatus and method for improving dynamic range in a receiver
JPH0983590A (ja) 復調装置
JP2005203960A (ja) 無線通信装置のタイミング調整方法
CN109756968B (zh) 单载波扩频系统的精确同步定时方法及精确同步定时装置
KR20070077014A (ko) 복조 회로 및 복조 방법
US20080214135A1 (en) Methods and apparatus to perform noise cancellation in radios
JP2002000023U (ja) 周波数偏差評価器を含む受信器
US6999537B2 (en) Method of removing DC offset for a ZIF-based GSM radio solution with digital frequency correlation
US6304136B1 (en) Reduced noise sensitivity, high performance FM demodulator circuit and method
US6683926B2 (en) Gain controller with comparator offset compensation for circuit having in-phase and quadrature channels
JP2003533946A (ja) クアドラチュア送受信器用利得制御器
EP1884016A2 (en) Method and system for i/q imbalance and dc offset correction
US7243037B2 (en) Signal processing device, use of the signal processing device and method for signal processing
CN115694549A (zh) 用于uqpsk-dsss信号的定时同步方法及系统
EP1447912B1 (en) Method and apparatus for adaptively compensating for an inaccuracy in an analog-to-digital converter
US5530721A (en) Equalizer and terminal device for mobile communications
US20040196937A1 (en) Apparatus and method for clock adjustment in receiver of communication system
US7231004B2 (en) System and method of low power demodulation of continuous phase modulated waveforms
KR20040036492A (ko) 무선 통신시스템의 송수신기 성능을 개선하기 위한 방법
JP3688147B2 (ja) サンプリングシステム
JPH0654323U (ja) データ変換装置
JP2002247121A (ja) 自動利得制御装置および復調器
JPH11215099A (ja) 受信装置及び受信方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20041217

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20050303

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050310

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080508

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080508

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100609

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100611

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20101202