CN115694549A - 用于uqpsk-dsss信号的定时同步方法及系统 - Google Patents

Abstract

本发明公开的用于UQPSK‑DSSS信号的定时同步方法及系统，属于通信信号处理领域。本发明通过在发送端替换传统数字内插为零值内插、成型滤波、抽取三个单元，降低非整数倍过采样所导致的大体制抖动，保证环路入锁后正常跟踪工作的稳定性。本发明通过在接收端增加定时偏差估计模块和符号内插模块，在非整数倍过采样信号体制存在大抖动的情况下，利用UQPSK‑DSSS信号具有完全对齐的耦合性的特点，且利用延迟锁定环中码环NCO相位累积量稳定的特点，仅利用码环NCO相位累积量实现对测控链路和数传链路的联合解调，无需过多的计算过程。本发明利用码环NCO相位累积量估计出准确非扩频支路的归一化定时误差估计值，辅以符号内插运算，实现低过采样率下信号的准确位定时同步。

Description

用于UQPSK-DSSS信号的定时同步方法及系统

技术领域

本发明涉及一种用于UQPSK-DSSS信号的混合位定时同步方法及系统，属于通信信号处理领域。

背景技术

非平衡四相相移键控(UQPSK)可用于传输两路传输速率不同且相互独立的信息，可以根据需要使相互独立的两路分别扩频或者不扩频，扩频支路抗干扰能力强，非扩频支路传输速率高。UQPSK-DSSS信号一条支路进行直接序列扩频，另一条支路不扩频，扩频支路可用于指令控制和测距业务，具有良好的抗干扰性和保密性，非扩频支路可用于传输高速数据，满足大容量数据传输业务需求。UQPSK-DSSS信号体制兼具测距测控和高速数传功能，可广泛应用于无人机、卫星系统等信息非对称的场景中。

UQPSK-DSSS信号的定时同步基于码环实现，码环即时支路的输出结果即为扩频支路解调信息；非扩频支路的定时同步可采用直接抽取或过零点检测法、Gardener算法等位同步算法；直接抽取在高过采样率环境下效果良好，低过采样率环境下性能有明显下降；位同步算法在整数倍过采样下性能良好。非整数倍过采样下，信号体制存在大抖动，导致非扩频支路的位定时同步难以实现。

发明内容

本发明的主要目的之一是提供一种用于UQPSK-DSSS信号的定时同步方法，本发明利用UQPSK-DSSS信号具有完全对齐的耦合性的特点，且利用码环NCO相位累积量稳定的特点，仅利用码环NCO相位累积量即能够实现对测控链路和数传链路的高效联合解调，进而实现UQPSK-DSSS信号的混合位定时同步，无需过多的信号处理硬件资源，便于FPGA硬件实现。

本发明的目的是通过下述技术方案实现的。

本发明公开的用于UQPSK-DSSS信号的定时同步方法，UQPSK-DSSS信号扩频支路用于测控，非扩频支路用于数传，扩频支路的解调依据码环实现。在非整数倍过采样下UQPSK-DSSS信号体制存在大抖动，通过内插-滤波-抽取的采样率变换操作，降低非整数倍过采样所导致的大体制抖动，在确保UQPSK-DSSS信号的I、Q两路完全对齐的耦合特性的同时保证码环NCO相位累积量保持稳定；根据UQPSK-DSSS信号的上述耦合特性构建非扩频支路的归一化定时误差解调模型；依据测控链路解调所需码环NCO相位累积量，得到Q路符号的NCO_Q相位累积量；根据所述归一化定时误差解调模型，通过线性内插运算得到非扩频支路的定时偏差估计值；根据定时偏差估计值对输入信号做内插运算，利用扩频支路已有信息得到非扩频支路的最佳采样点，即实现对测控链路和数传链路的联合解调，进而实现UQPSK-DSSS信号的混合位定时同步。

本发明公开的用于UQPSK-DSSS信号的混合位定时同步实现方法，包括如下步骤：

步骤1：信源I路为低速数据，Q路为高速数据，扩频后的I路与非扩频的Q路通过映射操作得到UQPSK-DSSS信号；通过内插-滤波-抽取的采样率变换操作，依据高采样率下可降低非整数倍过采样所带来的不利影响的特点，降低非整数倍过采样所导致的大体制抖动，得到调制的数字基带信号；映射后信号通过零值内插保证扩频支路扩频后的码片信息与非扩频支路的符号信息具有完全对齐的耦合性；数字基带信号由数模转换器DAC转换为模拟信号，模拟信号通过同轴线发送出去。

步骤1.1：I路信息为d₁(n)，Q路信息为d₂(n)，扩频码为c₁(n)，I路扩频后的码片速率与Q路信息速率相同，扩频后的I路与非扩频的Q路直接映射得到采样率为R_chip的UQPSK-DSSS信号s₁(n)，R_chip为I路扩频后的码片速率。

步骤1.2：DAC的采样率为f_s，D为正整数，采用零值内插，在步骤1.1所得序列s₁(n)的相邻采样点之间插入零值点，得到采样率为D×f_s的序列s₂(n)。

作为优选，步骤1.2所述零值内插采用NCO_tx相位累积实现，NCO_tx量化为Nbit的整数，每次的增量为R_chip/(D×f_s)×2^N，NCO_tx每累加一次输出一个新的采样点，溢出时输出已知序列s₁(n)，不溢出时输出零值，由此实现零值内插。

步骤1.3：将步骤1.2所得序列s₂(n)输入至根升余弦滤波器，得到采样率为D×f_s的序列s₃(n)，序列s₃(n)与序列s₂(n)相比变换更为缓慢。

步骤1.4：对采样率为D×f_s的序列s₃(n)做抽取操作，降低采样率，即在序列s₃(n)的采样数据点上，每隔D-1个点取一个点，形成新的采样率为f_s的序列s₄(n)。

步骤1.5：采样率为f_s的序列s₄(n)通过数模转换器DAC转换为模拟调制信号，模拟信号通过同轴线发送出去。

步骤2：通过匹配滤波对ADC采样得到的数字信号做匹配滤波处理，得到数字基带信号x(n)。匹配滤波为与发送端的成型滤波单元相同滚降因子的根升余弦滤波器。

模数转换器ADC接收基带模拟信号，采样率与DAC相同均为f_s，通过理想匹配滤波后所得数字基带信号为

其中，P₁为I路的信号功率，P₂为Q路的信号功率，功率比p＝P₂/P₁>1；d₁(n),d₂(n)∈{-1,1}分别为I路与Q路的数据序列；c₁(n)∈{-1,1}是用于直接序列扩频的PN码序列；n(n)为高斯白噪声信号。

I、Q两路信号分别记为i(n)和q(n)：

其中，n_I(n)、n_Q(n)为高斯白噪声信号。

步骤3：根据直接数字频率合成器原理，由码环频率控制字FCW控制产生与接收PN码c₁(n)的频率和相位一致的本地PN码

直接数字频率合成器中码环NCO相位累积量由零开始逐渐累加，每次增加量为当前频率控制字；将输入信号与本地PN码完成相关运算和积分清除运算，积分时间为一个周期的PN码的长度L_pn，即I路一个符号的持续时间T_symbol，具体表达式为

当码环取得理想同步时，即时支路一个周期PN码的积分时间内I路信息保持不变，式(3)中I路表达式简化为

上式中第一项包含I路有效信息，第二项为噪声。环路稳定后，即时支路的本地PN码

与接收信号的PN码c₁(n)对齐，相关运算

的结果取得最大值，相干积分结果即为I路位定时同步结果。

步骤4：将相干积分结果输入至码环鉴相器，得到码环的鉴相误差；通过环路滤波器滤除码环的鉴相误差中的噪声，使滤波结果真实的反应滤波器输入信号的相位变化。

作为优选，所述码环鉴相器采用归一化超前减滞后功率鉴相器；所述环路滤波器采用二阶环路，稳定跟踪钟偏所带来的采样误差。

步骤5：根据UQPSK-DSSS信号的I、Q两路完全对齐的耦合特性构建非扩频支路的归一化定时误差解调模型；依据I路解调所需码环中的NCO相位累积量，得到Q路符号的NCO_Q相位累积量；根据所述归一化定时误差解调模型，通过线性内插运算得到非扩频支路的归一化定时偏差估计值。

步骤5.1：将码NCO累积量归一化至[0,L_pn)范围内，L_pn为一个周期PN码的长度。待环路取得理想同步时，接收信号完成PN码剥离，本地PN码

与接收信号的PN码c₁(n)对齐，码NCO累积一个周期对应本地PN码的一个周期，对应接收信号PN码的一个周期。

步骤5.2：取步骤5.1中码NCO的小数部分，命名为NCO_Q。码NCO累积周期除以L_pn对应接收信号一个PN码的持续时间，即I路一个码片的持续时间，对应Q路符号的一个周期。

步骤5.3：NCO_Q的[0,1)一个周期对应Q路符号的一个周期，进一步可得，NCO_Q＝0.5时对应Q路符号的最佳采样点。当NCO_Q(n)≤0.5，NCO_Q(n+1)＞0.5时，意味着第n采样点与第n+1采样点之间存在最佳采样点。

步骤5.4：若NCO_Q(n)≤0.5，NCO_Q(n+1)＞0.5，当前为第m个符号的最佳采样点，其对应的最佳采样时刻为(n+μ_m)T_s。其中，T_s为采样间隔，μ_m为归一化定时偏差估计值，归一化定时误差解调模型为：

步骤6：式(2)中Q路表达式第一项包含Q路信息，第二项为噪声，从中提取出最佳采样点即为Q路位定时同步结果。根据定时偏差估计值对输入信号做内插运算，利用扩频支路已有信息得到非扩频支路的最佳采样点，即实现对I路(测控链路)和Q路(数传链路)的联合解调，进而实现UQPSK-DSSS信号的混合位定时同步。

作为优选，步骤6所述内插运算采用Farrow内插公式。当M倍过采样(M为偶数)，最佳采样时刻(n+μ_m)T_s，则采样点q(n-M/2+1),q(n-M/2+2),…,q(n+M/2)为当前符号，根据Farrow内插公式，可求出最佳采样点为：

式中b_l(i)是内插滤波器的系数，其值为常数，N为内插多项式的阶数。根据式(6)即实现Q路信息的位定时同步，至此，UQPSK-DSSS信号的位定时同步完成。

本发明还公开一种用于UQPSK-DSSS信号的定时同步系统，用于实现所述用于UQPSK-DSSS信号的定时同步方法。所述发送端数字基带信号产生模块包括扩频单元、映射单元、零值内插单元、成型滤波单元、抽取单元；所述定时同步系统的接收端在传统码环的基础上添加定时偏差估计模块和符号内插模块；所述码环包括积分清除单元和鉴相与环路滤波单元。零值内插单元、成型滤波单元、抽取单元共同作用，替换传统数字内插，通过采样率变换操作，利用高采样率下信号体制抖动小的特性，降低非整数倍过采样所带来的信号抖动。定时偏差估计模块根据UQPSK-DSSS信号的I、Q两路完全对齐的耦合特性构建非扩频支路的归一化定时误差解调模型，依据测控链路解调所需码环的NCO相位累积量，得到Q路符号的NCO_Q相位累积量，将Q路符号的NCO_Q相位累积量代入所述归一化定时误差解调模型得到非扩频支路的定时偏差估计值；符号内插模块根据定时偏差估计值对输入信号做内插运算得到非扩频支路的最佳采样点。本发明通过替换发送端传统数字内插为零值内插、成型滤波、抽取三个单元，降低非整数倍过采样所导致的大体制抖动，在确保UQPSK-DSSS信号的I、Q两路完全对齐的耦合特性的同时保证码环NCO相位累积量保持稳定。同时，本发明通过增加定时偏差估计模块和符号内插模块，在非整数倍过采样信号体制存在大抖动的情况下，利用UQPSK-DSSS信号具有完全对齐的耦合性的特点，且利用码环NCO相位累积量稳定的特点，仅利用码环NCO相位累积量实现对测控链路和数传链路的联合解调，进而实现UQPSK-DSSS信号的混合位定时同步，且能够提高本发明对大抖动干扰的鲁棒性。

数字基带信号产生模块包括扩频单元、映射单元、零值内插单元、成型滤波单元、抽取单元；I路信息通过扩频单元后为0,1序列，Q路信息为0,1序列，映射单元输出采样率为R_chip的UQPSK-DSSS信号s₁(n)；零值内插单元在序列s₁(n)的相邻采样点之间插入零值点，提高数字信号采样率，得到采样率为D×f_s的序列s₂(n)；成型滤波单元为根升余弦滤波器，输出平滑后的序列s₃(n)；抽取单元对序列s₃(n)直接做整数倍抽取，得到与DAC采样率f_s相一致的数字基带信号s₄(n)；数字基带信号s₄(n)通过数模转换器DAC转换为基带模拟调制信号，模拟信号通过同轴线发送出去。

匹配滤波模块对ADC采样得到的数字信号做匹配滤波处理，得到数字基带信号x(n)。匹配滤波为与发送端的成型滤波单元相同滚降因子的根升余弦滤波器。

码环模块对数字基带信号x(n)做处理，剥离其中的扩频码，解调出I路信息。其中，积分清除单元根据直接数字频率合成器原理由码环频率控制字控制产生与接收PN码c₁(n)的频率和相位一致的本地PN码

将输入信号与本地PN码完成相关运算和积分清除运算，剥离接收信号中的扩频码，解调出扩频支路的原有信息；鉴相与环路滤波单元根据积分清除单元的积分结果得到当前码环的鉴相误差，滤除鉴相误差中的噪声信息得到更新的码环频率控制字，反馈至积分清除单元。作为优选，鉴相与环路滤波单元采用归一化超前减滞后功率鉴相器和二阶环路。

定时偏差估计模块根据UQPSK-DSSS信号的I、Q两路完全对齐的耦合特性构建非扩频支路的归一化定时误差解调模型；依据I路(测控链路)解调所需码环中的NCO相位累积量，归一化至[0,L_pn)后取小数部分，L_pn为一个周期PN码的长度，得到Q路符号的NCO_Q相位累积量；将Q路符号的NCO_Q相位累积量代入所述归一化定时误差解调模型，通过线性内插运算得到非扩频支路的归一化定时偏差估计值。

符号内插模块依据定时偏差估计模块所输出的归一化定时偏差估计值读取输入信号的对应采样点，结合当前具体的归一化定时偏差估计值，利用符号内插算法，内插出当前符号最佳采样点，即非扩频支路的定时同步结果。作为优选，符号内插算法采用Farrow内插公式实现。

有益效果：

1、本发明公开的用于UQPSK-DSSS信号的定时同步方法及系统，通过在发送端替换传统数字内插为零值内插、成型滤波、抽取三个单元，降低非整数倍过采样所导致的大体制抖动，保证环路入锁后正常跟踪工作的稳定性，提高系统对大抖动干扰的鲁棒性。

2、本发明公开的用于UQPSK-DSSS信号的定时同步方法及系统，通过在接收端增加定时偏差估计模块和符号内插模块，在非整数倍过采样信号体制存在大抖动的情况下，利用UQPSK-DSSS信号具有完全对齐的耦合性的特点，且利用延迟锁定环中码环NCO相位累积量稳定的特点，仅利用码环NCO相位累积量实现对测控链路和数传链路的联合解调，无需过多的计算过程，节省资源。

3、本发明公开的用于UQPSK-DSSS信号的定时同步方法及系统，利用码环NCO相位累积量估计出准确非扩频支路的归一化定时偏差估计值，辅以符号内插运算，实现低过采样率下UQPSK-DSSS信号的准确位定时同步，与传统直接抽取方案相比，降低对ADC采样率的要求。

附图说明

图1是本发明“用于UQPSK-DSSS信号的定时同步方法及系统”的结构框图；

图2是本发明“用于UQPSK-DSSS信号的定时同步方法及系统”实施例1流程图；

图3是本发明“用于UQPSK-DSSS信号的定时同步方法及系统”实施例1步骤1流程图。

图4是发送端数字基带信号产生模块中映射单元、零值内插单元、成型滤波单元、抽取单元的输出序列。

图5是本发明“用于UQPSK-DSSS信号的定时同步方法及系统”实施例1步骤5流程图。

图6是UQPSK信号信噪比为15dB时，环路稳定后的码环NCO相位累积量和Q路符号NCO_Q相位累积量；

图7是UQPSK信号信噪比为15dB时，数字基带信号、积分清除单元输出结果以及符号内插模块输出结果的星座图。

具体实施方式

为了使本发明更加清楚明白，下面结合参照附图及具体实施例子，对本发明进一步清楚、详细地说明。

实施例1：

为验证本方法的可行性，以I路信息速率204.8Kbps，Q路信息速率30.1056Mbps，ADC、DAC采样率均为120MHz为例进行仿真验证，扩频比为147，I路扩频后的码片速率与Q路信息速率相同。其余仿真条件如下：I、Q两路信号功率比为1:10，收发时钟偏移100ppm。

如图1所示，本发明公开的一种用于UQPSK-DSSS信号的定时同步系统，发送端数字基带信号产生模块1包括扩频单元1、映射单元2、零值内插单元3、成型滤波单元4、抽取单元5；接收端ADC采样后得到的数字信号通过匹配滤波模块2、码环模块3、定时偏差估计模块4、符号内插模块5后得到UQPSK-DSSS信号的混合位定时同步结果；所述码环模块3包括积分清除单元6和鉴相与环路滤波单元7。数字基带信号产生模块1产生与DAC采样率相同的待发送的UQPSK-DSSS数字基带信号；扩频单元1完成I路扩频；映射单元2将两路0,1序列映射为I、Q功率比为1:10的UQPSK信号，采样率为30.1056MHz；零值内插单元3通过插零操作提高UQPSK信号的采样率至960MHz；成型滤波单元4平滑内插后的960MHz采样率的UQPSK信号；抽取单元5做8倍抽取实现降采样进而得到待发送的120MHz采样率的数字基带信号。匹配滤波模块2通过根升余弦滤波器对ADC采样得到的数字基带信号实现匹配滤波；码环模块3环路稳定后剥离数字基带信号中的扩频码，解调出I路信息；所述码环模块3中积分清除单元6产生本地PN码用于相关运算实现接收信号PN码的剥离；所述码环模块3中鉴相与环路滤波单元7得到当前环路的鉴相误差并更新频率控制字；定时偏差估计模块4根据码环NCO相位累积量得到UQPSK信号的归一化定时偏差估计值；符号内插模块5根据归一化定时偏差估计值内插出UQPSK信号的最佳采样点，解调出Q路信息。

如图2所示，本发明公开的一种用于UQPSK-DSSS信号的混合位定时同步实现方法，具体实现步骤如下：

S1：数字基带信号产生模块1产生码片速率为30.1056MHz采样率为120MHz的待发送的UQPSK-DSSS数字基带信号，具体实现方式如图3所示。

S1.1：I路204.8Kbps信息速率的{0,1}序列通过扩频单元1后与Q路30.1056Mbps信息速率的{0,1}序列一同输入映射单元2，得到I、Q功率比为1:10采样率为30.1056MHz的UQPSK信号，如图4序列s₁(n)所示。

S1.2：将S1.1所得序列s₁(n)输入至零值内插单元3，在序列s₁(n)相邻采样点之间插入30或31个零值点，得到采样率为960MHz的序列。零值内插采用NCO_tx相位累积实现，NCO_tx量化为48bit的整数，每次的增量为30.1056M/960M×2⁴⁸，NCO_tx每累加一次输出一个新的采样点，溢出时输出序列s₁(n)的下一个点，不溢出时输出零值，由此实现30或31个采样点的零值内插。如图4序列s₂(n)所示。

S1.3：成型滤波单元4通过根升余弦滤波器平滑序列s₂(n)，得到采样率为960MHz的序列s₃(n)，如图4序列s₃(n)所示。

S1.4：抽取单元5对序列s₃(n)做8倍抽取，即在序列s₃(n)的采样数据点上，每隔7个点取一个点，降低采样率，形成新的采样率为120MHz的序列s₄(n)，如图4序列s₄(n)所示。

S1.5：采样率为120MHz的序列s₄(n)通过数模转换器DAC转换为模拟调制信号，模拟信号通过同轴线发送出去。

S2：匹配滤波模块2对ADC采样得到的采样率为120MHz的数字信号做匹配滤波处理，得到数字基带信号x(n)，如式(1)所示，I、Q两路信号如式(2)所示。匹配滤波为与发送端的数字基带信号产生模块1中的成型滤波单元4相同滚降因子的根升余弦滤波器，匹配滤波模块输出结果的星座图如图7(a)所示。

S3：积分清除单元6根据直接数字频率合成器原理，由码环频率控制字FCW控制产生与接收PN码c₁(n)的频率和相位一致的本地PN码

将输入信号与本地PN码完成相关运算和积分清除运算，积分时间为一个周期的PN码的长度L_pn，即时支路积分清除运算表达式如式(3)所示；超前、滞后支路的相干积分结果分别如式(7)、式(8)所示。

当码环取得理想同步时，式(3)可简化为式(4)，即时支路的本地PN码

与接收信号的PN码c₁(n)对齐，相关运算

的结果取得最大值，即时支路相干积分结果即为I路位定时同步结果，相干积分结果星座图如图7(b)所示。

直接数字频率合成器中码环NCO相位累积量由零开始逐渐累积，每次增加量为当前频率控制字。码环NCO相位累积量更新模型为

NCO(n)＝NCO(n-1)+FCW(n-1) (9)

S4：鉴相与环路滤波单元7根据超前、滞后支路相干积分结果得到当前环路的鉴相误差；通过环路滤波器滤除码环的鉴相误差中的噪声，使滤波结果真实的反应滤波器输入信号的相位变化，更新频率控制字。

根据超前、滞后支路相干积分结果，采用归一化超前减滞后功率鉴相器得到码环的鉴相误差，为

采用二阶环路，滤波器系统函数为

其中，K为环路增益，可直接取1；ω_n为特征频率，与环路等效噪声带宽B_L的关系为B_L＝ω_n[ξ+1/(4ξ)]/2，环路等效噪声带宽B_L取50Hz；ξ为阻尼系数，最优值为

T_symbol为环路更新周期，相当于I路符号周期1/204.8×10³秒，代入式(11)，滤波器系统函数为

鉴相与环路滤波单元7的输出为频率控制字FCW，反馈至积分清除单元6更新码环NCO相位累积量。

S5：定时偏差估计模块4根据UQPSK-DSSS信号的I、Q两路完全对齐的耦合特性构建非扩频支路的归一化定时误差解调模型；依据I路(测控链路)解调所需码环中的NCO相位累积量，归一化至[0,147)后取小数部分，得到Q路符号的NCO_Q相位累积量；将Q路符号的NCO_Q相位累积量代入所述归一化定时误差解调模型，通过线性内插运算得到非扩频支路的归一化定时偏差估计值。具体实现方式如图5所示。

S5.1：将码NCO累积量归一化至[0,147)范围内，PN码周期为147，如图6(a)所示。环路取得理想同步后，码NCO累积一个周期对应接收信号PN码的一个周期，即147个码片，约147×4＝588个采样点，与图6(a)所示仿真结果一致，NCO累积量向下取整即为本地PN码的地址，地址范围为[0,147)。

S5.2：取归一化后码NCO的小数部分，命名为NCO_Q，如图6(b)所示。NCO_Q累积周期对应Q路符号的一个周期，本实施例中采样率为120MHz，Q路信息速率30.1056Mbps，每个Q路符号3～4个采样点，图6(b)所示局部放大图中Q路符号为4个采样点。

S5.3：NCO_Q的[0,1)一个周期对应Q路符号的一个周期，进一步可得，NCO_Q＝0.5时对应Q路符号的最佳采样点。当NCO_Q(n)≤0.5，NCO_Q(n+1)＞0.5时，意味着第n采样点与第n+1采样点之间存在最佳采样点，图6(b)所示第912个采样点和第913个采样点之间存在最佳采样点。

S5.4：归一化定时偏差估计值计算公式如式(5)所示，图6(b)局部放大图所示最佳采样点的归一化定时偏差估计值为

S6：式(2)中第一项包含Q路信息，第二项为噪声，从中提取出最佳采样点即为Q路位定时同步结果。结合定时偏差估计模块4所输出的归一化定时偏差估计值，读取式(2)的对应采样点，采用Farrow内插，符号内插模块5即可求出最佳采样点，即实现对I路(测控链路)和Q路(数传链路)的联合解调，进而实现UQPSK-DSSS信号的混合位定时同步。如图6(b)局部放大图所示，第911,912,913,914个采样点为同一符号，最佳采样点在912和913之间，归一化定时偏差估计值如式(13)所示，采用Farrow立方内插，可求得此时最佳采样点为

信噪比15dB下，符号内插模块5输出星座图结果如图7(c)所示，与图7(a)输入信号相比，Q路信息可完全区分，解调后I、Q两路幅度比约为1:3，与仿真条件所设I、Q功率比为1:10相一致，解调正确，Q路位定时同步完成。

以上所述的具体描述，对发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.用于UQPSK-DSSS信号的混合位定时同步实现方法，其特征在于：包括如下步骤，

步骤1：信源I路为低速数据，Q路为高速数据，扩频后的I路与非扩频的Q路通过映射操作得到UQPSK-DSSS信号；通过内插-滤波-抽取的采样率变换操作，依据高采样率下可降低非整数倍过采样所带来的不利影响的特点，降低非整数倍过采样所导致的大体制抖动，得到调制的数字基带信号；映射后信号通过零值内插保证扩频支路扩频后的码片信息与非扩频支路的符号信息具有完全对齐的耦合性；数字基带信号由数模转换器DAC转换为模拟信号，模拟信号通过同轴线发送出去；

步骤2：通过匹配滤波对ADC采样得到的数字信号做匹配滤波处理，得到数字基带信号x(n)；匹配滤波为与发送端的成型滤波单元相同滚降因子的根升余弦滤波器；

步骤3：根据直接数字频率合成器原理，由码环频率控制字FCW控制产生与接收PN码c₁(n)的频率和相位一致的本地PN码

直接数字频率合成器中码环NCO相位累积量由零开始逐渐累积，每次增加量为当前频率控制字；将输入信号与本地PN码完成相关运算和积分清除运算，剥离接收信号中的PN码，得到I路位定时同步结果；

步骤4：将超前、滞后支路相干积分结果输入至码环鉴相器，得到码环的鉴相误差；通过环路滤波器滤除码环的鉴相误差中的噪声，使滤波结果真实的反应滤波器输入信号的相位变化；

步骤5：根据UQPSK-DSSS信号的I、Q两路完全对齐的耦合特性构建非扩频支路的归一化定时误差解调模型；依据I路解调所需码环中的NCO相位累积量，得到Q路符号的NCO_Q相位累积量；根据所述归一化定时误差解调模型，通过线性内插运算得到非扩频支路的归一化定时偏差估计值；

步骤6：式(2)中第一项包含Q路信息，第二项为噪声，从中提取出最佳采样点即为Q路位定时同步结果；根据定时偏差估计值对输入信号做内插运算，利用扩频支路已有信息得到非扩频支路的最佳采样点，即实现对I路和Q路的联合解调，进而实现UQPSK-DSSS信号的混合位定时同步。

2.如权利要求1所述的用于UQPSK-DSSS信号的混合位定时同步实现方法，其特征在于：步骤1实现方法为，

步骤1.1：I路信息为d₁(n)，Q路信息为d₂(n)，扩频码为c₁(n)，I路扩频后的码片速率与Q路信息速率相同，扩频后的I路与非扩频的Q路直接映射得到采样率为R_chip的UQPSK-DSSS信号s₁(n)，R_chip为I路扩频后的码片速率；

步骤1.2：DAC的采样率为f_s，D为正整数，采用零值内插，在步骤1.1所得序列s₁(n)的相邻采样点之间插入零值点，得到采样率为D×f_s的序列s₂(n)；

步骤1.3：将步骤1.2所得序列s₂(n)输入至根升余弦滤波器，得到采样率为D×f_s的序列s₃(n)，序列s₃(n)与序列s₂(n)相比变换更为缓慢；

步骤1.4：对采样率为D×f_s的序列s₃(n)做抽取操作，降低采样率，即在序列s₃(n)的采样数据点上，每隔D-1个点取一个点，形成新的采样率为f_s的序列s₄(n)；

步骤1.5：采样率为f_s的序列s₄(n)通过数模转换器DAC转换为模拟调制信号，模拟信号通过同轴线发送出去。

3.如权利要求2所述的用于UQPSK-DSSS信号的混合位定时同步实现方法，其特征在于：步骤2中，

模数转换器ADC接收基带模拟信号，采样率与DAC相同均为f_s，通过理想匹配滤波后所得数字基带信号为

其中，P₁为I路的信号功率，P₂为Q路的信号功率，功率比p＝P₂/P₁>1；d₁(n),d₂(n)∈{-1,1}分别为I路与Q路的数据序列；c₁(n)∈{-1,1}是用于直接序列扩频的PN码序列；n(n)为高斯白噪声信号；

I、Q两路信号分别记为i(n)和q(n)：

其中，n_I(n)、n_Q(n)为高斯白噪声信号。

4.如权利要求3所述的用于UQPSK-DSSS信号的混合位定时同步实现方法，其特征在于：步骤3中，

根据直接数字频率合成器原理，由码环频率控制字FCW控制产生与接收PN码c₁(n)的频率和相位一致的本地PN码

直接数字频率合成器中码环NCO相位累积量由零开始逐渐累积，每次增加量为当前频率控制字；将输入信号与本地PN码完成相关运算和积分清除运算，积分时间为一个周期的PN码的长度L_pn，即I路一个符号的持续时间T_symbol，具体表达式为

当码环取得理想同步时，即时支路一个周期PN码的积分时间内I路信息保持不变，式(3)中I路表达式简化为

上式中第一项包含I路有效信息，第二项为噪声；环路稳定后，即时支路的本地PN码

与接收信号的PN码c₁(n)对齐，相关运算

的结果取得最大值，即时支路相干积分结果即为I路位定时同步结果。

5.如权利要求4所述的用于UQPSK-DSSS信号的混合位定时同步实现方法，其特征在于：步骤5实现方法为，

步骤5.1：将码NCO累积量归一化至[0,L_pn)范围内，L_pn为一个周期PN码的长度；待环路取得理想同步时，接收信号完成载波剥离与PN码剥离，本地PN码

与接收信号的PN码c₁(n)对齐，码NCO累积一个周期对应本地PN码的一个周期，对应接收信号PN码的一个周期；

步骤5.2：取归一化后码NCO的小数部分，命名为NCO_Q；码NCO累积周期除以L_pn对应接收信号一个PN码的持续时间，即I路一个码片的持续时间，对应Q路符号的一个周期；

步骤5.3：NCO_Q的[0,1)一个周期对应Q路符号的一个周期，进一步可得，NCO_Q＝0.5时对应Q路符号的最佳采样点；当NCO_Q(n)≤0.5，NCO_Q(n+1)＞0.5时，意味着第n采样点与第n+1采样点之间存在最佳采样点；

步骤5.4：若NCO_Q(n)≤0.5，NCO_Q(n+1)＞0.5，当前为第m个符号的最佳采样点，其对应的最佳采样时刻为(n+μ_m)T_s；其中，T_s为采样间隔，μ_m为归一化定时偏差估计值，归一化定时误差解调模型为：

6.如权利要求5所述的用于UQPSK-DSSS信号的混合位定时同步实现方法，其特征在于：步骤6所述内插运算采用Farrow内插公式；当M倍过采样(M为偶数)，最佳采样时刻(n+μ_m)T_s，则采样点q(n-M/2+1),q(n-M/2+2),…,q(n+M/2)为当前符号，根据Farrow内插公式求出最佳采样点为：

式中b_l(i)是内插滤波器的系数，其值为常数，N为内插多项式的阶数；根据式(6)即实现Q路信息的位定时同步。

7.如权利要求1或2所述的用于UQPSK-DSSS信号的混合位定时同步实现方法，其特征在于：步骤1.2所述零值内插采用NCO_tx相位累积实现，NCO_tx量化为Nbit的整数，每次的增量为R_chip/(D×f_s)×2^N，NCO_tx每累加一次输出一个新的采样点，溢出时输出已知序列s₁(n)，不溢出时输出零值，由此实现零值内插；

所述码环鉴相器采用归一化超前减滞后功率鉴相器；所述环路滤波器采用二阶环路，稳定跟踪钟偏所带来的采样误差。

8.一种用于UQPSK-DSSS信号的定时同步系统，用于实现如权利要求1或2所述的用于UQPSK-DSSS信号的混合位定时同步实现方法，其特征在于：

所述发送端数字基带信号产生模块包括扩频单元、映射单元、零值内插单元、成型滤波单元、抽取单元；

所述定时同步系统的接收端在传统码环的基础上添加定时偏差估计模块和符号内插模块；所述码环包括积分清除单元和鉴相与环路滤波单元；零值内插单元、成型滤波单元、抽取单元共同作用，替换传统数字内插，通过采样率变换操作，利用高采样率下信号体制抖动小的特性，降低非整数倍过采样所带来的信号抖动；定时偏差估计模块根据UQPSK-DSSS信号的I、Q两路完全对齐的耦合特性构建非扩频支路的归一化定时误差解调模型，依据测控链路解调所需码环的NCO相位累积量，得到Q路符号的NCO_Q相位累积量，将Q路符号的NCO_Q相位累积量代入所述归一化定时误差解调模型得到非扩频支路的定时偏差估计值；符号内插模块根据定时偏差估计值对输入信号做内插运算得到非扩频支路的最佳采样点；通过替换发送端传统数字内插为零值内插、成型滤波、抽取三个单元，降低非整数倍过采样所导致的大体制抖动，在确保UQPSK-DSSS信号的I、Q两路完全对齐的耦合特性的同时保证码环NCO相位累积量保持稳定；同时，通过增加定时偏差估计模块和符号内插模块，在非整数倍过采样信号体制存在大抖动的情况下，利用UQPSK-DSSS信号具有完全对齐的耦合性的特点，且利用码环NCO相位累积量稳定的特点，仅利用码环NCO相位累积量实现对测控链路和数传链路的联合解调，进而实现UQPSK-DSSS信号的混合位定时同步；

数字基带信号产生模块包括扩频单元、映射单元、零值内插单元、成型滤波单元、抽取单元；I路信息通过扩频单元后为0,1序列，Q路信息为0,1序列，映射单元输出采样率为R_chip的UQPSK-DSSS信号s₁(n)；零值内插单元在序列s₁(n)的相邻采样点之间插入零值点，提高数字信号采样率，得到采样率为D×f_s的序列s₂(n)；成型滤波单元为根升余弦滤波器，输出平滑后的序列s₃(n)；抽取单元对序列s₃(n)直接做整数倍抽取，得到与DAC采样率f_s相一致的数字基带信号s₄(n)；数字基带信号s₄(n)通过数模转换器DAC转换为基带模拟调制信号，模拟信号通过同轴线发送出去；

匹配滤波模块对ADC采样得到的数字信号做匹配滤波处理，得到数字基带信号x(n)；匹配滤波为与发送端的成型滤波单元相同滚降因子的根升余弦滤波器；

码环模块对数字基带信号x(n)做处理，剥离其中的扩频码，解调出I路信息；其中，积分清除单元根据直接数字频率合成器原理由码环频率控制字控制产生与接收PN码c₁(n)的频率和相位一致的本地PN码

将输入信号与本地PN码完成相关运算和积分清除运算，剥离接收信号中的扩频码，解调出扩频支路的原有信息；直接数字频率合成器中码环NCO相位累积量由零开始逐渐累加，每次增加量为当前频率控制字；鉴相与环路滤波单元根据积分清除单元的积分结果得到当前码环的鉴相误差，滤除鉴相误差中的噪声信息得到更新的码环频率控制字，反馈至积分清除单元；

定时偏差估计模块根据UQPSK-DSSS信号的I、Q两路完全对齐的耦合特性构建非扩频支路的归一化定时误差解调模型；依据I路(测控链路)解调所需码环中的NCO相位累积量，归一化至[0,L_pn)后取小数部分，L_pn为一个周期PN码的长度，得到Q路符号的NCO_Q相位累积量；将Q路符号的NCO_Q相位累积量代入所述归一化定时误差解调模型，通过线性内插运算得到非扩频支路的归一化定时偏差估计值；

符号内插模块依据定时偏差估计模块所输出的归一化定时偏差估计值读取输入信号的对应采样点，结合当前具体的归一化定时偏差估计值，利用符号内插算法，内插出当前符号最佳采样点，即非扩频支路的定时同步结果。

9.如权利要求8所述的用于UQPSK-DSSS信号的混合位定时同步实现系统，其特征在于：鉴相与环路滤波单元采用归一化超前减滞后功率鉴相器和二阶环路；符号内插算法采用Farrow内插公式实现。

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