KR100711956B1

KR100711956B1 - 직교위상 송수신기용 이득 제어기

Info

Publication number: KR100711956B1
Application number: KR1020027015263A
Authority: KR
Inventors: 자루빈스키마이클; 파즈로넨; 코이프만블라디미르
Original assignee: 프리스케일 세미컨덕터, 인크.
Priority date: 2000-05-16
Filing date: 2001-05-16
Publication date: 2007-05-02
Also published as: KR20030007615A; CN1196303C; DE60104197T2; JP2003533946A; US6671336B1; DE60104197D1; EP1284075B1; EP1284075A1; WO2001089169A1; CN1429446A

Abstract

제 1 채널(291, I) 및 제 2 채널(292, Q)에 의해 신호쌍(I, Q)을 전송하는 무선 회로(299)에서, 이득 제어기(200)가 상기 채널들의 전체 이득들(G_I, G_Q) 간의 차들을 모니터링하고, 상기 채널들 중 하나로 이득 결정 제어 신호(W)를 피드백함으로써 이득 불균형을 수정한다. 그 제어기는 상기 채널 입력들(281, 282) 및 상기 채널 출력들(283, 284) 각각에 상기 신호쌍을 모니터링하고, 데시메이팅된 샘플링 레이트(F_R)로 상기 이득 제어 신호(W)를 계산하는 적분기(280)에 차신호들(△X, △Y)을 제공하기 위해, 높은 샘플링 레이트로 동작하는 제 1(221 내지 224) 및 제 2(211 내지 214) 복수의 단일-비트 비교기들을 갖는다.

신호쌍, 샘플링 레이트, 이득 제어 신호, 차신호, 단일-비트 비교기

Description

직교위상 송수신기용 이득 제어기{Gain controller for quadrature tranceiver}

발명 분야

본 발명은 일반적으로 동위상(in-phase) 및 직교위상(quadrature) 채널들을 갖는 전자 회로들에 관한 것으로서, 특히, 그러한 회로들을 위한 이득 제어기 및 방법에 관한 것이다.

발명의 배경

직접 변환 형의 수신기 회로들 및 송신기 회로들(총괄하여, "무선 회로들")이 이동 전화들, 텔레비전 수신기들 등과 같은 통신 디바이스들에서 무선 주파수(RF) 필터링을 위해 종종 사용된다.

그러한 무선 회로는 동위상 신호(I) 및 직교위상 신호(Q)를 갖는 신호 쌍들을 사용한다. 두 신호들(I, Q)은 실질적으로 동일한 캐리어 주파수를 갖는다. Q 신호는 I 신호에 대해 90°위상 시프트된다. 다시 말해, 두 신호들은 서로에 대해 직교위상에 있다.

그 무선 회로는 I 신호에 대한 제 1 채널 및 Q 신호에 대한 제 2 채널을 갖 는다. 각각의 채널은 예를 들어, 디지털-아날로그 변환하고 로우 패스(low pass) 필터링함으로써, 그 신호를 독립적으로 전송하고 처리한다. 예를 들어, 아날로그-디지털 변환과 같은 다른 신호 처리가 또한 가능하다. 그 중에서도, I 및 Q 신호들의 정확한 처리를 위해 두 신호들이 동일한 진폭을 가져야 한다.

그러나, 채널들의 이득들의 차들은 전기적 성분들 및 다른 파라미터들의 변동들을 만들어내는 온도, 주파수에서의 변화들의 결과로서 통상 발생한다. 작은 이득 차들("미스매치(mismatch)")은 그 무선 회로에 결합된 다른 회로의 왜곡(distortion)들이 될 수 있다.

발명자가 Reich인 미국 특허 4,926,443호; 발명자가 Kasperkovitz인 미국 특허 4,633,315호; 발명자가 Walley인 미국 특허 5,930,286호; 및 발명자가 Mehrgardt인 미국 특허 4,799,212호뿐만 아니라, 발명자가 Looper인 미국 특허들 5,604,929호; 5,249,203호; 5,230,099호; 5,179,730호; 5,095,536호; 5,095,533호에서 유용한 참조들을 발견할 수 있다.

본 발명은 개선된 이득 제어기 및 방법을 제공할 것을 추구하고, 종래 기술의 단점들 및 제한들을 경감시키거나 회피한다.

도 1은 동위상 신호 및 직교위상 신호를 갖는 신호쌍의 간략화된 시간 다이어그램을 도시한 도면.

도 2는 본 발명에 따른 이득 제어기에 의해 제어되는 동위상 및 직교위상 채널들을 갖는 회로의 간략화된 블록 다이어그램을 도시한 도면.

도 3은 제 1 및 제 2 샘플링 레이트를 갖는 디지털 신호들의 간략화된 시간 다이어그램을 도시한 도면.

도 4는 도 2의 이득 제어기의 간략화된 블록 다이어그램을 도시한 도면.

도 5는 도 2의 이득 제어기의 간략화된 블록 다이어그램을 보다 상세하게 도시한 도면.

도 6은 도 5의 이득 제어기 내의 신호 추정기(signal evaluator)의 간략화된 블록 다이어그램을 도시한 도면.

도 7은 도 6의 신호 추정기 내의 아날로그 비교기에 공급되는 신호 성분의 간략화된 시간 다이어그램 및 이상적인 경우에 그 아날로그 비교기에 의해 제공되고 오프셋에 의해 왜곡된 중간 신호의 간략화된 시간 다이어그램을 조합하여 도시한 도면.

도 8은 도 5의 이득 제어기 내의 다른 신호 추정기의 간략화된 블록 다이어그램을 도시한 도면.

도 9는 본 발명에 따른 방법의 간략화된 플로우차트 다이어그램을 도시한 도면.

바람직한 실시예의 상세한 설명

편의를 위해, 본 명세서에 사용된 용어들의 해설 및 그들의 정의가 청구항들에 앞서 제공된다.

다음 설명은 "아날로그"에 대한 "A", "디지털"에 대한 "D"; "플러스(plus)" 에 대한 "P"; "마이너스(minus)"에 대한 "M"; 및 총괄적으로 P 또는 N 중 하나를 위한 생략 부호 "..."와 같은 약어들을 사용한다. 블록 다이어그램들의 신호 라인들에서 화살표들은 바람직한 신호 흐름을 나타낸다.

도 1은 동위상 신호(I)(트레이스들(311, 312)) 및 - 실질적으로는 90°시프팅된 - 직교위상 신호(Q)(트레이스들(321, 322))를 갖는 신호쌍(I, Q)의 간략화된 시간 다이어그램을 도시한다. 그 수평축은 시간(t)을 도시하고, 수직축은 전압, 전류 등과 같은 신호들의 물리적인 양을 도시한다.

도 1은 유사하게 정의될 수 있는 아날로그 신호들(인덱스 "A"); 디지털 신호들(인덱스 "D")과 같이 신호들을 편리하게 도시한다.

신호들(I_A, Q_A) 각각은 제 1 성분(트레이스들(311, 321)) 및 제 2 성분(점선의 트레이스들(312, 322))을 각각 갖는 차신호들이다. 다른 설명의 편의를 위해, 제 1 및 제 2 성분들은 "플러스" (P) 및 "마이너스" (M) 성분들: 트레이스(311)에 의한 성분(I_A(P)), 트레이스(312)에 의한 성분(I_A(M)), 트레이스(321)에 의해 성분(Q_A(P)), 및 트레이스(322)에 의한 성분(Q_A(M))으로서 언급된다.

다음 논의에서, 각각의 신호에 대해 P 및 N의 두 성분들이 시간 축에 대해 대칭이 되도록 각각의 신호의 P 및 M 성분들의 공통량의 오프셋들이 무시된다. 그 신호들의 사인(sine) 모양은 비제한적인 예로서 단지 의도된 것이며; 임의의 다른 모양들도 가능하다.

도 2는 본 발명에 따른 이득 제어기(200)에 의해 제어되는 동위상 채널(291)(점선의 틀) 및 직교위상 채널(292)(점선의 틀)을 갖는 무선 회로(299)의 간략화된 블록 다이어그램을 도시한다.

두개의 채널들(291, 292)에 대해 본 발명을 설명하는 것은 편리하지만, 본 발명에 대해 필수적인 것은 아니다. 본 명세서의 상세한 설명에 기초하여, 본 기술 분야의 숙련자들은 본 발명의 범위로부터 벗어나지 않고 다른 채널들을 갖는 응용들에 대해 제어기(200)를 또한 구현할 수 있다.

그러므로, 용어 "동위상(in-phase)"은 "제 1의" 채널 내의 (채널, 입력, 출력, 등과 같은) 신호들 및 요소들에 대해 단지 편리한 약칭(abbreviation)이며; 용어 "직교위상(quadrature)"는 "제 2의" 채널에서 신호들 및 요소들에 대한 약칭임을 의도한다.

이득 제어기(200)는 예를 들어, CDMA(Code Division Multiple Access) 등과 같은 국제 표준에 따라 동작하는 여러가지 원격 통신 및 다른 응용들 예를 들어, 셀룰러 전화들에 사용될 수 있다. 그러므로, 본 발명에 따른 이득 제어기(200)는 회로(299)가 무선 수신기에 속한다는 가정으로 편리하게 설명된다.

동위상 채널(291)에 의해, 회로(299)는 동위상 입력 신호(예를 들어, 신호(I_D))를 동위상 출력 신호(신호(I_A))로 전송한다. 직교위상 채널(292)에 의해, 회로(299)는 직교위상 입력 신호(예를 들어, 신호(Q_D))를 직교위상 출력 신호(예를 들어, 신호(Q_A))로 전송한다. 설명된 바와 같이, 입력 신호들은 디지털 신호들이고, 출력 신호들은 아날로그 신호들이다. 이는 편리하지만, 필수적인 것은 아니다. 본 기술 분야의 숙련자들은 회로(299)(아날로그 입력, 디지털 출력, 둘 모두 아날로그, 둘 모두 디지털)를 변경할 수 있다.

회로(299)에서, 아날로그 동위상 입력(281)에 존재하는 디지털 동위상 신호(I_D)를 아날로그 동위상 출력(283)에 존재하는 아날로그 동위상 신호(I_A)로 변환하기 위해서, 동위상 채널(291)은 디지털-대-아날로그 변환기(DAC)(293) 및 로우 패스 필터(LPF)(295)를 포함한다. 직교위상 채널(292)은 디지털 직교위상 입력(282)에 존재하는 디지털 직교위상 신호(Q_D)를 아날로그 직교위상 출력(284)에 존재하는 아날로그 직교위상 신호(Q_A)로 변환하기 위해서, 직교위상 채널(292)은 DAC(294) 및 LPF(296)를 포함한다.

두 채널들(291, 292)에서의 전체 이득들(G_I=I_A/I_D, G_Q=Q_A/Q_D)은 각각 실질적으로 동등해야 한다. 이득 제어기(200)는 디지털 동위상 신호(I_D)를 수신하기 위해 입력(281)에 결합된 입력(201)과, 디지털 직교위상 신호(Q_D)를 수신하기 위해 입력(282)에 결합된 입력(202)과, 아날로그 동위상 신호(I_A)를 수신하기 위해 출력(283)에 결합된 입력(203)과, 아날로그 직교위상 신호(Q_A)를 수신하기 위해 출력(284)에 결합된 입력(204)을 갖는다.

바람직하게는, 디지털 신호들(I_D, Q_D)은 다수의 비트들에 의해 표현된다. 처리동안, 선택적인 양자화기들(이후 상세히 설명됨)은 다수의 비트들을 예를 들어, 하나의 비트("단일-비트")로 감소시킬 수 있다.

피드백 장치에서, 이득 제어기(200)는 (출력(206)에 사용가능한) 이득 제어 신호(W)를 얻는다. 바람직하게는, 신호(W)는 디지털 직교위상 입력(282)과 DAC(294) 사이에 결합된 이득 증폭기(205)를 제어한다. 승산기(multiplier)는 DAC(294)로 가는 신호의 양(Q_D)을 제어한다. (증폭기(205) 앞의) 신호(Q_D)의 진폭은 이득(L)(L=Q_{D MOD}/Q_D)만큼 (증폭기(205) 뒤의) 변경된 신호(Q_{D MOD})의 진폭에 관련된다. 그러한 방법으로, 전체 이득들(G_I, G_Q) 간의 상대적인 차들(G_I/G_Q) 및 절대적인 차들(G_I 내지 G_Q)이 회피된다.

직교위상 채널(292)과 연관된 증폭기(205)를 갖는 것은 설명하기에는 편리하지만, 본 발명에 필수적인 것은 아니다. 본 명세서의 기재에 기초하여, 본 기술 분야의 숙련자들은 본 발명의 범위로부터 벗어나지 않고도, 증폭기(205)를 동위상 채널(291)에 결합시킬 수 있다.

이득 제어기(200)의 상세한 설명에 앞서, 디지털 신호들의 샘플링 레이트들이 논의된다.

도 3은 제 1 샘플링 레이트를 갖는 디지털 신호(V_D) 및 제 2 샘플링 레이트를 갖는 디지털 신호(V^o)의 간략화된 시간 다이어그램을 도시한다.

디지털 신호(V_D)는 제 1 시간 간격들(T)(여기서는, "시간 슬롯(time slot)들")동안, 실질적으로 일정한 크기를 갖는다. 다시 말해서, 신호(V_D)는 제 1 샘플링 레이트(F=1/T)로 샘플링된다. 디지털 신호(V_D)는 I_D 및 Q_D(도 2) 및 X_D, Y_D, X_A, Y_A, △X, △Y(도 5 참조)와 같은 디지털 신호들을 대표한다. V_D(r)을 기록할 때, 시간 슬롯들(T)이 지수(r, r-1, r-2, ... r-R)에 의해 편리하게 식별된다.

샘플링 레이트(F)은 회로(299)에서, I 및 Q 신호들의 응용에 의존한다. 예를 들어, 약 0 내지 600 kHz의 기저대역 주파수들(도 7의 T_SIG를 참조)을 사용하는 무선 수신기에 대해, 레이트(F = 5 MHz)은 오버샘플링 비(oversampling ratio)이다. 바람직하게는, 그 오버샘플링 비는 기저대역 주파수의 두배인 4와 16 사이이다.

내부적으로, 이득 제어기(200)는 또한 제 2의 보다 긴 시간 간격들(T_R = R*T)(이후, "시간 프레임들")동안, 실질적으로 일정한 진폭들을 갖는 신호들(V^o)을 사용한다. 다시 말해, 그러한 신호들은 보다 낮은 샘플링 레이트(F_R = 1/T_R = F/R)로 소정의 초(second)로 샘플링된다. R은 샘플링 레이트 데시메이션(decimation) 비이다. 바람직하게는, R은 정수이나, 실제의 레이트들이 또한 사용될 수 있다. 다시 말해, R은 시간 프레임 당 시간 슬롯들의 수를 나타낸다. R에 대한 유용한 값들이 R_MIN = 8 및 R_MAX = 64 사이의 범위에 있다. 바람직하게는, R이 R_MIN = 16 및 R_MAX = 32 간의 범위 내에 있다.

인덱스(r)에 의해 식별된 시간 슬롯으로 끝나는 임의의 시간 프레임(T_R = R*T) 동안, V_D(r)의 평균(V_AVERAGE)은 예를 들어, 다음과 같이 정의될 수 있다:

(1)

제어기(200)는 내부적으로 신호들(V_D)이 신호들(V^o)(예를 들어, △X^o, △Y^o, I^o, Q^o, 도 5 참조)로 전환되는 레이트 데시메이션을 사용한다.

샘플링 레이트 데시메이터들의 응용에 대해, 다음의 참조들이 유용하다: 1981년 3월 IEEE, vol.69, No.3 회보의 발명자가 Crochiere, R. E. 및 Rabiner, L. R.인 "Interpolation and Decimation of Digital Signals - A Tutorial Review", 1996년 Upper Saddle River, Prentice Hall의 3번째 편집에서 발명자가 Proakis, J. G. 및 Manolakis, D. G.인 "Digital Signal Processing", ISBN 0-13-373762-4의 챕터 10의 섹션 10.1 내지 10.6의 "Multirate Digital Signal Processing".

도 4는 본 발명에 따른 이득 제어기(200)의 간략화된 블록 다이어그램을 도시한다. 이득 제어기(200)는 회로(299)의 ("제 1의") 동위상 채널(291) 또는 ("제 2의") 쿼더러쳐 채널(292) 중 하나에서 (변하는 L에 의해) 전체 이득을 조정하는 출력(206)에서의 제어 신호(W)를 제공한다(도 5 참조). 이득 제어기(200)는 제 1 복수의 비교기들(221 내지 224)(도 8에 상세히 설명됨)과, 제 2 복수의 비교기들(211 내지 214)(도 6에 상세히 설명됨)과, 신호 처리 회로(290)를 포함한다.

제 1 복수의 비교기들에서, 각각의 비교기(221, 222, 223, 224)는 동위상 입력 신호(예를 들어, 입력(201)에서의 I_D)의 제 1(예를 들어, I_D(P)) 및 제 2(예를 들어, I_D(M)) 성분들 중 하나를 직교위상 입력 신호(예를 들어, 입력(202)에서의 Q_D)의 제 1(예를 들어, Q_D(P)) 및 제 2(예를 들어, Q_D(M)) 성분들 중 하나와 비교한다. 각각의 비교기(221, 222, 223, 224)는 제 1 샘플링 레이트(F)로 단일-비트의 "입력 관련" 중간 신호(예를 들어, C_D(..., ...))를 제공한다.

제 2 복수의 비교기들에서, 각각의 비교기(211, 212, 213, 214)는 동위상 출력 신호(예를 들어, 입력(203)에서의 I_A)의 제 1(예를 들어, I_A(P)) 및 제 2(예를 들어, I_A(M)) 중 하나를 직교위상 출력 신호(예를 들어, 출력(204)에서의 Q_A)의 제 1(예를 들어, Q_A(P)) 및 제 2(예를 들어, Q_A(M)) 성분들 중 하나와 비교한다. 각각의 비교기(211, 212, 213, 214)는 제 1 샘플링 레이트(F)로 단일-비트 "출력 관련" 중간 신호(C_A(..., ...))를 제공한다.

신호 처리 회로(290)는 (제 1 복수의) 비교기들(221, 222, 223, 224) 각각으로부터 "입력 관련" 단일-비트 중간 신호(예를 들어, C_D(..., ...))를 수신하고, (제 2 복수의) 비교기들(211, 212, 213, 214) 각각으로부터 "출력 관련" 단일-비트 중간 신호(예를 들어, C_A(..., ...))를 수신하고, 단일-비트 중간 신호들(예가 이후에 설명됨)의 소정의 조합을 제 2의 보다 낮은 샘플링 레이트(F_R)로 제어 신호(W)(출력(206))에 적분한다.

단일-비트 신호들을 출력하는 비교기들을 사용하는 것은 본 발명의 중요한 이점이며, 정확한 멀티비트 변환기(multibit converter)들의 사용을 피한다.

다음의 도면들과 관련하여, 신호 처리 회로(290)가 예를 들어, (추정기들(210, 220) 내의) 결합기들(217, 218, 227, 228)과, 콘디셔너들 (conditioners)(230, 240, 250, 260)과, 가산기들(271, 272, 273)과, 승산기들 (235, 245)과, 적분기(280)와 같은 전용 하드웨어 요소들로 설명된다. 이는 설명하기에는 편리하지만, 거기에 제한되는 것은 아니다. 본 기술 분야의 숙련자들은 본 발명의 범위로부터 벗어나지 않고도, 본 명세서 기재에 기초하여, 디지털 신호 처리기(DSP) 또는 마이크로프로세서와 같은 다른 범용 처리기에 의해 처리 회로(290)의 기능을 구현할 수 있다.

도 5는 이득 제어기(200)의 간략화된 블록 다이어그램을 도시한다. 이득 제어기(200)는 신호 추정기(210)(도 6 내지 도 7에서 상세히 설명함)와, 신호 추정기(220)(도 8에서 상세히 설명함)와, 신호 컨디셔너들(230, 240, 250, 260)(점선의 틀)과, 가산기들(271, 272, 273)과, 승산기들(235, 245)과, 적분기(280)를 포함한다.

신호 컨디셔너(230)는 평균기(231)(기호 ∑)와, 데시메이터(232)(기호 ↓)와, 양자화기(233)와, 지연 스테이지(234)를 포함한다. 신호 컨디셔너(240)는 평균기(241)와, 데시메이터(242)와, 양자화기(243)와, 지연 스테이지 (244)를 포함한다. 신호 컨디셔너(250)는 평균기(251) 및 데시메이터(252)를 포함한다. 신호 컨디셔너(260)는 평균기(261) 및 데시메이터(262)를 포함한다.

신호 컨디셔너(230)는 입력(201)에서 샘플링 레이트(F)을 갖는 디지털 동위상 신호(I_D)를 수신하고, (출력 스테이지(234)에서) 보다 낮은 샘플링 레이트(F_R)을 갖는 컨디셔닝된 동위상 신호(I^o)를 제공한다. 유사하게, 컨디셔너(240)는 디지털 직교위상 신호(Q_D)(샘플링 레이트(F), 입력(202))를 수신하고, 컨디셔닝된 직교위상 신호(Q^o)(샘플링 레이트(F_R), 출력 스테이지(244))를 제공한다. 신호 컨디셔너들(250, 260)은 레이트(F_R)로 변환함으로써 신호들(△X^o, △Y^o) 각각에 대해 차신호들((가산기(271)로부터의) △X와 (가산기(272)로부터의) △Y의 차(이하를 참조))를 콘디셔닝한다. 다시 말해서, 신호들(△X^o, △Y^o)은 차신호들(△X^o, △Y^o) 각각의 F_R 레이트의 표현들이다.

콘디셔닝을 위해, 컨디셔너들은 평균들을 제공하기 위해 평균기들(231, 241, 251, 261)을 사용하고(방정식 (1) 참조), 레이트(F)에서 레이트(F_R)까지 데시메이팅하기 위해 데시메이터들(232, 242, 252, 262)을 사용하며, - 선택적으로 - 바람직하게는 멀티비트 신호들을 단일-비트 신호들로 변환하기 위해 양자화기들(233, 243), 및 동기화 목적들을 위한 지연 스테이지들(234, 244)을 사용한다.

신호 추정기(210)는 아날로그 동위상 신호(I_A) 및 아날로그 직교위상 신호(Q_A)(입력들(203, 204) 각각에서)를 수신하고, (출력들(215, 216) 각각에) 조합 신호들(X_A, Y_A)을 제공한다. 유사하게, 신호 추정기(220)는 디지털 동위상 신호(I_D) 및 디지털 직교위상 신호(Q_D)를 (입력들(201, 201) 각각에) 수신하고, 조합 신호들(X_D, Y_D)을 (출력들(225, 226) 각각에) 제공한다. 바람직하게는, 신호들(X_A, Y_A, X_D, Y_D)은 샘플링 레이트(F)이다. 신호들(X_A, Y_A, X_D, Y_D)을 획득하는 방법에 대한 상세한 설명들은 도 6 내지 도 8에 관련하여 설명된다.

가산기(271)는 신호(X_A)로부터 신호(X_D)를 감산함으로써 차신호(△X)를 제공하고, 가산기(272)는 신호(Y_A)로부터 신호(Y_D)를 감산함으로써 차신호(△Y)를 제공한다(마이너스 부호들 참조). 바람직하게는, 신호들(△X, △Y)은 샘플링 비(F)를 유지한다.

I^o 및 △X^o를 수신하는 승산기(235)는 중간 곱(I^o*△X^o)을 가산기(273)로 전송하고, 유사하게, Q^o 및 △Y^o를 수신하는 승산기(245)는 중간 곱(Q^o*△Y^o)을 가산기(273)로 전송한다. 가산기(273)는 차(I^o*△X^o - Q^o*△Y^o)를 적분기(280)에 전송한다. 적분기(280)는 앞서 언급된 이득 제어 신호(W)를 출력(206)에 제공한다(도 2 참조). 신호(W)는 입력(282)(도 2 참조)의 직교위상 신호(Q_D)가 이득(L=1+W)을 갖는 Q_{D MOD}로서 DAC(294)로 전송되도록 증폭기(205)(도 2 참조)를 제어한다. 그리하여, 출력들(282, 284)로부터 채널들(291, 292)로의 피드백 제어 루프가 형성된다. 신호(W)에 대한 상세한 설명이 이후 설명된다.

도 6은 이득 제어기(200)(도 5 참조) 내의 신호 추정기(210)의 간략화된 블록 다이어그램을 도시한다. 신호 추정기(210)는 아날로그 비교기들(211, 212, 213, 214) 및 결합기들(217, 218)을 포함한다.

각각의 비교기들(211, 212, 213, 214)은 입력(203)(도 1, 2, 4, 5 참조)으로부터 성분(I_A(...))을 수신하기 위한 제 1 입력과, 입력(204)(도 1, 2, 4, 5 참조)으로부터 성분(Q_A(...))을 수신하기 위한 제 2 입력과, 앞서 언급된 단일-비트 중간 신호(C_A(..., ...))를 제공하기 위한 출력을 갖는다. (C_A(..., ...))는 회로(299)의 출력들(283, 284)로부터 얻어지기 때문에, "출력 관련(output related)"된다.

결합기들(217, 218)은 신호들(C_A(..., ...))을 수신하고, 앞서 언급된 신호들(X_A, Y_A)을 출력(215, 216) 각각에 보낸다.

바람직하게는, 비교기들(211, 212, 213, 214)은 매 시간 슬롯(T)마다 한번씩 업데이트된 중간 신호(C_A(..., ...))를 출력하기 위해, 입력(219)으로부터 레이트(F)로 샘플 신호(SAMPLE)를 수신한다.

바람직하게는, 각각의 아날로그 비교기(211, 212, 213, 214)는 단일-비트 아날로그-대-디지털 변환기이다. 다시 말해서, 중간 신호(C(..., ...))는 제 1 및 제 2 논리 상태 각각을 지시하는 단지 두개의 크기들 예를 들어, "+1", "-1"을 가정할 수 있다.

이상적인 경우에서, 각각의 비교기는 성분(I_A(...))이 성분(Q_A(...))보다 크거나 같은 경우, 제 1 상태에 신호(C_A(..., ...))를 출력하고, 성분(I_A(...))이 성분(Q_A(...))보다 작은 경우, 제 2 상태에 신호(C_A(..., ...))를 출력한다, 즉,

C_A(..., ...) = "+1" I_A(...) - Q_A(...) ≥0 에 대해 (2)

C_A(..., ...) = "-1" I_A(...) - Q_A(...) < 0 에 대해 (4)

그러나, 비이상적인 경우에서, 이러한 진술들은 비교기 오프셋들(Q_A(..., ...), 예를 들어:

C_A(..., ...) = "+1" I_A(...) - Q_A(...) ≥Q_A(..., ...)에 대해 (6)

C_A(..., ...) = "-1" I_A(...) - Q_A(...) < Q_A(..., ...)에 대해 (8)

을 도입함으로써 연장된다. 오프셋들(O_A(P, P), O_A(P, M), O_A(M, P), O _A(M, M))이 각 비교기(211, 212, 213, 214) 각각에 대해 다를 수 있으며, 포지티브 및 네가티브 값들을 가정할 수 있다.

그 비교기들은 그 성분들을 수신하고, 다음과 같이 출력 관련 단일-비트 신호들을 제공한다: 비교기(211)는 성분들(I_A(P), Q_A(P))을 수신하고, 신호(C_A(P, P))를 제공하며, 비교기(212)는 성분들(I_A(P), Q_A(M))을 수신하고, 신호(C_A(P, M))를 제공하며, 비교기(213)는 성분들(I_A(M), Q_A(P))을 수신하고, 신호(C_A(M, P))를 제공하 며, 비교기(214)는 성분들(I_A(M), Q_A(M))을 수신하고, 신호(C_A(M, M))를 제공한다. 결합기들(217, 218)의 기능이 후에 설명될 것이다.

도 7은,

ㆍ 동위상 신호(I)의 신호 성분(예를 들어, 도 1에서와 같이, 굵은 선의 트레이스 I_A(P)) 및 신호 추정기(210)(도 6 참조) 내의 아날로그 비교기(예를 들어, 211)에 공급되는 직교위상 신호(Q)의 신호 성분(예를 들어, 도 1에서와 같이, 트레이스(321) Q_A(P))의 간략화된 시간 다이어그램(501)과,

ㆍ 이상적인 경우에서 아날로그 비교기(예를 들어, 비교기(211))에 의해 제공되는 중간 단일-비트 신호(예를 들어, C_A(P, P))의 간략화된 시간 다이어그램(502)과,

ㆍ 비교기 오프셋(예를 들어, O(P, P))에 의해 왜곡된 중간 신호 단일-비트의 간략화된 시간 다이어그램(503)을 조합하여, 설명한다.

도 1과 유사하게, 사인 형태는 단지 예이다. 다이어그램들(501, 502, 503)은 시간 포인트들(t₇ 내지 t₁₀)뿐만 아니라, 연속적인 시간 포인트들(t₁ 내지 t₆)을 갖는 공통의 수평 시간축을 갖는다. 시간 포인트들은 설명을 위해서 유용하며, 시간 슬롯(T)(도 3 참조)에 필수적으로 동기할 필요는 없다. 비교기(211)가 신호 주기 길이(T_SIG)(예를 들어, T_SIG = t₅-t₁)에 대해 오버샘플링 레이트(oversampling rate)인 레이트(F)로 신호(C_A(P, P))를 제공하기 때문에, 신호(C_A(P, P))의 생성은 임의의 시간 포인트에서 예상된다.

다이어그램(501)에서와 같이, 성분(I_A(P))은 t₁에서 0의 양으로 시작하고, t₂에서 포지티브 최대에 도달하고, 다시 t₃에서 0에 도달하고, t₄에서 네가티브 최대에 도달하며, t₅에서 다시 0에 도달하며, t₆에서 양의 최대에 도달한다. (90°시프팅된) 성분(Q_A(P))은 t₁에서 네가티브 최대를 가지고, t₂에서 0에 도달하고, t₃에서 포지티브 최대에 도달하고, t₄에서 0에 도달하고, t₅에서 네가티브 최대에 도달하고, t₆에서 0에 도달한다. 그 주기 길이(T_SIG)는 변화되지 않는다. I_A(P)에서 Q_A(P)로 가는 수직 화살표들은 차(I_A(P) - Q_A(P))를 나타낸다(설명 (2)(4)(6)(8) 참조).

다이어그램(501)은 다이어그램(502)과 결합하여 오프셋이 없는 비교기(211)의 이상적인 동작을 설명한다(설명 (2)(4) 참조). t₁, t₂, t₅, t₆ 각각에서의 하방 지시 화살표들(511, 512, 515, 516)은 "+1"인 신호(C_A(P, P))를 나타낸다. 유사하게, t₃, t₄ 각각에서의 상방 지시 화살표들(513, 514)은 "-1"인 신호(C_A(P, P))를 나타낸다. 두 성분들(I_A(P), Q_A(P))의 양이 실질적으로 동일한 시간 지점들(t₇, t₈)에 대해, 그 화살표들은 각각 지점들(517, 518)에서 감소되며, 신호(C_A(P, P))는 "+1"로서 정의된다((6), 다이어그램 502 참조). 그러므로, 신호(C_A(P, P))는 t₇ 이전(트레이스(531)) t₈ 이후(트레이스(533))에는 "+1"이고, 그 사이(트레이스(532))에서는 "-1"이다. 신호 변화율은 t₈-t₇ = T_SIG/2 이다.

다이어그램(501)은 다이어그램(503)과 결합하여 오프셋(O(P, P))을 갖는 비교기(211)의 동작을 설명한다. t₉의 하방 지시 화살표(521)는 오프셋(O(P, P))을 나타내며, 신호(C_A(P, P))는 이상적인 경우에서보다 먼저 t₉에서 "-1"로 간다(트레이스(541, 542)). 상방 지시 화살표(522)는 t₁₀에서 다시 오프셋(O(P, P))을 나타내고, 신호(C_A(P, P))는 이상적인 경우에서보다 더 늦게 t₁₀에서 "-1"로 돌아간다(트레이스(542, 543)). 그러므로, C_A(P, P)의 신호 변화율은 대칭이 된다(t₁₀-t₉ > T_SIG/2).

오프셋(O(P, P))은 또한 CA(P, P)의 "+1" 및 "-1"의 다른 길이의 간격들로 표현된다. 본 기술 분야의 숙련자들이 다른 실례의 필요없이 이해할 것이기 때문에, 성분들(I_A(P, P), Q_A(P, P)) 간의 진폭 차들이 또한 이러한 간격 길이들을 변경할 것이다.

그러므로, 신호 추정기(210)의 비교기들(211, 212, 213, 214) 각각의 모든 신호들(C_A(P, P), C_A(P, M), C_A(M, P), C_A(M, M))(도 6 참조)은 오프셋들(O(..., ...) 및 신호 성분들 간의 진폭 차들에 대한 정보를 운반한다. 이후, 이러한 정보가 더 추정되는 방법이 설명될 것이다.

도 6으로 돌아와서, 결합기(217)는 신호들(C_A(P, P), C_A(P, M), C_A(M, P), C_A(M, M))을 수신하고,

X'_A = { + C_A(P, P) + C_A(P, M) - C_A(M, P) - C_A(M, M)) } (10)

에 따라, 신호(X'_A)를 제공한다. 그러므로, 결합기(217)는 실례로 포지티브 C_A(P, P), 포지티브 C_A(P, M), 네가티브 C_A(M, P), 네가티브 C_A(M, M)를 결합하는 것을 의미하는 제 1 합 패턴(summation pattern)(++--)을 사용한다.

예를 들어, 비교기들 및 불변 스케일링 계수(constant scaling factor)(k)에 의해 임의의 잡음(x_A)(소문자)이 도입되는 것을 고려하면, 출력(215)에서 사용가능한 신호(X_A)는

X_A = k * X'_A + x_A (12)

로 추정된다.

비교기(218)는 신호들(C_A(P, P), C_A(P, M), C_A(M, P), C_A(M, M))을 수신하고,

Y'_A = { + C_A(P, P) - C_A(P, M) + C_A(M, P) - C_A(M, M)) } (14)

에 따라 신호(Y'_A)를 제공한다. 그러므로, 결합기(218)는 실례로 포지티브 C_A(P, P), 네가티브 C_A(P, M), 포지티브 C_A(M, P), 네가티브 C_A(M, M)를 결합하는 것을 의미하는 제 2 합 패턴(+-+-)을 사용한다.

다시, 비교기들 및 계수(k)에 의해 임의의 잡음(y_A)(소문자)이 도입되는 것을 고려하면, 출력(216)에서 사용가능한 신호(Y_A)는

Y_A = k * Y'_A + y_A (16)

로 추정된다.

도 8은 이득 제어기(도 5 참조)의 신호 추정기(220)의 간략화된 블록 다이어그램을 설명한다. 신호 추정기(220)는 디지털 비교기들(221, 222, 223, 224), 결합기들(227, 228) 및 지연 스테이지들(207, 208)을 포함한다. 추정기들(220)의 입력 신호들은 입력(201)에서의 디지털 동위상 신호(I_D) 및 입력(202)에서의 디지털 직교위상 신호(Q_D)이며, 출력 신호들은 출력(225)에서는 신호(X_D)이며, 출력(226)에서는 신호(Y_D)이다. 비교기들(221, 222, 223, 224)은 입력(229)으로부터 샘플 신호(SAMPLE)에 의해 클럭된다. 바람직하게, SAMPLE은 추정기(210)에서와 동일하다(도 6 참조). 편의를 위해, 신호들(I_D, Q_D)은 제 1 성분(P) 및 제 2 성분(M)을 각각 갖는 차신호들로서 고려되며, 여기서,

I_D(M) = - I_D(P) 및 (18)

Q_D(M) = - Q_D(P) (20)

이다.

그 비교기들은 성분들(I_D(...), Q_D(...))을 수신하고, 단일-비트 신호들(Q_D(..., ...)을 제공한다. Q_D(..., ...)는 그들이 회로(299)의 입력들(281, 282)로부터 얻어지기 때문에, "입력 관련"이다.

상세히, 비교기(221)는 성분들(I_D(P), Q_D(P))을 수신하고, 신호(C_D(P, P))를 제공하며, 비교기(222)는 성분들(I_D(P), Q_D(M))을 수신하고, 신호(C_D(P, M))를 제공하며, 비교기(223)는 성분들(I_D(M), Q_D(P))을 수신하고, 신호(C_D(M, P))를 제공하며, 비교기(224)는 성분들(I_D(M), Q_D(M))을 수신하고, 신호(C_D(M, M))를 제공한다. 편리하게, 그 비교기들은 다음 정의들에 따라서, 신호들(C_D(..., ...))을 제공한다:

C_D(..., ...) = "+1" I_A(...) - Q_D(...) ≥0 (22)

C_D(..., ...) = "-1" I_D(...) - Q_D(...) < 0 (24)

앞서 기재된 아날로그 비교기들(211, 212, 213, 214)과 비교해 볼 때, 디지털 비교기들(221, 222, 223, 224)은 실질적으로 오프셋을 회피한다.

비교기(227)는 신호들(C_D(P, P), C_D(P, M), C_D(M, P), C_D(M, M))을 수신하고,

X'_D = { + C_D(P, P) + C_D(P, M) - C_D(M, P) - C_D(M, M)) } (26)

에 따라, 신호(X'_D)를 제공한다. 그러므로, 결합기(227)는 앞서 언급된 제 1 합 패턴을 사용한다.

지연 스테이지(207)는 N 시간 슬롯들(T)의 지연으로 신호(X'_D)를 전송한다. 기호(Z^-N)는 Z-변환의 연산자(operator)이다. 본 기술분야의 숙련자들은 예를 들어, 본 발명의 상세한 설명도 필요없이 시프트 레지스터에 의해 지연 스테이지(207)를 구현할 수 있다. 지연 스테이지(207)는 편리하게 동위상 채널(291)(예를 들어, DAC(293), LPF(295)에 의해)에 도입된 본질적인 입력-대-출력 지연에 대응한다. 이것은 편리하다. 도 3과 관련하여 설명된 바와 같이, "입력 관련" 신호(X_D)는 지연된 "출력 관련"(X_A)과 결합된다.

예를 들어, 비교기들과 지연 스테이지(207) 및 앞서 언급된 스케일링 계수(k)에 의해 도입된 임의의 잡음(x_D)(소문자)을 더 고려하면, 출력(225)에 전송되는 신호(X_D)는

X_D = k * X'_D * Z^-N + x_D (28)

로서 추정된다.

비교기(228)는 신호들(C_D(P, P), C_D(P, M), C_D(M, P), C_D(M, M))을 수신하고,

Y'_D = { + C_D(P, P) - C_D(P, M) + C_D(M, P) - C_D(M, M)) } (30)

에 따라, 신호(Y'_D)를 제공한다. 그러므로, 결합기(228)는 앞서 언급된 제 2 합 패턴을 사용한다.

지연 스테이지(208)는 N 시간 슬롯들(T)의 지연으로 신호(X'_D)를 출력(226)에 전송한다. 예를 들어, 비교기들과 지연 스테이지(208) 및 스케일링 계수(k)에 의해 도입된 임의의 잡음(y_D)(소문자)을 고려하면, 출력(226)에 전송되는 신호(Y_D)는

Y_D = k * Y'_D * Z^-N + y_D (32)

로 추정된다. 편리하게, N은 (예를 들어, DAC(294), LPF(296)에 의해) 동위상 채널(292)에 도입된 지연에 대응한다.

가능한 값들 "+1" 및 "-1"을 갖는 상기 정의들(C_D(..., ...))이 주어지면, 신호들(X_D, Y_D)은 "-4", "-3", "-2", "-1", "0", "+1", "+2", "+3", "+4"의 집합으로부터의 임의의 수들이 될 수 있다.

이제, 설명은 도 5에 보다 상세히 제공된다. 앞서 언급된 바와 같이, 가산기(271)는 신호(△X)에 대한 네가티브 신호(X_D)와 신호(X_A)를 결합한다: 즉,

△X = X_A - X_D (34)

△X = k * X'_A + x_A - (k * X'_D * Z^-N + x_D) (36)

잡음 부분들(x_A, x_D)이 실질적으로 서로 상쇄된다고 가정하면, 최종 방정식은

△X = k * (X'_A - X'_D * Z^-N) (38)

△X = k * X'_D * Z^-N (G_X - 1) (40)

으로 간략화되며, 이득(G_X)은

(42)

로 정의된다.

유사하게, 가산기(272)는 신호(△Y)에 대한 네가티브 신호(Y_D)와 신호(Y_A)를 결합하며, 잡음 부분들(y_A, y_D)은 상쇄된다, 즉:

△Y = Y_A - Y_D (44)

△Y = k * Y'_A + y_A - (k * Y'_D * Z^-N + y_D) (46)

△Y = k * (Y'_A - Y'_D * Z^-N) (48)

△Y = k * X'_D * Z^-N (G_Y - 1) (50)

(이득) (52)

앞서 언급된 바와 같이, 가산기(273)는

W = ∫I^o*△X^o - Q^o*△Y^odt (56)

W = k * Z^-N * ∫I^o* X'_D * (G_X - 1) - Q^o * Y' _D * (G_Y - 1) dt (58)

W = h * Z^-N * ∫G_X - G_Y dt (60)

에 따라서, 이득 제어 신호(W)(도 2 참조)를 제공하는 이득 적분기(280)에 차(I^o*△X^o - Q^o*△Y^o)를 전송하며 여기서, h는 예를 들어, W가 크기가 없게(dimensionless) 되면, 상수이다.

앞서 언급된 바와 같이, 증폭기(205)에 공급되는 이득 제어 신호(W)로, 이득 제어기(200)는 바람직하게는

L = 1 + W (62)

에 따라서 증폭기(205)의 이득(L)을 W에 관련시키는 피드백 루프를 제공한다.

이상적인 경우, W가 실질적으로 0이 되고, 이득(L)이 1이 되도록 이득들(G_X, G_Y)은 실질적으로 동일하다. G_X와 G_Y 간의 차의 경우, 그 차(G_X- G_Y)가 다시 감소되도록 L이 증가되거나 감소된다. 바람직하게, L이 0.7과 1.3 사이의 값들을 가정하도록, W는 -0.3과 +0.3 사이의 값으로 가정한다.

도 9는 제 1 두-성분 출력 신호(예를 들어, I_A(P), I_A(M))에 제 1 두-성분 입력 신호(예를 들어, I_D(P), I_D(M))를 전송하는 제 1 채널(291)과 제 2 두-성분 출력 신호(예를 들어, Q_A(P), Q_A(M))에 제 2 두-성분 입력 신호(예를 들어, Q_D(P), Q_D(M))을 전송하는 제 2 채널(292) 사이의 회로(299)의 이득 균형을 제어하기 위한 방법(400)의 간략화된 플로우 차트 다이어그램을 도시한다.

방법(400)은 다음 단계들: 독립적인 비교 단계(410, 420), 및 적분 단계(430)을 포함한다. 연속적인 순서로 설명되었지만, 바람직하게는 단계들(410, 420)은 동시에 수행된다.

비교 단계(410)에서, 제 1 및 제 2 입력 신호들의 4가지 성분 조합들(예를 들어, I_D(P), Q_D(P); I_D(P), Q_D(M); I_D(M), Q_D(P); I_D(M), Q_D(M)) 모두가 독립적으로(분리 비교기들(221 내지 224) 참조) 샘플링 레이트(F)로 서로에 대해 비교된다. 그 결과는 단일-비트 입력 관련 신호들(예를 들어, Q_D(P, P); Q_D(P, M); Q_D(M, P); Q_D(M, M))로 나타난다.

비교 단계(420)에서, 제 1 및 제 2 출력 신호들의 4가지 성분 조합들(예를 들어, I_A(P), Q_A(P); I_A(P), Q_A(M); I_A(M), Q_A(P); I_A(M), Q_A(M)) 모두가 독립적으로(분리 비교기들(211 내지 214) 참조) 샘플링 레이트(F)로 서로에 대해 비교된다. 그 결과는 단일-비트 출력 관련 신호들(예를 들어, Q_A(P, P); Q_A(P, M); Q_A(M, P); Q_A(M, M))로 나타난다.

적분 단계(430)에서, 단일-비트 입력 및 출력 관련 신호들의 소정의 조합(합 패턴들, 방정식들 (28) 내지 (56) 참조)이 제 2의 보다 낮은 샘플링 레이트(F_R)에 제어 신호(W)를 획득한다. 신호(W)는 채널(291)(도 2 참조) 또는 채널(292)에서 이득(L)을 조정한다.

앞서 언급된 바와 같이, 처리 회로(290)의 기능이 DSP 또는 다른 처리기에 의해 구현되는 경우, 상기 방법의 단계들은 그 처리기에 대한 소프트웨어 루틴들을 포함한다. 본 기술 분야의 숙련자들이 그러한 루틴들을 기록할 수 있다.

이득 제어기(200)는 회로(299)가 실제로 정보를 전달하는 신호들(I_D, Q_D, I_A, Q_A)로 동작하는 경우, 또는 회로(299)가 진폭이 실질적으로 동일한 참조 신호들(I_D, Q_D)을 수신하는 경우 중 하나로 동작될 수 있다.

본 발명을 상세히 설명하면, 본 발명은 또한 다음과 같이 요약될 수 있다: 제 1 채널(291) 및 제 2 채널(292)에 의해 단일 쌍(I, Q)을 전송하는 무선 회로(299)에서 이득 불균형을 정정하기 위한 이득 제어기(200)는 채널들(291, 292)의 전체 이득들(G_I, G_Q) 간의 차들을 모니터링하고, 이득 결정 제어 신호(W)를 채널들 중 하나로 (예를 들어, 채널(292)로) 피드백한다. 제 1 및 제 2 복수의 단일-비트 비교기들(221 내지 224, 211 내지 214)은 채널 입력들(281, 282) 및 채널 출력들(283, 284) 각각에 단일 쌍을 제 1 샘플링 레이트(F)로 모니터링하고, 차신호들(△X, △Y)을 제공한다. 적분기(280)는 차신호들을 수신하고, 제 2 데시메이팅된 샘플링 레이트(F_R)로 이득 제어 신호(W)를 계산한다.

본 발명이 특정 구조들, 디바이스들 및 방법들에 의해 기재되었을지라도, 본 기술 분야의 숙련자들은 본 명세서의 상세한 설명에 기초하여, 본 발명이 단지 그러한 예들에 제한되는 것은 아니며, 본 발명의 전범위가 첨부 청구항들에 의해 적절하게 결정됨을 이해할 수 있을 것이다.

용어 설명

다음에, 약칭들, 물리적 단위들 및 기록 발명들이 알파벳 순으로 리스트된다. 이러한 용어 설명은 단지 편의를 위해 제공된다.

A 아날로그

C_D(..., ...) 디지털 비교기의 출력 신호

C_A(..., ...) 아날로그 비교기의 출력 신호

(..., ...) (P, P) (P, M) (M, P) (M, M)

비교기의 입력들에 각각 제공된 원래의 I 및 Q

신호 성분들

D 디지털

F 제 1 샘플링 레이트

F_R 제 2의 보다 낮은 샘플링 레이트

G_I, G_Q 전체 이득들

G_X 이득

G_Y 이득

I_A, I_A(P), I_A(M) P 및 M 성분들을 갖는 아날로그 동위상 신호

I_D, I_D(P), I_D(M) P 및 M 성분들을 갖는 디지털 동위상 신호

I^O 콘디셔닝된 동위상 신호

L 이득

j 인덱스((1) 참조)

h 상수

k 스케일링 계수

O(..., ...) 비교기 오프셋

P 플러스

Q_A, Q_A(P), Q_A(M) P 및 M 성분들을 갖는 아날로그 직교위상 신호

Q_D, Q_D(P), Q_D(M) P 및 M 성분들을 갖는 디지털 직교위상 신호

Q_{D MOD} 변경된 신호

Q^O 콘디셔닝된 직교위상 신호

M 마이너스

N 시간 슬롯들(T)의 수에 의한 지연 기간

R 샘플링 레이트 데시메이션 비,

시간 프레임 내의 시간 슬롯들의 수

r 인덱스

SAMPLE 샘플 신호

t 시간

t₁, t₂, ... 시간 지점들

T 시간 슬롯

T_R 시간 프레임

T_SIG 신호 주기 길이

V_D F의 디지털 신호

V^O 보다 낮은 샘플링 레이트의 디지털 신호

V_AVERAGE 평균

W 이득 제어 신호

X_A, X_D 결합기에 의해 제공되는 조합 신호

x_A, x_D, y_A, y_D 결합기에 의해 도입된 잡음

△X, △X^O 차신호

Y_A, Y_D 결합기에 의해 제공된 조합 신호

y 결합기에 의해 도입된 잡음

△Y, △Y^O 차신호

Z^-N N개의 시간 슬롯들(T)만큼 지연

MHz 메가헤르쯔

* 곱셈

/ 및 － 나눗셈

∑ 다수의 피가수들의 합

∫ 적분

Claims

제 1 미분 입력 신호(I_D)를 제 1 미분 출력 신호(I_A)에 전송하기 위한 제 1 채널(291)과, 제 2 미분 입력 신호(Q_D)를 제 2 미분 출력 신호(Q_A)에 전송하기 위한 제 2 채널(292)을 갖는 회로(299)를 위한 이득 제어기(200)로서, 상기 제 1 채널(291) 또는 상기 제 2 채널(292) 중 하나에 이득(L)을 조정하는 제어 신호(W)를 제공하는, 상기 이득 제어기(200)에 있어서,

제 1 복수의 비교기들(221 내지 224)로서, 각각의 비교기는 상기 제 1 미분 입력 신호(I_D)의 제 1 미분 성분(I_D(P)) 및 제 2 미분 성분(I_D(M)) 중 하나와, 상기 제 2 미분 입력 신호(Q_D)의 제 1 미분 성분(Q_D(P)) 및 제 2 미분 성분(Q_D(M)) 중 하나를 비교하고, 각각의 비교기는 제 1 샘플링 레이트(F)로 단일-비트 입력 관련 신호(C_D(..., ...))를 제공하는, 상기 제 1 복수의 비교기들(221 내지 224)과,

제 2 복수의 비교기들(211 내지 214)로서, 각각의 비교기는 상기 제 1 미분 출력 신호(I_A)의 제 1 미분 성분(I_A(P)) 및 제 2 미분 성분(I_A(M))들 중 하나와, 상기 제 2 미분 출력 신호(Q_A)의 제 1 미분 성분(Q_A(P)) 및 제 2 미분 성분(Q_A(M)) 중 하나를 비교하고, 각각의 비교기는 상기 제 1 샘플링 레이트(F)로 단일-비트 출력 관련 신호(C_A(..., ...))를 제공하는, 상기 제 2 복수의 비교기들(211 내지 214)과,

상기 제 1 복수의 상기 비교기들 각각으로부터 상기 단일-비트 입력 관련 신호(C_D(..., ...))를 수신하고, 상기 제 2 복수의 상기 비교기들 각각으로부터 상기 단일-비트 출력 관련 신호(C_A(..., ...))를 수신하고, 제 2 의 보다 낮은 샘플링 레이트 (F_R)로 상기 단일-비트 신호들의 미리 결정된 조합을 상기 제어 신호(W)에 적분하는 신호 처리 회로(290)를 포함하는, 이득 제어기(200).
제 1 항에 있어서,

상기 신호 처리 회로(290)는 상기 제 1 미분 입력 신호(I_D) 및 상기 제 2 미분 입력 신호(Q_D)를 더 수신하는, 이득 제어기(200).
제 1 항에 있어서,

상기 신호 처리 회로(290)는 레이트 전환을 위한 데시메이터들(decimators)(232, 242, 252, 262)을 사용하는, 이득 제어기(200).
제 3 항에 있어서,

상기 데시메이터들은 8과 64 사이의 범위의 데시메이션 비(R)로 상기 제 1 샘플링 레이트(F)로부터 상기 제 2 샘플링 레이트(F_R)로 전환하는, 이득 제어기(200).
제 1 항에 있어서,

상기 제 1 미분 입력 신호(I_D) 및 상기 제 2 미분 입력 신호(Q_D)는 디지털 신호들인, 이득 제어기(200).
제 1 항에 있어서,

상기 제 1 미분 출력 신호(I_A) 및 상기 제 2 미분 출력 신호(Q_A)는 아날로그 신호들인, 이득 제어기(200).
제 1 항에 있어서,

상기 제 1 채널(291)이 동위상 채널이고, 상기 제 2 채널(292)이 직교위상 채널인 회로에 대해, 상기 이득 제어기(200)에서, 상기 제 1 미분 입력 신호는 동위상 입력 신호(I_D)이고, 상기 제 1 미분 출력 신호는 동위상 출력 신호(I_A)이며, 상기 제 2 미분 입력 신호는 직교위상 입력 신호(Q_D)이고, 상기 제 2 미분 출력 신호는 직교위상 출력 신호(Q_A)인, 이득 제어기(200).
제 7 항에 있어서,

상기 제 1 복수의 비교기들에서,

제 1 비교기(221)는 상기 동위상 입력 신호(I_D)의 상기 제 1 미분 성분(I_D(P)) 및 상기 직교위상 입력 신호(Q_D)의 상기 제 1 미분 성분(Q_D(P))을 수신하고, 제 1 단일-비트 입력 관련 신호(C_D(P, P))를 제공하고,

제 2 비교기(222)는 상기 동위상 입력 신호(I_D)의 상기 제 1 미분 성분(I_D(P)) 및 상기 직교위상 입력 신호(Q_D)의 상기 제 2 미분 성분(Q_D(M))을 수신하고, 제 2 단일-비트 입력 관련 신호(C_D(P,M))를 제공하고,

제 3 비교기(223)는 상기 동위상 입력 신호(I_D)의 상기 제 2 미분 성분(I_D(M)) 및 상기 직교위상 입력 신호(Q_D)의 상기 제 1 미분 성분(Q_D(P))을 수신하고, 제 3 단일-비트 입력 관련 신호(C_D(M, P))를 제공하고,

제 4 비교기(224)는 상기 동위상 입력 신호(I_D)의 상기 제 2 미분 성분(I_D(M)) 및 상기 직교위상 입력 신호(Q_D)의 상기 제 2 미분 성분(Q_D(M))을 수신하고, 제 4 단일-비트 입력 관련 신호(C_D(M, M))를 제공하는, 이득 제어기(200).
제 8 항에 있어서,

상기 신호 처리 회로(290)에서,

제 1 결합기(227)는 제 1 합 패턴(summation pattern)(++--)에 따라서, 상기 제 1 단일-비트 입력 관련 신호(C_D(P, P))와, 상기 제 2 단일-비트 입력 관련 신호(C_D(P, M))와, 상기 제 3 단일-비트 입력 관련 신호(C_D(M, P))와, 상기 제 4 단 일-비트 입력 관련 신호(C_D(M, M))를 결합함으로써 제 1 조합 신호(X_D)를 제공하고,

제 2 결합기(228)는 제 2 합 패턴(+-+-)에 따라서, 상기 제 1 단일-비트 입력 관련 신호(C_D(P, P))와, 상기 제 2 단일-비트 입력 관련 신호(C_D(P, M))와, 상기 제 3 단일-비트 입력 관련 신호(C_D(M, P))와, 상기 제 4 단일-비트 입력 관련 신호(C_D(M, M))를 결합함으로써 제 2 조합 신호(Y_D)를 제공하는, 이득 제어기(200).
제 9 항에 있어서,

상기 제 1 복수의 비교기들에서,

제 1 비교기(211)는 상기 동위상 출력 신호(I_A)의 상기 제 1 미분 성분(I_A(P)) 및 상기 직교위상 출력 신호(Q_A)의 상기 제 1 미분 성분(Q_A(P))을 수신하고, 제 1 단일-비트 출력 관련 신호(C_A(P, P))를 제공하며,

제 2 비교기(212)는 상기 동위상 출력 신호(I_A)의 상기 제 1 미분 성분(I_A(P)) 및 상기 직교위상 출력 신호(Q_A)의 상기 제 1 미분 성분(Q_A(P))을 수신하고, 제 2 단일-비트 출력 관련 신호(C_A(P, M))를 제공하며,

제 3 비교기(213)는 상기 동위상 출력 신호(I_A)의 상기 제 2 미분 성분(I_A(M)) 및 상기 직교위상 출력 신호(Q_A)의 상기 제 1 미분 성분(Q_A(P))을 수신하고, 제 3 단일-비트 출력 관련 신호(C_A(M, P))를 제공하며,

제 4 비교기(214)는 상기 동위상 출력 신호(I_A)의 상기 제 2 미분 성분(I_A(M)) 및 상기 직교위상 출력 신호(Q_A)의 상기 제 2 미분 성분(Q_A(M))을 수신하고, 제 4 단일-비트 출력 관련 신호(C_A(M, M))를 제공하는, 이득 제어기(200).
제 10 항에 있어서,

상기 신호 처리 회로(290)에서,

제 3 결합기(217)는 상기 제 1 합 패턴(++--)에 따라서, 상기 제 1 단일-비트 출력 관련 신호(C_A(P, P))와, 상기 제 2 단일-비트 출력 관련 신호(C_A(P, M))와, 상기 제 3 단일-비트 출력 관련 신호(C_A(M, P))와, 상기 제 4 단일-비트 출력 관련 신호(C_A(M, M))를 결합함으로써 제 3 조합 신호(X_A)를 제공하고,

제 4 결합기(218)는 상기 제 2 합 패턴(+-+-)에 따라서, 상기 제 1 단일-비트 출력 관련 신호(C_A(P, P))와, 상기 제 2 단일-비트 출력 관련 신호(C_A(P, M))와, 상기 제 3 단일-비트 출력 관련 신호(C_A(M, P))와, 상기 제 4 단일-비트 출력 관련 신호(C_A(M, M))를 결합함으로써 제 4 조합 신호(Y_A)를 제공하는, 이득 제어기(200).
제 10 항에 있어서,

상기 신호 처리 회로(290)에서,

상기 제 3 조합 신호(X_A)와 상기 제 1 조합 신호(X_D) 간의 차(△X)의 제 1 표현(△X^o)이 상기 동위상 입력 신호(I_D)의 표현(I^o)과 곱해져서, 제 1 중간 곱(I^o*△X^o)이 되며,

상기 제 4 조합 신호(Y_A)와 상기 제 2 조합 신호(Y_D) 간의 차(△Y)의 제 2 표현(△Y^o)이 상기 직교위상 입력 신호(Q_D)의 표현(Q^o)과 곱해져서, 제 2 중간 곱(Q^o*△Y^o)이 되며,

상기 제 1 중간 곱과 제 2 중간 곱 간의 차가 상기 제어 신호(W)로 적분되는, 이득 제어기(200).
제 12 항에 있어서,

상기 신호 처리 회로(290)에서, 상기 제 1 표현(△X^o) 및 제 2 표현(△Y^o)은 상기 제 2 샘플링 레이트의 디지털 신호들인, 이득 제어기(200).
제 11 항에 있어서,

상기 제 1 합 패턴(++--)은 상기 제 1 결합기(227) 및 제 3 결합기(217)가 상기 제 1 단일-비트 신호(C_D(P, P), C_A(P, P))의 포지티브(positive)와, 상기 제 2 단일-비트 신호(C_D(P, M), C_A(P, M))의 포지티브와, 상기 제 3 단일-비트 신호(C_D(M, P), C_A(M, P))의 네가티브와, 상기 제 4 단일-비트 신호(C_D(M, M), C_A(M, M))의 네가티브를 결합함으로써, 각각 상기 제 1 조합 신호(X_D) 및 제 3 조합 신호(X_A)를 제공하는 것을 의미하는, 이득 제어기(200).
제 11 항에 있어서,

상기 제 2 합 패턴(+-+-)은 상기 제 2 결합기(228) 및 제 4 결합기(218)가 상기 제 1 단일-비트 신호(C_D(P, P), C_A(P, P))의 포지티브와, 상기 제 2 단일-비트 신호(C_D(P, M), C_A(P, M))의 네가티브와, 상기 제 3 단일-비트 신호(C_D(M, P), C_A(M, P))의 포지티브와, 상기 제 4 단일-비트 신호(C_D(M, M), C_A(M, M))의 네가티브를 결합함으로써, 각각 상기 제 2 조합 신호(Y_D) 및 제 4 조합 신호(Y_A)를 제공하는 것을 의미하는, 이득 제어기(200).
제 1 항에 있어서,

상기 신호 처리 회로는 범용 처리기에 의해 구현되는, 이득 제어기(200).
제 14 항에 있어서,

상기 신호 처리 회로는 디지털 신호 처리기(DSP)에 의해 구현되는, 이득 제어기(200).
제 1 두-성분 미분 입력 신호(I_D(P), I_D(M))를 제 1 두-성분 미분 출력 신호(I_A(P), I_A(M))에 전송하는 제 1 채널(291)과, 제 2 두-성분 미분 입력 신호(Q_D(P), Q_D(M))를 제 2 두-성분 미분 출력 신호(Q_A(P), Q_A(M))에 전송하는 제 2 채널(292) 간의 회로(299)에서의 이득 균형(gain balance)을 제어하기 위한 방법(400)에 있어서,

상기 제 1 및 제 2 입력 미분 신호들의 모든 4개의 성분 조합들(I_D(P), Q_D(P); I_D(P), Q_D(M); I_D(M), Q_D(P); I_D(M), Q_D(M))을 독립적으로 비교하는 단계(410)로서, 상기 비교 결과들을 제 1 샘플링 레이트로 4개의 단일-비트 입력 관련 신호들(Q_D(P, P); Q_D(P, M); Q_D(M, P); Q_D(M, M))로 표현하는, 상기 비교 단계(410)와,

상기 제 1 및 제 2 출력 미분 신호들의 모든 4개의 성분 조합들(I_A(P), Q_A(P); I_A(P), Q_A(M); I_A(M), Q_A(P); I_A(M), Q_A(M))을 독립적으로 비교하는 단계(420)로서, 상기 비교 결과들을 상기 제 1 샘플링 레이트로 4개의 단일-비트 출력 관련 신호들(Q_A(P, P); Q_A(P, M); Q_A(M, P); Q_A(M, M))로 표현하는, 상기 비교 단계(420)와,

상기 제 1 채널(291) 또는 상기 제 2 채널(292) 중 하나에서 이득(L)을 조정하는 제 2의 보다 낮은 샘플링 레이트(F_R)로 제어 신호(W)를 획득하기 위해, 상기 단일-비트 입력 및 출력 관련 신호들의 미리 결정된 조합을 적분하는 단계(430)를 포함하는, 이득 균형 제어 방법(400).
삭제