JP2003531504A - 論理回路の熱ドリフトを補償するための方法と装置 - Google Patents
論理回路の熱ドリフトを補償するための方法と装置Info
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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Abstract
(57)【要約】
入力ＣＬＯＣＫ信号に応じて、温度に依存する遅延の後に論理回路（１２）によって生み出される出力信号（ＯＵＴ１）の熱ドリフトを補償するための装置が、可変遅延回路（１４）と発振器（２６）とデジタル位相同期コントローラ（２８）を有する。遅延回路（１４）は、ＯＵＴ１信号を遅延して、入力ＣＯＮＴＲＯＬデータにより制御された可変遅延を伴う補償された出力信号（ＯＵＴ２）を生成する。発振器（２６）は、論理回路（１２）の温度依存遅延と可変遅延回路（１４）の遅延の合計に実質的に比例する入力ＣＯＮＴＲＯＬデータによって制御される期間を有する出力信号（ＯＳＣ＿ＯＵＴ）を発生する。デジタル位相同期コントローラ（２８）は、ＯＳＣ＿ＯＵＴ信号の期間を絶えず監視し、ＣＯＮＴＲＯＬデータを調節してＯＳＣ＿ＯＵＴ信号の期間が実質的に一定のままになるようにする。このことは、ＣＬＯＣＫ信号とＯＵＴ２の間の遅延が、論理回路（１２）の遅延における温度依存変動にもかかわらず、一定のままになることを確実にする。
Description
【０００１】
発明の背景
技術分野
本発明は、一般的には、論理回路出力信号の熱ドリフトを補償するためのシス
テムに関する。
テムに関する。
【０００２】
関連技術の説明
典型的なデジタル論理回路は、入力データ若しくはクロック信号に応じて遅れ
て出力信号を発生する。論理回路が入力信号と出力信号の間で一定の遅延を提供
することが大抵の場合望ましい。しかし、入力信号と出力信号の間の遅延は、特
にＣＭＯＳ集積回路に関するが、論理回路を構成しているゲートのスイッチング
速度が温度に依存するので、多くの場合論理回路を実現する集積回路の温度に若
干依存している。このクロック信号に対する出力信号のタイミングの温度依存性
は、「熱ドリフト」として知られている。
て出力信号を発生する。論理回路が入力信号と出力信号の間で一定の遅延を提供
することが大抵の場合望ましい。しかし、入力信号と出力信号の間の遅延は、特
にＣＭＯＳ集積回路に関するが、論理回路を構成しているゲートのスイッチング
速度が温度に依存するので、多くの場合論理回路を実現する集積回路の温度に若
干依存している。このクロック信号に対する出力信号のタイミングの温度依存性
は、「熱ドリフト」として知られている。
【０００３】
先行技術である幾つかの熱ドリフト補償システムは、集積回路を一定の温度に
維持することによって、熱ドリフトを制御することを試みている。このようなシ
ステムは、集積回路を温めるヒータと、集積回路の温度を感知して回路温度が所
望の設定温度以下になったら前記ヒータを点けるための幾つかの手段を有する。
このようなシステムは高価であり、そして、実現するのが困難である。
維持することによって、熱ドリフトを制御することを試みている。このようなシ
ステムは、集積回路を温めるヒータと、集積回路の温度を感知して回路温度が所
望の設定温度以下になったら前記ヒータを点けるための幾つかの手段を有する。
このようなシステムは高価であり、そして、実現するのが困難である。
【０００４】
他の先行技術システムは、論理回路を構成しているトランジスタに供給される
電源電圧を調整することによって熱ドリフトを制御する。供給電圧が高ければ高
い程、トランジスタのスイッチも早くなる。例えば、論理回路と共に同じ集積回
路上に形成され同じようなトランジスタで構成されたリング発振器の発振周波数
を感知することによって、スイッチング速度が感知される。発振器の周波数が所
望の設定点以下若しくはそれ以上になったら、発振器のトランジスタへの電力供
給電圧がそれに応じて増加されるか若しくは減少され、発振器の周波数を前記設
定点に保持するようにする。電力信号も論理回路を構成するトランジスタに供給
されるので、我々は、発振器の周波数を安定化することによって、集積回路の温
度変動にもかかわらず、論理回路のスイッチング速度が一定のままになることを
保証する。このシステムは熱ドリフトをよく制御するが、集積回路に対して調節
可能なアナログ電力供給信号を供給するために必要な回路が実現困難であり且つ
実現しても高価である。
電源電圧を調整することによって熱ドリフトを制御する。供給電圧が高ければ高
い程、トランジスタのスイッチも早くなる。例えば、論理回路と共に同じ集積回
路上に形成され同じようなトランジスタで構成されたリング発振器の発振周波数
を感知することによって、スイッチング速度が感知される。発振器の周波数が所
望の設定点以下若しくはそれ以上になったら、発振器のトランジスタへの電力供
給電圧がそれに応じて増加されるか若しくは減少され、発振器の周波数を前記設
定点に保持するようにする。電力信号も論理回路を構成するトランジスタに供給
されるので、我々は、発振器の周波数を安定化することによって、集積回路の温
度変動にもかかわらず、論理回路のスイッチング速度が一定のままになることを
保証する。このシステムは熱ドリフトをよく制御するが、集積回路に対して調節
可能なアナログ電力供給信号を供給するために必要な回路が実現困難であり且つ
実現しても高価である。
【０００５】
必要なのは、アナログ電力信号を制御しなくてもよいデジタル回路によって実
現され、そして、内部若しくは外部のヒータも必要としない、論理回路の熱ドリ
フトを補償するための単純で且つ有効なシステムである。
現され、そして、内部若しくは外部のヒータも必要としない、論理回路の熱ドリ
フトを補償するための単純で且つ有効なシステムである。
【０００６】
発明の要約
熱ドリフトの影響下にある論理回路は、入力（ＩＮＰＵＴ）信号に応じて温度
に依存した遅延の後に出力（ＯＵＴ１）信号を生成する。本発明の一の側面にお
いては、その熱ドリフトを補償するためのシステムは、可変遅延回路と発振器と
デジタル位相同期コントローラを有する。該遅延回路は、ＯＵＴ１信号を遅延し
て、デジタル位相同期コントローラによって生成された制御（ＣＯＮＴＲＯＬ）
データにより制御された様々な遅延を伴う補償された出力（ＯＵＴ２）信号を生
成する。発振器は、これも入力されたＣＯＮＴＲＯＬ信号によって制御され、そ
して、論理回路の温度に依存した遅延と可変遅延回路の遅延の合計に実質的に比
例した期間を有する出力（ＯＳＣ＿ＯＵＴ）信号を発生する。デジタル位相同期
コントローラは、絶えずＯＳＣ＿ＯＵＴの期間を監視してＯＳＣ＿ＯＵＴの期間
がほとんど一定のままになるようにＣＯＮＴＲＯＬ信号を調節する。このことは
、論理回路の遅延における温度に依存した変動にもかかわらず、ＩＮＰＵＴ信号
とＯＵＴ２の間の遅延が一定のままになることを確実にする。
に依存した遅延の後に出力（ＯＵＴ１）信号を生成する。本発明の一の側面にお
いては、その熱ドリフトを補償するためのシステムは、可変遅延回路と発振器と
デジタル位相同期コントローラを有する。該遅延回路は、ＯＵＴ１信号を遅延し
て、デジタル位相同期コントローラによって生成された制御（ＣＯＮＴＲＯＬ）
データにより制御された様々な遅延を伴う補償された出力（ＯＵＴ２）信号を生
成する。発振器は、これも入力されたＣＯＮＴＲＯＬ信号によって制御され、そ
して、論理回路の温度に依存した遅延と可変遅延回路の遅延の合計に実質的に比
例した期間を有する出力（ＯＳＣ＿ＯＵＴ）信号を発生する。デジタル位相同期
コントローラは、絶えずＯＳＣ＿ＯＵＴの期間を監視してＯＳＣ＿ＯＵＴの期間
がほとんど一定のままになるようにＣＯＮＴＲＯＬ信号を調節する。このことは
、論理回路の遅延における温度に依存した変動にもかかわらず、ＩＮＰＵＴ信号
とＯＵＴ２の間の遅延が一定のままになることを確実にする。
【０００７】
本発明の他の側面においては、デジタル位相同期コントローラが、所定数のＯ
ＳＣ＿ＯＵＴサイクルの間に発生する安定した参照クロック（ＲＥＦＣＬＫ）信
号の期間をカウントすることによって、ＯＳＣ＿ＯＵＴ信号の期間を監視する。
ＲＥＦＣＬＫ信号の期間のカウントがあまりにも大きい場合、ＣＯＮＴＲＯＬデ
ータはＯＳＣ＿ＯＵＴ信号の期間を減少するように調整され、それによって、Ｏ
ＵＴ１とＯＵＴ２の間の遅延を減少する。ＲＥＦＣＬＫ信号の期間のカウントが
あまりにも小さい場合、ＣＯＮＴＲＯＬデータはＯＳＣ＿ＯＵＴ信号の期間を増
加するように調整され、それによって、ＯＵＴ１とＯＵＴ２の間の遅延を増加す
る。
ＳＣ＿ＯＵＴサイクルの間に発生する安定した参照クロック（ＲＥＦＣＬＫ）信
号の期間をカウントすることによって、ＯＳＣ＿ＯＵＴ信号の期間を監視する。
ＲＥＦＣＬＫ信号の期間のカウントがあまりにも大きい場合、ＣＯＮＴＲＯＬデ
ータはＯＳＣ＿ＯＵＴ信号の期間を減少するように調整され、それによって、Ｏ
ＵＴ１とＯＵＴ２の間の遅延を減少する。ＲＥＦＣＬＫ信号の期間のカウントが
あまりにも小さい場合、ＣＯＮＴＲＯＬデータはＯＳＣ＿ＯＵＴ信号の期間を増
加するように調整され、それによって、ＯＵＴ１とＯＵＴ２の間の遅延を増加す
る。
【０００８】
従って、論理回路によって生み出される出力信号の熱ドリフトを補償する純粋
なデジタル回路を提供することが本発明の目的である。
なデジタル回路を提供することが本発明の目的である。
【０００９】
本明細書の結論部分は、本発明の主題を特に指摘し、且つ、それを明確に権利
請求している。一方、いわゆる当業者は、同様の参照符号が同様の部材を指し示
している添付の（各）図面に関連して明細書の残りの部分を読むことにより、本
発明の構成と操作方法の双方を、その更なる利点と目的と共に最もよく理解する
。
請求している。一方、いわゆる当業者は、同様の参照符号が同様の部材を指し示
している添付の（各）図面に関連して明細書の残りの部分を読むことにより、本
発明の構成と操作方法の双方を、その更なる利点と目的と共に最もよく理解する
。
【００１０】
好適な実施の形態の説明
多くの例において、論理回路によって生み出された出力パルスが該論理回路の
温度に依存しないで一定量の時間だけ入力データ若しくはクロック信号パルスに
遅れることが望ましい。しかしながら、入力信号と出力信号の間の遅延は、大抵
の場合、特にＣＭＯＳ回路においては温度に依存している。このような論理回路
は、該論理回路の温度が変わった場合入力信号に関連してその出力信号のタイミ
ングがずれるので、「熱ドリフト」の影響を受けやすいものといわれている。本
発明は、そのような熱ドリフトを補償する。
温度に依存しないで一定量の時間だけ入力データ若しくはクロック信号パルスに
遅れることが望ましい。しかしながら、入力信号と出力信号の間の遅延は、大抵
の場合、特にＣＭＯＳ回路においては温度に依存している。このような論理回路
は、該論理回路の温度が変わった場合入力信号に関連してその出力信号のタイミ
ングがずれるので、「熱ドリフト」の影響を受けやすいものといわれている。本
発明は、そのような熱ドリフトを補償する。
【００１１】
図１は、熱ドリフトの影響を受けやすい論理回路１２に関して使用するのに適
している、本発明に関する熱補償回路１０をブロック図形式で図示している。論
理回路１２は、入力信号ＩＮＰＵＴに遅れて応答して温度に依存した遅延を伴う
出力信号ＯＵＴ１を生成する。ＩＮＰＵＴ信号は、データ信号でもよいし、周期
的なクロック信号でも、若しくは、非周期的なクロック信号であってもよい。補
償回路１０は、更に、ＯＵＴ１信号を遅延して第２の出力信号ＯＵＴ２を生成す
る。熱補償回路１０によって提供された遅延は、絶えず調整されて論理回路１２
の熱ドリフトを補償し、それによって、ＯＵＴ２パルスが温度に非依存の一定の
遅延時間だけＩＮＰＵＴ信号パルスよりも遅れることを確実にする。特に、ＩＮ
ＰＵＴとＯＵＴ１の間の遅延が増加した場合、前記回路１０は、ＩＮＰＵＴとＯ
ＵＴ２の間の全遅延が実質的に一定のままになるような補償量だけＯＵＴ１とＯ
ＵＴ２の間の遅延を減少する。反対に、ＩＮＰＵＴとＯＵＴ１の間の遅延が減少
した場合、前記回路１０は、補償量だけＯＵＴ１とＯＵＴ２の間の遅延を増加す
る。
している、本発明に関する熱補償回路１０をブロック図形式で図示している。論
理回路１２は、入力信号ＩＮＰＵＴに遅れて応答して温度に依存した遅延を伴う
出力信号ＯＵＴ１を生成する。ＩＮＰＵＴ信号は、データ信号でもよいし、周期
的なクロック信号でも、若しくは、非周期的なクロック信号であってもよい。補
償回路１０は、更に、ＯＵＴ１信号を遅延して第２の出力信号ＯＵＴ２を生成す
る。熱補償回路１０によって提供された遅延は、絶えず調整されて論理回路１２
の熱ドリフトを補償し、それによって、ＯＵＴ２パルスが温度に非依存の一定の
遅延時間だけＩＮＰＵＴ信号パルスよりも遅れることを確実にする。特に、ＩＮ
ＰＵＴとＯＵＴ１の間の遅延が増加した場合、前記回路１０は、ＩＮＰＵＴとＯ
ＵＴ２の間の全遅延が実質的に一定のままになるような補償量だけＯＵＴ１とＯ
ＵＴ２の間の遅延を減少する。反対に、ＩＮＰＵＴとＯＵＴ１の間の遅延が減少
した場合、前記回路１０は、補償量だけＯＵＴ１とＯＵＴ２の間の遅延を増加す
る。
【００１２】
補償回路１０内の可変遅延回路１４は、ＯＵＴ１とＯＵＴ２の間に遅延を提供
する。回路１４は、７個一組の直列接続した遅延素子１６（１）−１６（７）と
マルチプレクサ１８を有する。遅延素子１６（１）−１６（７）は、入力パルス
に応じて遅れて出力パルスを生成する同じ論理ゲートで構成される。ＯＵＴ１パ
ルスはゲート１６（１）−１６（７）を通って移動し対応する素子１６（１）−
１６（７）の入力において信号ＴＡＰ（１）−ＴＡＰ（７）として、更に、遅延
素子１６（７）の出力において信号ＴＡＰ（８）として現れる。マルチプレクサ
１８はＴＡＰ（１）−ＴＡＰ（８）を個別の入力として受信して、信号ＴＡＰ（
１）−ＴＡＰ（８）のうちから選択された一つに現れるＯＵＴ１信号パルスを補
償回路１０の出力信号ＯＵＴ２として送り出す。３ビットの入力ＣＯＮＴＲＯＬ
信号は、マルチプレクサ１８にどのＴＡＰ信号を選択すべきかを命じる。制御回
路１４の遅延が、ＯＵＴ１がＯＵＴ２になるために通過しなくてはならない遅延
素子１６の数によって決まるので、ＣＯＮＴＲＯＬ信号は遅延回路１４によって
提供された遅延を制御する。
する。回路１４は、７個一組の直列接続した遅延素子１６（１）−１６（７）と
マルチプレクサ１８を有する。遅延素子１６（１）−１６（７）は、入力パルス
に応じて遅れて出力パルスを生成する同じ論理ゲートで構成される。ＯＵＴ１パ
ルスはゲート１６（１）−１６（７）を通って移動し対応する素子１６（１）−
１６（７）の入力において信号ＴＡＰ（１）−ＴＡＰ（７）として、更に、遅延
素子１６（７）の出力において信号ＴＡＰ（８）として現れる。マルチプレクサ
１８はＴＡＰ（１）−ＴＡＰ（８）を個別の入力として受信して、信号ＴＡＰ（
１）−ＴＡＰ（８）のうちから選択された一つに現れるＯＵＴ１信号パルスを補
償回路１０の出力信号ＯＵＴ２として送り出す。３ビットの入力ＣＯＮＴＲＯＬ
信号は、マルチプレクサ１８にどのＴＡＰ信号を選択すべきかを命じる。制御回
路１４の遅延が、ＯＵＴ１がＯＵＴ２になるために通過しなくてはならない遅延
素子１６の数によって決まるので、ＣＯＮＴＲＯＬ信号は遅延回路１４によって
提供された遅延を制御する。
【００１３】
補償回路１０は、可変遅延回路１４と同一の第２の可変遅延回路２２であって
、遅延素子１６’（１）−１６’（７）と、同じＣＯＮＴＲＯＬデータによって
制御されるマルチプレクサ２３を有するものを有する。マルチプレクサ２３は、
直列接続した遅延素子１６’（１）−１６’（７）の入力若しくは出力に現れる
８個一組の入力タップ信号ＴＡＰ’（１）−ＴＡＰ’（８）のうちから選択する
。同じ設計を有し同じＣＯＮＴＲＯＬ信号によって制御されるので遅延回路１４
とそっくり同じ挙動をする遅延回路２２は、入力信号ＯＳＣ＿ＩＮを遅延して出
力信号ＯＳＣ＿ＯＵＴを生成する。したがって、ＯＳＣ＿ＯＵＴ信号は、ＯＵＴ
２がＯＵＴ１に遅れるのと同じ時間分だけＯＳＣ＿ＩＮ信号に遅れる。ＯＳＣ＿
ＯＵＴ信号は、別の遅延回路２４によって更に遅延され、遅延回路２２の入力に
供給されるＯＳＣ＿ＩＮ信号を生成する。直列接続されたゲートによって構成さ
れた従来の遅延線である遅延回路２４は、論理回路１２がＩＮＰＵＴとＯＵＴ１
の間に提供したのと同じ入出力間の論理ゲートの数とサイズを提供することによ
って、適切に論理回路１２の遅延とそっくり同じ挙動をするように設計されてい
る。遅延回路２４は、論理回路１２と同じ集積回路チップ上に適切に製造され、
遅延回路２４と論理回路１２の間の温度変化と処理変動を最小にする。したがっ
て、遅延回路２４の遅延は、論理回路１２の遅延に実質的において一致して熱的
にドリフトする。上記のように相互接続された遅延回路２２と２４はリング発振
器２６を構成する。遅延回路２２が遅延回路１４の遅延とそっくり同じ挙動をす
るので、そして、遅延回路２４が論理回路１２の遅延とそっくり同じ挙動をする
ので、発振器２６の出力信号ＯＳＣ＿ＯＵＴの発振期間はＩＮＰＵＴとＯＵＴ２
の間の全遅延と同じである。
、遅延素子１６’（１）−１６’（７）と、同じＣＯＮＴＲＯＬデータによって
制御されるマルチプレクサ２３を有するものを有する。マルチプレクサ２３は、
直列接続した遅延素子１６’（１）−１６’（７）の入力若しくは出力に現れる
８個一組の入力タップ信号ＴＡＰ’（１）−ＴＡＰ’（８）のうちから選択する
。同じ設計を有し同じＣＯＮＴＲＯＬ信号によって制御されるので遅延回路１４
とそっくり同じ挙動をする遅延回路２２は、入力信号ＯＳＣ＿ＩＮを遅延して出
力信号ＯＳＣ＿ＯＵＴを生成する。したがって、ＯＳＣ＿ＯＵＴ信号は、ＯＵＴ
２がＯＵＴ１に遅れるのと同じ時間分だけＯＳＣ＿ＩＮ信号に遅れる。ＯＳＣ＿
ＯＵＴ信号は、別の遅延回路２４によって更に遅延され、遅延回路２２の入力に
供給されるＯＳＣ＿ＩＮ信号を生成する。直列接続されたゲートによって構成さ
れた従来の遅延線である遅延回路２４は、論理回路１２がＩＮＰＵＴとＯＵＴ１
の間に提供したのと同じ入出力間の論理ゲートの数とサイズを提供することによ
って、適切に論理回路１２の遅延とそっくり同じ挙動をするように設計されてい
る。遅延回路２４は、論理回路１２と同じ集積回路チップ上に適切に製造され、
遅延回路２４と論理回路１２の間の温度変化と処理変動を最小にする。したがっ
て、遅延回路２４の遅延は、論理回路１２の遅延に実質的において一致して熱的
にドリフトする。上記のように相互接続された遅延回路２２と２４はリング発振
器２６を構成する。遅延回路２２が遅延回路１４の遅延とそっくり同じ挙動をす
るので、そして、遅延回路２４が論理回路１２の遅延とそっくり同じ挙動をする
ので、発振器２６の出力信号ＯＳＣ＿ＯＵＴの発振期間はＩＮＰＵＴとＯＵＴ２
の間の全遅延と同じである。
【００１４】
デジタル位相同期コントローラ２８はＯＳＣ＿ＯＵＴ信号の期間を監視して、
遅延回路２４の遅延における温度に依存した変動にもかかわらず、ＯＳＣ＿ＯＵ
Ｔが実質的に一定の期間を有するように遅延回路２２の遅延を調整する。位相同
期コントローラ２８は３ビットのＣＯＮＴＲＯＬ信号の値を調節することによっ
て遅延回路２２の遅延を調節する。遅延回路２２の遅延を大きくするためには、
コントローラ２８はＣＯＮＴＲＯＬの値を増加してマルチプレクサ２３がＴＡＰ
’（ｎ）を選択することからＴＡＰ’（ｎ＋１）を選択することに切り替えるよ
うにする。遅延回路２２の遅延を小さくするためには、コントローラ２８はＣＯ
ＮＴＲＯＬの値を減少してマルチプレクサ２３がＴＡＰ’（ｎ）を選択すること
からＴＡＰ’（ｎ−１）を選択することに切り替えるようにする。ＣＯＮＴＲＯ
Ｌ値のこのような増減は、結果的に遅延回路１４の遅延において同様の変化とな
る。
遅延回路２４の遅延における温度に依存した変動にもかかわらず、ＯＳＣ＿ＯＵ
Ｔが実質的に一定の期間を有するように遅延回路２２の遅延を調整する。位相同
期コントローラ２８は３ビットのＣＯＮＴＲＯＬ信号の値を調節することによっ
て遅延回路２２の遅延を調節する。遅延回路２２の遅延を大きくするためには、
コントローラ２８はＣＯＮＴＲＯＬの値を増加してマルチプレクサ２３がＴＡＰ
’（ｎ）を選択することからＴＡＰ’（ｎ＋１）を選択することに切り替えるよ
うにする。遅延回路２２の遅延を小さくするためには、コントローラ２８はＣＯ
ＮＴＲＯＬの値を減少してマルチプレクサ２３がＴＡＰ’（ｎ）を選択すること
からＴＡＰ’（ｎ−１）を選択することに切り替えるようにする。ＣＯＮＴＲＯ
Ｌ値のこのような増減は、結果的に遅延回路１４の遅延において同様の変化とな
る。
【００１５】
ＩＮＰＵＴとＯＵＴ２の間の遅延がＯＳＣ＿ＯＵＴの期間と同じであるので、
そして、ＯＳＣ＿ＯＵＴの期間を実質的に一定に保持することによって、コント
ローラ２８もＩＮＰＵＴとＯＵＴ２の間の遅延を実質的に一定に保持し、それに
よって、論理回路１２のいかなる熱ドリフトをも補償する。論理回路１２の遅延
が増減した場合、同じ量だけ遅延回路２４の遅延が増減する。このことはＯＳＣ
＿ＯＵＴの期間の増減を引き起こす。コントローラ２８は、遅延回路２２の遅延
における補償の増減を強制してＯＳＣ＿ＯＵＴの期間を所望の設定点に復元する
ことによって、ＯＳＣ＿ＯＵＴの期間の変動に応じる。同時に、コントローラ２
８は遅延回路１４の遅延における同様の補償の増減も強制し、それによって、遅
延論理回路１２における熱誘引変動にもかかわらず、ＩＮＰＵＴとＯＵＴ２の間
の遅延が実質的に一定のままになることを確実にする。
そして、ＯＳＣ＿ＯＵＴの期間を実質的に一定に保持することによって、コント
ローラ２８もＩＮＰＵＴとＯＵＴ２の間の遅延を実質的に一定に保持し、それに
よって、論理回路１２のいかなる熱ドリフトをも補償する。論理回路１２の遅延
が増減した場合、同じ量だけ遅延回路２４の遅延が増減する。このことはＯＳＣ
＿ＯＵＴの期間の増減を引き起こす。コントローラ２８は、遅延回路２２の遅延
における補償の増減を強制してＯＳＣ＿ＯＵＴの期間を所望の設定点に復元する
ことによって、ＯＳＣ＿ＯＵＴの期間の変動に応じる。同時に、コントローラ２
８は遅延回路１４の遅延における同様の補償の増減も強制し、それによって、遅
延論理回路１２における熱誘引変動にもかかわらず、ＩＮＰＵＴとＯＵＴ２の間
の遅延が実質的に一定のままになることを確実にする。
【００１６】
コントローラ２８は、発振器２６が決められた数のＯＳＣ＿ＯＵＴパルス（Ｇ
ＡＴＥ）を生成されたのに必要な時間内においてクロック源３０によって生成さ
れた高度に安定的な入力参照クロック（ＲＥＦＣＬＫ）のパルス数をカウントす
る。ＯＳＣ＿ＯＵＴの期間があまりにも長い場合、ＲＥＦＣＬＫパルスのカウン
ト（ＡＣＴＵＡＬ）が所定の目標ＴＡＲＧＥＴ値を超え、そして、コントローラ
２８がＣＯＮＴＲＯＬ値を減少することによってＯＳＣ＿ＯＵＴの期間を減らし
、それによって、遅延回路１４と２２の遅延を減らす。反対に、ＲＥＦＣＬＫパ
ルスのＡＣＴＵＡＬカウントがＴＡＲＧＥＴ値よりも下である場合、コントロー
ラ２８はＣＯＮＴＲＯＬ値を増加することによってＯＳＣ＿ＯＵＴの期間を増や
し、それによって、遅延回路１４と２２の遅延を増加する。
ＡＴＥ）を生成されたのに必要な時間内においてクロック源３０によって生成さ
れた高度に安定的な入力参照クロック（ＲＥＦＣＬＫ）のパルス数をカウントす
る。ＯＳＣ＿ＯＵＴの期間があまりにも長い場合、ＲＥＦＣＬＫパルスのカウン
ト（ＡＣＴＵＡＬ）が所定の目標ＴＡＲＧＥＴ値を超え、そして、コントローラ
２８がＣＯＮＴＲＯＬ値を減少することによってＯＳＣ＿ＯＵＴの期間を減らし
、それによって、遅延回路１４と２２の遅延を減らす。反対に、ＲＥＦＣＬＫパ
ルスのＡＣＴＵＡＬカウントがＴＡＲＧＥＴ値よりも下である場合、コントロー
ラ２８はＣＯＮＴＲＯＬ値を増加することによってＯＳＣ＿ＯＵＴの期間を増や
し、それによって、遅延回路１４と２２の遅延を増加する。
【００１７】
コントローラ２８は一対のカウンタ３２と３４を有する。ＯＳＣ＿ＯＵＴ信号
はカウンタ３２をクロックし、一方、ＲＥＦＣＬＫ信号がカウンタ３４をクロッ
クする。システム起動時において、ＲＥＦＣＬＫ信号によってクロックされた状
態マシーン３６は、まず、パルスを供給して両カウンタの入力（ＲＳＴ）をリセ
ットしてそれらのカウントをリセットし、そして、それらのクロック入力を駆動
する信号のパルスのカウントを開始できるようにする。比較器３８は、カウンタ
３２がカウントすべきＯＳＣ＿ＯＵＴパルス数を示す入力データ（ＧＡＴＥ）に
対してカウンタ３２のカウント出力（ＯＳＣ＿ＣＮＴ）を比較する。ＯＳＣ＿Ｃ
ＮＴがＧＡＴＥ値に達した場合、比較器３８は出力パルス（ＳＴＯＰ）をカウン
タ３２と３４の停止入力（ＳＴＰ）に供給する。ＳＴＯＰパルスはカウンタ３２
と３４に命じてカウントを停止させ、さらに、状態マシーン３６に命じて、Ａ／
Ｂ比較器４２のＢ入力に対してカウンタ３４のＡＣＴＵＡＬカウント出力をラッ
チするために、ラッチ４０をクロックする。ＴＡＲＧＥＴ値は、比較器４２のＡ
入力に供給される。ラッチ４０のクロック後に、状態マシーン３６は比較器４２
をクロックする。ＡＣＴＵＡＬがＴＡＲＧＥＴよりも大きい場合、比較器４２は
ＣＯＮＴＲＯＬデータを生成するアップ／ダウンカウンタ４４のＤＮ入力をパル
ス化することによって状態マシーン３６からのパルスに応答する。そのＤＮ入力
におけるパルスに応じて、カウンタ４４はＣＯＮＴＲＯＬデータ値を１つずつ減
少して、それによって、遅延回路２２がその遅延を小さくさせるようにする。こ
のことは、ＯＳＣ＿ＯＵＴの期間を減少する。ＡＣＴＵＡＬがＴＡＲＧＥＴより
も小である場合、比較器４２はカウンタ４４のＵＰ入力をパルス化することによ
って状態マシーン３６からのパルスに応答する。カウンタ４４はＣＯＮＴＲＯＬ
データ値を１つずつ増加して、遅延回路２２がその遅延を大きくするようにし、
それによって、ＯＳＣ＿ＯＵＴの期間を増加する。
はカウンタ３２をクロックし、一方、ＲＥＦＣＬＫ信号がカウンタ３４をクロッ
クする。システム起動時において、ＲＥＦＣＬＫ信号によってクロックされた状
態マシーン３６は、まず、パルスを供給して両カウンタの入力（ＲＳＴ）をリセ
ットしてそれらのカウントをリセットし、そして、それらのクロック入力を駆動
する信号のパルスのカウントを開始できるようにする。比較器３８は、カウンタ
３２がカウントすべきＯＳＣ＿ＯＵＴパルス数を示す入力データ（ＧＡＴＥ）に
対してカウンタ３２のカウント出力（ＯＳＣ＿ＣＮＴ）を比較する。ＯＳＣ＿Ｃ
ＮＴがＧＡＴＥ値に達した場合、比較器３８は出力パルス（ＳＴＯＰ）をカウン
タ３２と３４の停止入力（ＳＴＰ）に供給する。ＳＴＯＰパルスはカウンタ３２
と３４に命じてカウントを停止させ、さらに、状態マシーン３６に命じて、Ａ／
Ｂ比較器４２のＢ入力に対してカウンタ３４のＡＣＴＵＡＬカウント出力をラッ
チするために、ラッチ４０をクロックする。ＴＡＲＧＥＴ値は、比較器４２のＡ
入力に供給される。ラッチ４０のクロック後に、状態マシーン３６は比較器４２
をクロックする。ＡＣＴＵＡＬがＴＡＲＧＥＴよりも大きい場合、比較器４２は
ＣＯＮＴＲＯＬデータを生成するアップ／ダウンカウンタ４４のＤＮ入力をパル
ス化することによって状態マシーン３６からのパルスに応答する。そのＤＮ入力
におけるパルスに応じて、カウンタ４４はＣＯＮＴＲＯＬデータ値を１つずつ減
少して、それによって、遅延回路２２がその遅延を小さくさせるようにする。こ
のことは、ＯＳＣ＿ＯＵＴの期間を減少する。ＡＣＴＵＡＬがＴＡＲＧＥＴより
も小である場合、比較器４２はカウンタ４４のＵＰ入力をパルス化することによ
って状態マシーン３６からのパルスに応答する。カウンタ４４はＣＯＮＴＲＯＬ
データ値を１つずつ増加して、遅延回路２２がその遅延を大きくするようにし、
それによって、ＯＳＣ＿ＯＵＴの期間を増加する。
【００１８】
比較器４２のクロック入力をパルス化した後で、状態マシーン３６は他のＳＴ
ＡＲＴ信号パルスをカウンタ３２と３４のＲＳＴ入力に送り、他のパルスのカウ
ントを開始させ、そして、ＣＯＮＴＲＯＬ調節サイクルを開始させる。したがっ
て、位相同期コントローラ２８は絶えずＣＯＮＴＲＯＬを調整して発振器２８の
期間を保持し、そして、そのためにＩＮＰＵＴとＯＵＴ２の間の遅延が実質的に
一定となる。ＩＮＰＵＴ−ＯＵＴ２の遅延がＧＡＴＥとＴＡＲＧＥＴ入力データ
の値の関数であるので遅延は、コントローラ２８に対するこれらのデータ値入力
を適切に調整することによって調節される。
ＡＲＴ信号パルスをカウンタ３２と３４のＲＳＴ入力に送り、他のパルスのカウ
ントを開始させ、そして、ＣＯＮＴＲＯＬ調節サイクルを開始させる。したがっ
て、位相同期コントローラ２８は絶えずＣＯＮＴＲＯＬを調整して発振器２８の
期間を保持し、そして、そのためにＩＮＰＵＴとＯＵＴ２の間の遅延が実質的に
一定となる。ＩＮＰＵＴ−ＯＵＴ２の遅延がＧＡＴＥとＴＡＲＧＥＴ入力データ
の値の関数であるので遅延は、コントローラ２８に対するこれらのデータ値入力
を適切に調整することによって調節される。
【００１９】
アナログ電力信号を生成若しくは制御せずに、そして、外部ヒータを使用せず
に、論理回路によって生み出された出力信号の熱ドリフトの補正をする純粋なデ
ジタル回路が、このように示され且つ記載されてきた。上記の明細書は本発明の
好適な実施の形態を記載したものではあるが、いわゆる当業者は、本発明から逸
脱することなく、そのより広範な態様で前記好適な実施の形態の多くの改作をな
すことができる。したがって、添付の特許請求の範囲は、発明の真の範囲とその
精神の範囲内のそのような全ての改作も保護することを意図している。
に、論理回路によって生み出された出力信号の熱ドリフトの補正をする純粋なデ
ジタル回路が、このように示され且つ記載されてきた。上記の明細書は本発明の
好適な実施の形態を記載したものではあるが、いわゆる当業者は、本発明から逸
脱することなく、そのより広範な態様で前記好適な実施の形態の多くの改作をな
すことができる。したがって、添付の特許請求の範囲は、発明の真の範囲とその
精神の範囲内のそのような全ての改作も保護することを意図している。
【図１】
図１は、本発明に関する、論理回路内の熱ドリフトを補償するためのシステム
をブロック図形式で描いている。
をブロック図形式で描いている。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１１年５月６日（１９９９．５．６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】 論理回路の熱ドリフトを補償するための方法と装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
補償回路１０は、可変遅延回路１４と同一の第２の可変遅延回路２２であって
、遅延素子１６’（１）−１６’（７）と、同じＣＯＮＴＲＯＬデータによって
制御されるマルチプレクサ２３を有するものを有する。マルチプレクサ２３は、
直列接続した遅延素子１６’（１）−１６’（７）の入力若しくは出力に現れる
８個一組の入力タップ信号ＴＡＰ’（１）−ＴＡＰ’（８）のうちから選択する
。同じ設計を有し同じＣＯＮＴＲＯＬ信号によって制御されるので遅延回路１４
とそっくり同じ挙動をする遅延回路２２は、入力信号ＯＳＣ＿ＩＮを遅延して出
力信号ＯＳＣ＿ＯＵＴを生成する。したがって、ＯＳＣ＿ＯＵＴ信号は、ＯＵＴ
２がＯＵＴ１に遅れるのと同じ時間分だけＯＳＣ＿ＩＮ信号に遅れる。ＯＳＣ＿
ＯＵＴ信号は、別の遅延回路２４によって更に遅延され、遅延回路２２の入力に
供給されるＯＳＣ＿ＩＮ信号を生成する。直列接続されたゲートによって構成さ
れた従来の遅延線である遅延回路２４は、論理回路１２がＩＮＰＵＴとＯＵＴ１
の間に提供したのと同じ入出力間の論理ゲートの数とサイズを提供することによ
って、適切に論理回路１２の遅延とそっくり同じ挙動をするように設計されてい
る。遅延回路２４は、論理回路１２と同じ集積回路チップ上に適切に製造され、
遅延回路２４と論理回路１２の間の温度変化と処理変動を最小にする。したがっ
て、遅延回路２４の遅延は、論理回路１２の遅延に実質的に一致して熱的にドリ
フトする。上記のように相互接続された遅延回路２２と２４はリング発振器２６
を構成する。遅延回路２２が遅延回路１４の遅延とそっくり同じ挙動をするので
、そして、遅延回路２４が論理回路１２の遅延とそっくり同じ挙動をするので、
発振器２６の出力信号ＯＳＣ＿ＯＵＴの発振期間はＩＮＰＵＴとＯＵＴ２の間の
全遅延と同じである。
、遅延素子１６’（１）−１６’（７）と、同じＣＯＮＴＲＯＬデータによって
制御されるマルチプレクサ２３を有するものを有する。マルチプレクサ２３は、
直列接続した遅延素子１６’（１）−１６’（７）の入力若しくは出力に現れる
８個一組の入力タップ信号ＴＡＰ’（１）−ＴＡＰ’（８）のうちから選択する
。同じ設計を有し同じＣＯＮＴＲＯＬ信号によって制御されるので遅延回路１４
とそっくり同じ挙動をする遅延回路２２は、入力信号ＯＳＣ＿ＩＮを遅延して出
力信号ＯＳＣ＿ＯＵＴを生成する。したがって、ＯＳＣ＿ＯＵＴ信号は、ＯＵＴ
２がＯＵＴ１に遅れるのと同じ時間分だけＯＳＣ＿ＩＮ信号に遅れる。ＯＳＣ＿
ＯＵＴ信号は、別の遅延回路２４によって更に遅延され、遅延回路２２の入力に
供給されるＯＳＣ＿ＩＮ信号を生成する。直列接続されたゲートによって構成さ
れた従来の遅延線である遅延回路２４は、論理回路１２がＩＮＰＵＴとＯＵＴ１
の間に提供したのと同じ入出力間の論理ゲートの数とサイズを提供することによ
って、適切に論理回路１２の遅延とそっくり同じ挙動をするように設計されてい
る。遅延回路２４は、論理回路１２と同じ集積回路チップ上に適切に製造され、
遅延回路２４と論理回路１２の間の温度変化と処理変動を最小にする。したがっ
て、遅延回路２４の遅延は、論理回路１２の遅延に実質的に一致して熱的にドリ
フトする。上記のように相互接続された遅延回路２２と２４はリング発振器２６
を構成する。遅延回路２２が遅延回路１４の遅延とそっくり同じ挙動をするので
、そして、遅延回路２４が論理回路１２の遅延とそっくり同じ挙動をするので、
発振器２６の出力信号ＯＳＣ＿ＯＵＴの発振期間はＩＮＰＵＴとＯＵＴ２の間の
全遅延と同じである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
コントローラ２８は、発振器２６が決められた数のＯＳＣ＿ＯＵＴパルス（Ｇ
ＡＴＥ）を生成するのに必要な時間内においてクロック源３０によって生成され
た高度に安定的な入力参照クロック（ＲＥＦＣＬＫ）のパルス数をカウントする
。ＯＳＣ＿ＯＵＴの期間があまりにも長い場合、ＲＥＦＣＬＫパルスのカウント
（ＡＣＴＵＡＬ）が所定の目標ＴＡＲＧＥＴ値を超え、そして、コントローラ２
８がＣＯＮＴＲＯＬ値を減少することによってＯＳＣ＿ＯＵＴの期間を減らし、
それによって、遅延回路１４と２２の遅延を減らす。反対に、ＲＥＦＣＬＫパル
スのＡＣＴＵＡＬカウントがＴＡＲＧＥＴ値よりも下である場合、コントローラ
２８はＣＯＮＴＲＯＬ値を増加することによってＯＳＣ＿ＯＵＴの期間を増やし
、それによって、遅延回路１４と２２の遅延を増加する。
ＡＴＥ）を生成するのに必要な時間内においてクロック源３０によって生成され
た高度に安定的な入力参照クロック（ＲＥＦＣＬＫ）のパルス数をカウントする
。ＯＳＣ＿ＯＵＴの期間があまりにも長い場合、ＲＥＦＣＬＫパルスのカウント
（ＡＣＴＵＡＬ）が所定の目標ＴＡＲＧＥＴ値を超え、そして、コントローラ２
８がＣＯＮＴＲＯＬ値を減少することによってＯＳＣ＿ＯＵＴの期間を減らし、
それによって、遅延回路１４と２２の遅延を減らす。反対に、ＲＥＦＣＬＫパル
スのＡＣＴＵＡＬカウントがＴＡＲＧＥＴ値よりも下である場合、コントローラ
２８はＣＯＮＴＲＯＬ値を増加することによってＯＳＣ＿ＯＵＴの期間を増やし
、それによって、遅延回路１４と２２の遅延を増加する。
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フロントページの続き
(72)発明者 ウォッソン・ティモシー・エム
アメリカ合衆国，オレゴン州 97202，ポ
ートランド，エス イー サーティーセブ
ンス 2725
Ｆターム(参考） 5J001 BB00 BB02 BB07 BB14 BB20
BB22 DD02 DD09
5J098 AB02 AB04 AB23 AB24 AB25
AB36 AC04 AC20 AD06 FA03
Claims (19)
- 【請求項１】 入力信号（ＩＮＰＵＴ）に応じて、温度に依存する第１の遅
延の後に論理回路によって生み出される第１の出力信号（ＯＵＴ１）の熱ドリフ
トを補償するための装置であって、該装置が、 前記第１の出力信号を受信してそれを第１の可変遅延を伴う遅延を行って、第
２の出力信号（ＯＵＴ２）を生成する第１の遅延回路であって、前記第１の可変
遅延が前記第１の可変遅延回路への入力として提供されたデジタル制御信号（Ｃ
ＯＮＴＲＯＬ）の値によって制御されるものと、 前記デジタル制御信号の前記値によって制御される期間を有する発振器の出力
信号（ＯＳＣ＿ＯＵＴ）を発生する発振器であって、該発振器の出力信号の期間
が前記温度に依存する第１の遅延と前記第１の可変遅延の合計に実質的に比例し
ているものと、 発振器の出力信号の期間を絶えず監視し前記デジタル制御信号の前記値を調節
して、前記発振器の出力信号の期間が実質的に一定のままになるようにする手段
とからなることを特徴とする熱ドリフト補償装置。 - 【請求項２】 前記デジタル制御信号の前記値を絶えず調節して前記発振器
の出力信号の期間が実質的に一定のままになるようにする前記手段が、 周期的な参照クロック信号（ＲＥＦＣＬＫ）を発生する手段と、 前記発振器出力信号の複数の期間に亘る時間内に発生する前記参照クロック信
号の期間のカウントを発生し、該発生したカウントに応じて前記デジタル制御信
号の前記値を調節して、前記発振器の出力信号の期間が実質的に一定のままにな
るようにする制御手段とからなることを特徴とする請求項１に記載の装置。 - 【請求項３】 前記発振器が、 発振器入力信号（ＯＳＣ＿ＩＮ）を受信してそれを第２の可変遅延を伴う遅延
を行って、前記発振器出力信号を生成する第２の遅延回路であって、前記第２の
可変遅延回路への入力として提供された前記デジタル制御信号の前記値によって
前記第２の可変遅延が制御されるものと、 前記発振器入力信号を受信して遅延を行い、前記温度に依存した第１の遅延と
実質的に同様の温度に依存した第２の遅延を伴う前記発振器出力信号を生成する
第３の遅延回路とからなることを特徴とする請求項１に記載の装置。 - 【請求項４】 前記第１の遅延回路が、 前記第１の出力信号を受信して遅延を行い、連続的に遅延された複数のＴＡＰ
信号を生成するタップ付の遅延線と、 前記ＴＡＰ信号を受信して、前記デジタル制御信号の前記値に応じて前記第２
の出力信号として、前記ＴＡＰ信号のうちの１つを出力用に選択するマルチプレ
クサとからなることを特徴とする請求項１に記載の装置。 - 【請求項５】 前記制御手段が、 停止信号（ＳＴＯＰ）を受信するまで、前記発振器の出力信号の期間のカウン
ト（ＯＳＣ＿ＣＮＴ）を発生する第１のカウンタと、 前記停止信号（ＳＴＯＰ）を受信するまで、前記参照クロック信号の期間のカ
ウント（ＡＣＴＵＡＬ）を発生する第２のカウンタと、 前記発振器出力信号が第１のカウント限界（ＧＡＴＥ）に達したときに、前記
停止信号を発生してそれを前記第１と第２のカウンタに転送する手段と、 前記参照クロック信号の期間のカウントを第２のカウント限界（ＴＡＲＧＥＴ
）に対して比較し、前記第１の可変遅延を変更するように、前記比較結果に関連
して前記デジタル制御信号の前記値を変更する手段とからなることを特徴とする
請求項２に記載の装置。 - 【請求項６】 前記参照クロック信号の期間のカウントを第２のカウント限
界に対して比較し、前記第１の可変遅延を変更するように、前記比較結果に関連
して前記デジタル制御信号の前記値を変更する手段が、 前記参照クロック信号の期間のカウントが前記第２のカウント限界よりも下で
あるときにはカウントアップ信号をパルス化し、前記参照クロック信号の期間の
カウントが前記第２のカウント限界よりも上であるときにはカウントダウン信号
をパルス化する手段と、 前記デジタル制御信号の前記値を発生するアップ／ダウンカウンタであって、
前記カウントアップ信号に応じて前記値をインクリメントすると共に、前記カウ
ントダウン信号に応じて前記値をデクリメントするものとからなることを特徴と
する請求項５に記載の装置。 - 【請求項７】 前記第１の遅延回路が、 前記第１の出力信号を受信して遅延を行い、連続的に遅延された複数のＴＡＰ
信号を生成するタップ付の遅延線と、 前記ＴＡＰ信号を受信して、前記デジタル制御信号の前記値に応じて前記第２
の出力信号として、前記ＴＡＰ信号のうちの１つを出力用に選択するマルチプレ
クサとからなることを特徴とする請求項４に記載の装置。 - 【請求項８】 前記制御手段が、 周期的な参照クロック信号（ＲＥＦＣＬＫ）を発生する手段と、 入力信号（ＳＴＯＰ）を受信するまで、前記発振器出力信号の期間のカウント
（ＯＳＣ＿ＣＮＴ）を発生する第１のカウンタと、 ＳＴＯＰを受信するまで、前記参照クロック信号の期間のカウント（ＡＣＴＵ
ＡＬ）を発生する第２のカウンタと、 前記ＯＳＣ＿ＣＮＴが第１の所定のカウント限界（ＧＡＴＥ）に達したときに
、前記ＳＴＯＰを発生してそれを前記第１と第２のカウンタに転送する手段と、 前記発振器出力信号の期間のカウントを第２のカウント限界（ＴＡＲＧＥＴ）
に対して比較を行い、前記第１の可変遅延を変更するように、前記比較結果に関
連して前記デジタル制御信号の前記値を変更する手段とからなることを特徴とす
る請求項３に記載の装置。 - 【請求項９】 前記制御手段が、 周期的な参照クロック信号（ＲＥＦＣＬＫ）を発生する手段と、 入力信号（ＳＴＯＰ）を受信するまで、前記発振器出力信号の期間のカウント
（ＯＳＣ＿ＣＮＴ）を発生する第１のカウンタと、 ＳＴＯＰを受信するまで、前記参照クロック信号の期間のカウント（ＡＣＴＵ
ＡＬ）を発生する第２のカウンタと、 前記発振器出力信号が第１の所定のカウント限界（ＧＡＴＥ）に達したときに
、前記ＳＴＯＰを発生してそれを前記第１と第２のカウンタに転送する手段と、 前記参照クロック信号の期間のカウントを第２のカウント限界（ＴＡＲＧＥＴ
）に対して比較を行い、前記第１の可変遅延を変更するように、前記比較結果に
関連して前記デジタル制御信号の前記値を変更する手段とからなることを特徴と
する請求項４に記載の装置。 - 【請求項１０】 前記参照クロック信号の期間のカウントの第２のカウント
限界に対する比較を発生し、前記第１の可変遅延を変更するように、前記比較結
果に関連して前記デジタル制御信号の前記値を変更する手段が、 前記参照クロック信号の期間のカウントが前記第２のカウント限界よりも下で
あるときにはカウントアップ信号をパルス化し、前記参照クロック信号の期間の
カウントが前記第２のカウント限界よりも上であるときにはカウントダウン信号
をパルス化する手段と、 前記デジタル制御信号の前記値を発生するアップ／ダウンカウンタであって、
前記カウントアップ信号に応じて前記値をインクリメントすると共に、前記カウ
ントダウン信号に応じて前記値をデクリメントするものとからなることを特徴と
する請求項９に記載の装置。 - 【請求項１１】 入力信号（ＩＮＰＵＴ）に応じて、温度に依存する第１の
遅延の後に論理回路によって生み出される第１の出力信号（ＯＵＴ１）の熱ドリ
フトを補償するための方法であって、該方法が、 前記第１の出力信号を遅延して、デジタル制御信号（ＣＯＮＴＲＯＬ）の値に
よって制御された第１の可変遅延を伴う第２の出力信号（ＯＵＴ２）を生成する
工程と、 前記デジタル制御信号の前記値によって制御されると共に前記温度に依存する
第１の遅延と前記第１の可変遅延の合計に実質的に比例している期間を有する発
振器の出力信号（ＯＳＣ＿ＯＵＴ）を発生する工程と、 発振器の出力信号の期間を絶えず監視し前記デジタル制御信号の前記値を調節
して、前記発振器の出力信号の期間が実質的に一定のままになるようにする工程
とからなることを特徴とする熱ドリフト補償方法。 - 【請求項１２】 前記デジタル制御信号の前記値を絶えず調節して前記発振
器の出力信号の期間が実質的に一定のままになるようにする前記工程が、 周期的な参照クロック信号（ＲＥＦＣＬＫ）を発生するサブ工程と、 前記発振器出力信号の複数の期間に亘る時間内に発生する前記参照クロック信
号の期間のカウントを発生し、該発生したカウントに応じて前記デジタル制御信
号の前記値を調節して、前記発振器の出力信号の期間が実質的に一定のままにな
るようにするサブ工程とからなることを特徴とする請求項１１に記載の方法。 - 【請求項１３】 発振信号を発生する前記工程が、 第２の可変遅延を伴って発振器入力信号（ＯＳＣ＿ＩＮ）を遅延して、前記発
振器出力信号を生成するサブ工程であって、前記第２の可変遅延が前記デジタル
制御信号の前記値によって制御されるものと、 前記発振器入力信号を遅延して、前記温度に依存した第１の遅延と実質的に一
致した温度依存の第２の遅延を伴って前記発振器出力信号を生成するサブ工程と
からなることを特徴とする請求項１１に記載の方法。 - 【請求項１４】 前記デジタル制御信号の前記値によって制御された第１の
可変遅延を伴い前記第１の出力信号を遅延して、第２の出力信号（ＯＵＴ２）を
生成する工程が、 前記第１の出力信号を徐々に遅延して連続的に遅延する複数のＴＡＰ信号を生
成するサブ工程と、 前記ＴＡＰ信号のうちから選択された１つを前記第２の出力信号として提供す
るサブ工程であって、前記ＴＡＰ信号のうちの１つが前記デジタル制御信号の前
記値に応じて選択されることを特徴とする請求項１１に記載の方法。 - 【請求項１５】 前記発振器出力信号の所定の複数期間に亘る時間内に発生
する前記発振器出力信号の期間のカウントを発生し、該発生したカウントに応じ
て前記デジタル制御信号の前記値を調節して、前記発振器の出力信号の期間が実
質的に一定のままになるようにする前記工程が、 ＳＴＯＰ信号の発生まで、前記発振器出力信号の期間のカウント（ＯＳＣ＿Ｃ
ＮＴ）を発生するサブ工程と、 前記ＳＴＯＰ信号の発生まで、前記参照クロック信号の期間のカウント（ＡＣ
ＴＵＡＬ）を発生するサブ工程と、 前記発振器出力信号の期間のカウントが第１のカウント限界（ＧＡＴＥ）に達
したときに、前記ＳＴＯＰ信号を発生するサブ工程と、 前記参照クロック信号の期間のカウントの第２のカウント限界（ＴＡＲＧＥＴ
）に対する比較を実行し、前記第１の可変遅延を変更するように、前記比較結果
に関連して前記デジタル制御信号の前記値を変更するサブ工程とからなることを
特徴とする請求項１２に記載の方法。 - 【請求項１６】 前記参照クロック信号の期間の前記カウントの第２のカウ
ント限界に対する比較を実行し、前記第１の可変遅延を変更するように、前記比
較結果に関連して前記デジタル制御信号の前記値を変更する工程が、 前記参照クロック信号の期間の前記カウントが前記第２のカウント限界よりも
下であるときには前記デジタル制御信号の前記値をインクリメントする工程と、 前記参照クロック信号の期間の前記カウントが前記第２のカウント限界を超え
たときには前記値をデクリメントする工程とからなることを特徴とする請求項１
５に記載の方法。 - 【請求項１７】 第１の可変遅延を伴って前記第１の出力信号を遅延して、
前記第２の出力信号を生成する工程が、 前記第１の出力信号を徐々に遅延して、連続的に遅延された複数のＴＡＰ信号
を生成するサブ工程と、 前記デジタル制御信号の前記値に応じて前記ＴＡＰ信号のうちの１つを選択す
ると共に、前記第２の出力信号として前記選択されたＴＡＰ信号を提供するサブ
工程とからなることを特徴とする請求項１３に記載の方法。 - 【請求項１８】 前記発振器出力信号の所定の複数期間に亘る時間内に発生
する前記参照クロック信号の期間のカウントを発生し、該発生したカウントに応
じて前記デジタル制御信号の前記値を調節して、前記発振器の出力信号の期間が
実質的に一定のままになるようにする前記工程が、 ＳＴＯＰ信号の発生まで、前記発振器出力信号の期間のカウント（ＯＳＣ＿Ｃ
ＮＴ）を発生するサブ工程と、 ＳＴＯＰ信号の発生まで、前記参照クロック信号の期間のカウント（ＡＣＴＵ
ＡＬ）を発生するサブ工程と、 前記発振器出力信号の期間の前記カウントが第１のカウント限界（ＧＡＴＥ）
に達したときに、前記ＳＴＯＰ信号を発生するサブ工程と、 前記参照クロック信号の期間の前記カウントの第２のカウント限界（ＴＡＲＧ
ＥＴ）に対する比較を実行するサブ工程と、 前記第１の可変遅延を変更するように、前記比較結果に関連して前記デジタル
制御信号の前記値を変更するサブ工程とからなることを特徴とする請求項１３に
記載の方法。 - 【請求項１９】 前記発振器出力信号の所定の複数期間に亘る時間内に発生
する前記参照クロック信号の期間のカウントを発生し、該発生したカウントに応
じて前記デジタル制御信号の前記値を調節して、前記発振器の出力信号の期間が
実質的に一定のままになるようにする前記工程が、 ＳＴＯＰ信号の発生まで、前記発振器出力信号の期間のカウント（ＯＳＣ＿Ｃ
ＮＴ）を発生するサブ工程と、 前記ＳＴＯＰ信号の発生まで、前記参照クロック信号の期間のカウント（ＡＣ
ＴＵＡＬ）を発生するサブ工程と、 前記発振器出力信号の期間の前記カウントが第１のカウント限界（ＧＡＴＥ）
に達したときに、前記ＳＴＯＰ信号を発生するサブ工程と、 前記参照クロック信号の期間の前記カウントの第２の所定のカウント限界（Ｔ
ＡＲＧＥＴ）に対する比較を実行するサブ工程と、 前記第１の可変遅延を変更するように、前記比較結果に関連して前記デジタル
制御信号の前記値を変更するサブ工程とからなることを特徴とする請求項１４に
記載の方法。
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