KR100514334B1 - 논리 회로의 열 드리프트 보상 방법 및 장치 - Google Patents

논리 회로의 열 드리프트 보상 방법 및 장치 Download PDF

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Abstract

입력 CLOCK 신호에 응답하여 온도 의존 지연 후에 논리 회로(12)에 의해 생성된 출력 신호(OUT1)의 열 드리프트를 보상하는 본 발명의 시스템은 가변 지연 회로(14), 발진기(26) 및 디지털 위상 고정 제어기(28)를 포함한다. 상기 지연 회로(14)는 OUT1을 입력 CONTROL 데이터에 의해 제어되는 가변 지연만큼 지연시켜 보상된 출력 신호(OUT2)를 생성한다. 발진기(26)는 논리 회로(12)의 온도 의존 지연 및 가변 지연 회로(14)의 지연의 합에 실질적으로 비례하는 입력 CONTROL 데이터에 의해 또한 제어되는 주기를 가지는 출력 신호(OSC_OUT)를 생성한다. 디지털 위상 고정 제어기(28)는 OSC_OUT 신호의 주기를 계속 모니터링하고 상기 CONTROL 데이터를 조정하여 OSC_OUT 신호의 주기를 실질적으로 일정하게 유지한다. 이것은 CLOCK 신호와 OUT2 사이의 지연이 논리 회로(12) 지연의 온도 의존 변동에 관계없이 일정하도록 유지되는 것을 보장한다.

Description

논리 회로의 열 드리프트 보상 방법 및 장치 {METHOD AND APPARATUS FOR COMPENSATING FOR THERMAL DRIFT IN A LOGIC CIRCUIT}
본 발명은 일반적으로 논리 회로 출력 신호의 열 드리프트를 보상하는 시스템에 관련한 것이다.
통상의 논리 회로(logic circuit)는 입력 데이터 또는 클럭 신호에 대한 지연된 응답으로서 출력 신호를 생성한다. 논리 회로가 입력 신호와 출력 신호 사이에 일정한 지연(delay)을 제공하는 것이 바람직하다. 그러나, 특히 CMOS 집적 회로의 경우, 논리 회로를 형성하는 게이트들의 스위칭 속도는 온도에 의존하기 때문에 입력 및 출력 신호 사이의 지연은 흔히 논리 회로를 구현하는 집적 회로의 온도에 어느 정도 의존하게 된다. 상기 클럭 신호에 대한 출력 신호의 타이밍의 온도 의존성(temperature dependency)은 "열 드리프트(thermal drift)"로 알려져 있다.
일부 종래 기술에 의한 열 드리프트 보상 시스템은 집적 회로를 일정한 온도로 유지하여 열 드리프트를 제어하는 방법을 사용한다. 이러한 시스템은 집적 회로를 가열하는 히터와 집적 회로의 온도를 감지하는 수단과 회로의 온도가 원하는 설정 온도 이하로 내려가는 경우 히터를 작동시키는 수단을 포함한다. 이러한 시스템은 가격이 비싸고 구현하기가 어렵다.
다른 종래 기술에 의한 시스템은 논리 회로를 형성하는 트랜지스터에 공급되는 전원의 전압을 조정함으로써 열 드리프트를 제어한다. 공급 전압이 높을수록 트랜지스터는 더 빨리 스위칭하게 된다. 예를 들면, 논리 회로와 동일한 집적 회로 상에 형성되며 유사한 트랜지스터로 구성된 링 발진기(ring oscillator)의 발진 주파수를 감지하여 스위칭 속도가 감지될 수 있다. 발진 주파수가 원하는 설정 주파수 이하로 떨어지거나 또는 원하는 설정 주파수 이상으로 상승하는 경우, 이에 따라 발진 주파수를 원하는 설정 주파수로 유지하기 위하여 발진기의 트랜지스터에 대한 전원 공급 전압이 증가 또는 감소된다. 전원 신호가 또한 논리 회로를 형성하는 트랜지스터에 공급되므로, 발진기 주파수를 안정화함으로써 집적 회로의 온도 변화에 관계없이 논리 회로의 스위칭 속도가 일정하게 유지되는 것을 보장한다. 상기 시스템은 열 드리프트를 양호하게 제어하나, 집적 회로에 적절한 가변 아날로그 전원 공급 신호(variable analog power supply signal)를 제공하는데 필요한 회로는 구현하기가 어렵고 비용이 많이 소요된다.
아날로그 전원 신호를 제어할 필요가 없는 디지털 회로로 구현되고 내부 또는 외부 히터가 요구되지 않는, 논리 회로의 열 드리프트를 보상하기 위한 간단하고 효과적인 시스템이 필요하다.
도 1은 본 발명에 의한 논리 회로의 열 드리프트를 보상하는 시스템의 블럭도이다.
열 드리프트의 영향을 받는 논리 회로는 입력 신호(INPUT)에 응답하여 온도 의존 지연(temperature dependent delay)이 있은 후에 출력 신호(OUT1)를 생성한다. 본 발명의 특징에 따르면, 상기 열 드리프트를 보상하는 시스템은 가변 지연 회로(variable delay circuit), 발진기 및 디지털 위상 고정 제어기를 포함한다. 상기 지연회로는 OUT1 신호를 디지털 위상 고정 제어기(digital phase lock controller)에 의해 생성된 CONTROL 데이터에 의해 제어되는 가변 지연만큼 지연시켜 보상된 출력 신호(OUT2)를 생성한다. 발진기는 입력 CONTROL 데이터에 의해 또한 제어되고 실질적으로 논리 회로의 온도 의존 지연 및 가변 지연 회로의 지연의 합에 비례하는 주기를 가지는 출력 신호(OSC_OUT)를 생성한다. 디지털 위상 고정 제어기는 OSC_OUT의 주기를 계속적으로 모니터링하고 CONTROL 데이터를 조정하여 OSC_OUT의 주기가 실질적으로 일정하게 유지되도록 한다. 이것은 논리 회로의 지연의 온도 의존적인 변화에 관계없이 INPUT 신호와 OUT2 사이의 지연을 일정하게 한다.
본 발명의 다른 특징에 따르면, 디지털 위상 고정 제어기는 미리 정해진 수의 OSC_OUT 사이클 동안 발생하는 안정한 기준 클럭 신호(REFCLK)의 주기를 카운트하여 OSC_OUT의 주기를 모니터링한다. 만약 REFCLK 주기의 수가 너무 높으면, CONTROL 데이터는 OSC_OUT의 주기를 감소시키도록 조정되고, 그 결과 OUT1과 OUT2 사이의 지연도 또한 감소하게 된다. 만약 REFCLK 주기의 카운트 수가 너무 낮으면, CONTROL 데이터는 OSC_OUT의 주기를 증가시키도록 조정되고, 그 결과 OUT1과 OUT2 사이의 지연도 또한 증가하게 된다.
본 발명의 목적은 논리 회로에 의해 생성되는 출력 신호의 열 드리프트를 보상하는 완전한 디지털 회로를 제공하는 것이다.
본 명세서의 결론 부분은 본 발명의 발명 주제를 구체적으로 지적하고 명확하게 청구하고 있다. 그러나 당업자는 본 명세서의 다른 나머지 부분과 첨부된 도면―도면에서 동일한 참조 부호는 동일, 유사한 소자를 표시함―을 읽음으로써 본 발명의 획기적인 장점 및 목적과 더불어 본 발명의 구성 및 동작의 방법을 이해할 수 있을 것이다.
여러 응용에 있어서, 논리 회로에 의해 생성된 출력 펄스(output pulse)가 입력 데이터 또는 클럭 신호를 논리 회로의 온도에 의존하지 않는 일정 시간만큼 지연(lag)시키는 것이 바람직하다. 그러나, 특히 CMOS 회로에서, 입력 신호와 출력 신호 사이의 지연은 흔히 온도에 의존한다. 논리 회로의 온도가 변할 때 논리 회로의 출력 신호의 타이밍이 출력 신호에 대해 드리프트하기 때문에 이러한 논리 회로는 "열 드리프트"의 영향을 받는다고 한다. 본 발명은 이러한 열 드리프트를 보상한다.
도 1은 열 드리프트의 영향을 받는 논리 회로(12)와 함께 사용하기에 적합한 본 발명에 따른 열 보상 회로(10)를 블록도의 형태로 도시하고 있다. 논리 회로(12)는 입력 신호(INPUT)에 대한 지연 응답으로 온도에 의존하는 지연만큼 지연된 출력 신호 OUT1을 생성한다. INPUT 신호는 데이터 신호, 또는 주기적인 또는 비주기적인 클럭 신호(periodic or aperiodic clock signal)일 수 있다. 보상 회로(10)는 OUT1 신호를 추가로 지연시켜 제2 출력 신호 OUT2를 생성한다. 열 보상 회로(10)에 의해 제공되는 지연은 논리 회로(12)의 열 드리프트를 보상하기 위하여 계속 조정되고, 그에 따라서 OUT2 펄스가 INPUT 신호 펄스를 온도 의존적이 아닌 일정한 지연 시간만큼 지연시키는 것을 보장한다. 특히, INPUT과 OUT1 사이의 지연이 증가하면, 회로(10)는 보상량만큼 OUT1과 OUT2 사이의 지연을 감소시켜 INPUT과 OUT2 사이의 총 지연이 실질적으로 일정하게 유지되게 한다. 반대로 INPUT과 OUT1 사이의 지연이 감소하면, 회로(10)는 보상량만큼 OUT1과 OUT2 사이의 지연을 증가시킨다.
보상 회로(10)에 포함된 가변 지연 회로(14)는 OUT1과 OUT2 사이의 지연을 제공한다. 회로(14)는 직렬 연결된 7개의 지연 소자(delay element)(16(1) - 16(7)) 및 멀티플렉서(multiplexor)(18)를 포함한다. 지연 소자(16(1) - 16(7))는 입력 펄스에 대한 지연 응답으로서 출력 펄스를 생성하는 논리 게이트와 유사한 논리 게이트에 의해 생성된다. OUT1 펄스는 게이트(16(1) - 16(7))를 통과하여 대응하는 소자(16(1) - 16(7))의 입력에서는 신호 TAP(1) - TAP(7)로 나타나며, 지연 소자(16(7))의 출력에서는 신호 TAP(8)로 나타난다. 멀티플렉서(18)는 분리된 입력으로 TAP(1) - TAP(8)을 수신하고 신호 TAP(1) - TAP(8) 중에 선택된 신호인 OUT1 신호 펄스를 보상 회로(10) 출력 신호 OUT2로서 전달한다. 3-bit 입력 CONTROL 신호는 멀티플렉서(18)가 선택할 TAP 신호를 알려 준다. 제어 회로(14)의 지연은 OUT2가 되도록 OUT1이 반드시 통과해야 하는 지연 소자(16)의 개수에 의해 결정되므로, 상기 CONTROL 신호는 지연 회로(14)에 의해 제공되는 지연을 제어한다.
보상 회로(10)는 지연 소자(16'(1) - 16'(7)) 및 동일한 CONTROL 데이터에 의해 제어되는 멀티플렉서(23)를 포함하는 가변 지연 회로(14)와 동일한 제2 가변 지연 회로(22)를 포함한다. 멀티플렉서(23)는 직렬 접속된 지연 소자(16'(1) - 16'(7))의 입력 또는 출력에 나타나는 8개의 입력 탭 신호 TAP'(1) - TAP'(8) 중에서 선택한다. 동일하게 설계되고 동일한 신호 CONTROL에 의해 제어되기 때문에 지연 회로(14)의 지연을 모사(mimic)하는 지연 회로(22)는 입력 신호 OSC_IN을 지연시켜 출력 신호 OSC_OUT을 생성한다. 따라서 OSC_OUT 신호는 OUT2가 OUT1을 지연시키는 시간과 동일한 시간만큼 OSC_IN 신호를 지연시킨다. OSC_OUT 신호는 또 다른 지연 회로(24)에 의해 추가로 지연되어 지연 회로(22)의 입력에 공급되는 OSC_IN 신호를 생성한다. 지연 회로(24)는 직렬 접속된 게이트에 의해 형성되는 통상의 지연 라인일 수 있고, 논리 회로(12)가 INPUT 및 OUT1 사이에 제공하는 논리 게이트와 동일한 수 및 크기의 논리 게이트를 제공함으로써 논리 회로(12)의 지연을 적절히 모사하도록 설계된다. 지연 회로(24)는 지연 회로(24) 및 논리 회로(12) 사이의 온도 및 공정 변화를 최소화하기 위하여 논리 회로(12)와 동일한 집적 회로 상에 제조된다. 따라서 지연 회로(24)의 지연은 논리 회로(12)의 지연과 실질적으로 일치하여 열적으로 드리프트된다. 지연 회로(22)와 지연 회로(24)는 상기 개시된 바와 같이 상호 접속되어 링 발진기(26)를 형성한다. 지연 회로(22)는 지연회로(14)의 지연을 모사하고 지연 회로(24)는 논리 회로(12)의 지연을 모사하기 때문에, 발진기(26)의 출력 신호 OSC_OUT의 진동 주기는 INPUT과 OUT2 사이의 총 지연과 동일하다.
디지털 위상 고정 제어기(28)는 OSC_OUT 신호의 주기를 모니터링하고 지연 회로(22)의 지연을 조정하여 지연 회로(24)의 지연의 온도 의존적인 변화와 관계없이 OSC_OUT이 실질적으로 일정한 주기를 갖도록 한다. 위상 고정 제어기(28)는 3-bit CONTROL 신호 값을 조정함으로써 지연 회로(22)의 지연을 조정한다. 지연 회로(22)의 지연을 증가시키기 위하여, 제어기(28)는 CONTROL의 값을 증가시켜 멀티플렉서(23)가 TAP'(n)에서 TAP'(n+1)을 선택하도록 스위칭된다. 지연 회로(22)의 지연을 감소시키기 위하여 제어기(28)는 CONTROL의 값을 감소시켜 멀티플렉서(23)가 TAP'(n)에서 TAP'(n-1)을 선택하도록 스위칭된다. 이러한 CONTROL의 값의 증가 또는 감소는 지연 회로(14)의 지연에도 거의 동일한 변화를 일으킨다.
INPUT 및 OUT2 사이의 지연이 OSC_OUT의 주기와 동일하므로, OSC_OUT의 주기를 실질적으로 일정하게 유지함으로써 제어기(28)는 INPUT 및 OUT2 사이의 지연을 실질적으로 일정하게 유지하게 되어 논리 회로(12) 내의 모든 열 드리프트를 보상하게 된다. 논리 회로(12)의 지연이 증가 또는 감소하는 경우, 지연 회로(24)의 지연은 거의 동일한 양만큼 증가 또는 감소하게 된다. 이것은 OSC_OUT의 주기를 증가 또는 감소시킨다. 제어기(28)는 OSC_OUT의 주기의 변화에 대한 응답으로써 지연 회로(22)의 지연을 강제로 감소보상 또는 증가보상하여 OSC_OUT의 주기를 원하는 설정 값으로 복귀시킨다. 동시에 제어기(28)는 마찬가지로 지연 회로(14)의 지연을 강제로 감소보상 또는 증가보상하고, 따라서 INPUT 및 OUT2 사이의 지연 논리 회로(12)의 지연이 열에 의해 유도된 변화에 관계없이 실질적으로 일정하게 유지되는 것을 보장한다.
제어기(28)는 클럭 소스(30)에 의해 일정한 수(GATE)의 OSC_OUT 펄스를 생성하기 위해 발진기(26)에 필요한 시간 동안 생성되는 고도로 안정한 입력 기준 클럭(REFCLK)의 펄스의 수를 카운트한다. OSC_OUT의 주기가 너무 길면 REFCLK 펄스의 카운트(ACTUAL)가 미리 정해진 TARGET 값을 초과하게 되고 제어기(28)는 CONTROL의 값을 감소시킴으로써 OSC_OUT의 주기를 감소시키고, 따라서 지연 회로(14) 및 (22)의 지연을 감소시킨다. 이와는 반대로, REFCLK 펄스의 ACTUAL 카운트가 TARGET 값 이하라면, 제어기(28)는 CONTROL의 값을 감소시킴으로써 OSC_OUT의 주기를 증가시키고, 따라서 지연 회로(14) 및 (22)의 지연을 증가시킨다.
제어기(28)는 한 쌍의 계수기(32) 및 (34)를 포함한다. OSC_OUT 신호가 계수기(32)를 클럭킹하는 동안, REFCLK 신호는 계수기(34)를 클럭킹한다. 시스템 시동시, REFCLK에 의해 클럭킹되는 상태 머신(36)은 초기에 한 쌍의 계수기의 리셋 입력(RST)에 펄스를 공급하여, 이들 카운트를 리셋하고 클럭 입력을 구동하는 신호 펄스의 카운팅을 개시한다. 비교기(38)는 계수기(32)의 카운트 출력(OSC_CNT)을 계수기(32)가 카운트해야 할 OSC_OUT의 펄스의 수를 표시하는 입력 데이터(GATE)와 비교한다. OSC_CNT가 GATE의 값에 도달하면, 비교기(38)는 계수기(32) 및 (34)의 정지 입력(DTP)에 출력 펄스(STOP)를 공급한다. STOP 펄스는 계수기(32) 및 (34)에게 카운팅을 중지하도록 알려주고, 또한 상태 머신(36)에게는 래치(latch)(40)를 클럭킹하도록 알려주어 A/B 비교기(42)의 B 입력에 계수기(34)의 ACTUAL 카운트 출력을 래칭하도록 한다. TARGET 값은 비교기(42)의 A 입력에 공급된다. 래치(40)를 클럭킹한 후에, 상태 머신(36)은 비교기(42)를 클럭킹한다. ACTUAL이 TARGET보다 크면, 비교기(42)는 CONTROL 데이터를 생성하는 업/다운 계수기(44)의 DN 입력 펄스를 발생시킴으로써 상태 머신(36)으로부터의 펄스에 응답한다. 상기 DN 입력의 펄스에 응답하여, 계수기(44)는 CONTROL 데이터의 값을 1만큼 감소시켜 지연 회로(22)로 하여금 자신의 지연을 감소시키도록 한다. 이렇게 하면 OSC_OUT의 주기가 감소된다. ACTUAL이 TARGET 보가 작으면, 비교기(42)는 계수기(44)의 UP 입력 펄스를 발생시킴으로써 상태 머신(36)으로부터의 펄스에 응답한다. 계수기(44)는 CONTROL 데이터의 값을 1만큼 증가시켜 지연 회로(22)로 하여금 자신의 지연을 감소시키고, 그에 따라 OSC_OUT의 주기를 증가시킨다.
비교기(42)의 클럭 입력 펄스를 발생시킨 후, 상태 머신(36)은 계수기(32) 및 (34)의 RST 입력에 또 하나의 START 신호 펄스를 전송하여 또 하나의 펄스 카운팅 및 CONTROL 조정 사이클을 시작하도록 한다. 따라서 위상 고정 제어기(28)는 발진기(28)의 주기를 일정하게 유지하기 위하여 계속 CONTROL을 조정하고, 그에 따라 INPUT 및 OUT2 사이의 지연이 실질적으로 일정하게 유지된다. INPUT에서 OUT2까지의 지연은 GATE 및 TARGET 입력 데이터의 값의 함수이므로, 제어기(28)에 대한 상기 데이터 값 입력을 적절히 조정함으로써 지연을 조정할 수 있다.
본 명세서에는 논리 회로에 의해 생성된 출력 신호의 열 드리프트를 아날로그 전원 신호를 생성하거나 제어하지 않으며, 또한 외부 히터를 사용하지 않고 보상할 수 있는 완전한 디지털 회로가 도시되고 개시되었다. 본 명세서는 본 발명의 바람직한 실시예를 개시하였으나, 당업자는 본 발명의 범위를 벗어남이 없이 바람직한 실시예에 대한 변형을 가할 수 있다. 그러므로 첨부된 특허청구범위는 본 발명의 진정한 범위 및 정신내에 속하는 모든 변형을 포함한다.

Claims (19)

  1. 제1 온도 의존 지연 후 입력 신호(INPUT)에 대한 응답으로 논리 회로에 의해 생성되는 제1 출력 신호(OUT1)의 열 드리프트를 보상하는 장치로서,
    제2 출력 신호(OUT2)를 생성하기 위해 상기 제1 출력 신호를 수신하여 제1 가변 지연만큼 지연시키는 제1 지연 회로―여기서 제1 가변 지연은 상기 제1 가변 지연 회로에 입력으로써 제공되는 디지털 제어 신호(CONTROL)의 값에 의해 제어됨―,
    상기 디지털 제어 신호의 상기 값에 의해 제어되는 주기를 가지는 발진기 출력 신호(OSC_OUT)를 생성하는 발진기―여기서 상기 주기는 실질적으로 상기 제1 온도 의존 지연 및 상기 제1 가변 지연의 합에 비례함―, 그리고
    상기 발진기 출력 신호의 주기가 실질적으로 일정하게 유지되도록 상기 발진기 출력 신호 주기를 계속 모니터링하여 상기 디지털 제어 신호의 값을 조정하고, 그럼으로써 상기 입력 신호와 상기 제1 출력 신호 사이의 전체 지연이 상기 논리 회로의 상기 제1 온도 의존 지연의 변화에도 불구하고 실질적으로 일정하게 유지되도록 상기 제1 지연 회로의 상기 제1 가변 지연을 조정하는 수단
    을 포함하는 열 드리프트 보상 장치.
  2. 제1항에서,
    상기 발진기 출력 신호 주기가 실질적으로 일정하게 유지되도록 상기 디지털 제어 신호의 값을 계속 조정하는 수단이
    주기 기준 클럭 신호(REFCLK)를 생성하는 수단, 그리고
    상기 발진기 출력 신호의 복수의 주기에 해당하는 소정 시간 동안 발생하는 상기 기준 클럭 신호 주기의 카운트를 생성하고, 상기 발진기 출력 신호의 주기가 실질적으로 일정하게 유지되도록 상기 생성된 카운트에 응답하여 상기 디지털 제어 신호의 값을 조정하는 제어 수단
    을 포함하는
    열 드리프트 보상 장치.
  3. 제1항에서,
    상기 발진기가
    상기 발진기 출력 신호를 생성하기 위해 발진기 입력 신호(OSC_IN)를 수신하여 제2 가변 지연―여기서 제2 가변 지연은 상기 제2 지연 회로에 입력으로써 제공되는 상기 디지털 제어 신호의 상기 값에 의해 제어됨―만큼 지연시키는 제2 지연 회로, 그리고
    상기 발진기 입력 신호를 생성하기 위해 상기 발진기 출력 신호를 수신하여 상기 제1 온도 의존 지연에 실질적으로 유사한 제2 온도 의존 지연만큼 지연시키는 제3 지연 회로
    를 포함하는
    열 드리프트 보상 장치.
  4. 제1항에서,
    상기 제1 지연 회로가
    연속적으로 지연된 복수의 TAP 신호를 생성하도록 상기 제1 출력 신호를 수신하여 지연시키는 분기된 지연 라인, 그리고
    상기 TAP 신호를 수신하고, 상기 디지털 제어 신호의상기 값에 응답하여 상기 TAP 신호 중 하나를 상기 제2 출력 신호로 출력하도록 선택하는 멀티플렉서
    를 포함하는
    열 드리프트 보상 장치.
  5. 제2항에서,
    상기 제어 수단이
    정지 신호(STOP)를 수신할 때까지 상기 발진기 신호 주기의 카운트(OSC_CNT)를 생성하는 제1 계수기,
    상기 정지 신호(STOP)를 수신할 때까지 상기 기준 클럭 신호 주기의 카운트(ACTUAL)를 생성하는 제2 계수기,
    상기 발진기 출력 신호 주기의 카운트가 제1 카운트 한계(GATE)에 도달하면 상기 정지 신호를 생성하여 상기 제1 및 제2 계수기에 송신하는 수단, 그리고
    상기 기준 클럭 신호 주기의 카운트와 제2 카운트 한계(TARGET)의 비교를 수행하고, 상기 제1 가변 지연을 변경하기 위해 상기 비교 결과에 따라 상기 디지털 제어 신호의 값을 변경하는 수단
    을 포함하는
    열 드리프트 보상 장치.
  6. 제5항에서,
    상기 기준 클럭 신호 주기의 카운트와 제2 카운트 한계의 비교를 수행하고, 상기 제1 가변 지연을 변경하기 위해 상기 비교 결과에 따라 상기 디지털 제어 신호의 값을 변경하는 수단이
    상기 기준 클럭 신호 주기의 카운트가 상기 제2 카운트 한계보다 작은 경우 카운트 업 신호 펄스를 생성하고, 상기 기준 클럭 신호 주기의 카운트가 상기 제2 카운트 한계보다 큰 경우 카운트 다운 신호 펄스를 생성하는 수단, 그리고
    상기 디지털 제어 신호의 값을 생성하는 업/다운 계수기―여기서 업/다운 계수기는 상기 카운트 업 신호에 응답하여 상기 디지털 제어 신호의 값을 증가시키고 상기 카운트 다운 신호에 응답하여 상기 디지털 제어 신호의 값을 감소시킴―
    를 포함하는
    열 드리프트 보상 장치.
  7. 제3항에서,
    상기 제어 수단이
    주기 기준 클럭 신호(REFCLK)를 생성하는 수단,
    입력 신호(STOP)를 수신할 때까지 상기 발진기 출력 신호 주기의 카운트(OSC_CNT)를 생성하는 제1 계수기,
    STOP을 수신할 때까지 상기 기준 클럭 신호 주기의 카운트(ACTUAL)를 생성하는 제2 계수기,
    상기 OSC_CNT가 미리 정해진 제1 카운트 한계(GATE)에 도달하면 STOP을 생성하여 상기 제1 및 제2 계수기에 송신하는 수단, 그리고
    상기 발진기 출력 신호 주기의 카운트와 제2 카운트 한계(TARGET)의 비교를 수행하고, 상기 제1 가변 지연을 변경하기 위해 상기 비교 결과에 따라 상기 디지털 제어 신호의 값을 변경하는 수단
    을 포함하는
    열 드리프트 보상 장치.
  8. 제4항에서,
    상기 제어 수단이
    주기 기준 클럭 신호(REFCLK)를 생성하는 수단,
    입력 신호(STOP)를 수신할 때까지 상기 발진기 출력 신호 주기의 카운트(OSC_CNT)를 생성하는 제1 계수기,
    STOP을 수신할 때까지 상기 기준 클럭 신호 주기의 카운트(ACTUAL)를 생성하는 제2 계수기,
    상기 발진기 출력 신호가 제1 카운트 한계(GATE)에 도달하면 STOP를 생성하여 상기 제1 및 제2 계수기에 송신하는 수단, 그리고
    상기 기준 클럭 신호 주기의 카운트와 제2 카운트 한계(TARGET)의 비교를 수행하고, 상기 제1 가변 지연을 변경하기 위해 상기 비교 결과에 따라 상기 디지털 제어 신호의 값을 변경하는 수단
    을 포함하는
    열 드리프트 보상 장치.
  9. 제8항에서,
    상기 기준 클럭 신호 주기의 카운트와 제2 카운트 한계의 비교를 수행하고, 상기 제1 가변 지연을 변경하기 위해 상기 비교의 결과에 따라 상기 디지털 제어 신호의 값을 변경하는 수단이
    상기 기준 클럭 신호 주기의 카운트가 상기 제2 카운트 한계보다 작은 경우 카운트 업 신호 펄스를 생성하고 상기 기준 클럭 신호 주기의 카운트가 상기 제2 카운트 한계보다 큰 경우 카운트 다운 신호 펄스를 생성하는 수단, 그리고
    상기 디지털 제어 신호의 값을 생성하는 업/다운 계수기―여기서 업/다운 계수기는 상기 카운트 업 신호에 응답하여 상기 디지털 제어 신호의 값을 증가시키고 상기 카운트 다운 신호에 응답하여 상기 디지털 제어 신호의 값을 감소시킴―
    를 포함하는
    열 드리프트 보상 장치.
  10. 제1 온도 의존 지연 후 입력 신호(INPUT)에 응답하여 논리 회로에 의해 생성되는 제1 출력 신호(OUT1)의 열 드리프트를 보상하는 방법으로서,
    제2 출력(OUT2) 신호를 생성하기 위해 디지털 제어 신호(CONTROL)의 값에 의해 제어되는 제1 가변 지연만큼 상기 제1 출력 신호를 지연시키는 단계,
    상기 디지털 제어 신호의 값에 의해 제어되는 주기를 가지며, 실질적으로 상기 제1 온도 의존 지연 및 상기 제1 가변 지연의 합에 비례하는 발진기 신호(OSC_OUT)를 생성하는 단계, 그리고
    상기 발진기 출력 신호 주기가 실질적으로 일정하게 유지되도록 상기 발진기 출력 신호 주기를 계속 모니터링하여 상기 디지털 제어 신호의 값을 조정하는 단계
    를 포함하는 열 드리프트 보상 방법.
  11. 제10항에서,
    상기 발진기 출력 신호 주기가 실질적으로 일정하게 유지되도록 상기 디지털 제어 신호의 값을 계속 조정하는 단계가
    주기 기준 클럭 신호(REFCLK)를 생성하는 단계, 그리고
    상기 발진기 출력 신호의 복수의 주기에 해당하는 소정 시간 동안 발생하는 상기 기준 클럭 신호 주기의 카운트를 생성하고, 상기 발진기 출력 신호의 주기가 실질적으로 일정하게 유지되도록 상기 생성된 카운트에 응답하여 상기 디지털 제어 신호의 값을 조정하는 단계
    를 포함하는
    열 드리프트 보상 방법.
  12. 제10항에서,
    상기 발진기 신호를 생성하는 단계가
    상기 발진기 출력 신호를 생성하기 위하여 발진기 입력 신호(OSC_IN)를 제2 가변 지연―여기서 제2 가변 지연은 상기 디지털 제어 신호의 값에 의해 제어됨―만큼 지연시키는 단계, 그리고
    상기 발진기 입력 신호를 생성하기 위하여 상기 발진기 출력 신호를 제1 온도 의존 지연과 실질적으로 일치하는 상기 제2 온도 의존 지연만큼 지연시키는 단계
    를 포함하는
    열 드리프트 보상 방법.
  13. 제10항에서,
    상기 제2 출력 신호를 생성하기 위해 상기 디지털 제어 신호의 값에 의해 제어되는 제1 가변 지연만큼 제1 출력 신호를 지연시키는 단계가
    연속적으로 지연된 복수의 TAP 신호를 생성하기 위하여 상기 제1 출력 신호를 점진적으로 지연시키는 단계, 그리고
    상기 복수의 TAP 신호 중에 선택된 신호―여기서 선택된 신호는 상기 디지털 제어 신호의 값에 응답하여 선택됨―를 상기 제2 출력 신호로 제공하는 단계
    를 포함하는
    열 드리프트 보상 방법.
  14. 제11항에서,
    상기 발진기 출력 신호의 복수의 주기에 해당하는 소정 시간 동안 발생하는 상기 발진기 출력 신호 주기의 카운트를 생성하고, 상기 발진기 출력 신호의 주기가 실질적으로 일정하게 유지되도록 상기 생성된 카운트에 응답하여 상기 디지털 제어 신호의 값을 조정하는 단계가
    STOP 신호가 발생할 때까지 상기 발진기 출력 신호 주기의 카운트(OSC_CNT)를 생성하는 단계,
    상기 STOP 신호가 발생할 때까지 상기 기준 클럭 신호 주기의 카운트(ACTUAL)를 생성하는 단계,
    상기 발진기 출력 신호 주기의 카운트가 제1 카운트 한계(GATE)에 도달하면 상기 STOP 신호를 생성하는 단계, 그리고
    상기 기준 클럭 신호 주기의 카운트와 제2 카운트 한계(TARGET)의 비교를 수행하고, 상기 제1 가변 지연을 변경하기 위해 상기 비교 결과에 따라 상기 디지털 제어 신호의 값을 변경하는 단계
    를 포함하는
    열 드리프트 보상 방법.
  15. 제14항에서,
    상기 기준 클럭 신호 주기의 카운트와 제2 카운트 한계(TARGET)의 비교를 수행하고, 상기 제1 가변 지연을 변경하기 위해 상기 비교 결과에 따라 상기 디지털 제어 신호의 값을 변경하는 단계가
    상기 기준 클럭 신호 주기의 카운트가 상기 제2 카운트 한계보다 작은 경우 상기 디지털 제어 신호의 값을 증가시키는 단계, 그리고
    상기 기준 클럭 신호 주기의 카운트가 상기 제2 카운트 한계보다 큰 경우 상기 디지털 제어 신호의 값을 감소시키는 단계
    를 포함하는
    열 드리프트 보상 방법.
  16. 제12항에서,
    상기 제2 출력 신호를 생성하기 위해 제1 가변 지연만큼 상기 제1 출력 신호를 지연시키는 단계가
    연속적으로 지연된 복수의 TAP 신호를 생성하기 위하여 상기 제1 출력 신호를 점진적으로 지연시키는 단계, 그리고
    상기 복수의 TAP 신호 중에 선택된 신호―여기서 선택된 신호는 상기 디지털 제어 신호의 값에 응답하여 선택됨―를 상기 제2 출력 신호로 제공하는 단계
    를 포함하는
    열 드리프트 보상 방법.
  17. 제12항에서,
    상기 발진기 출력 신호의 미리 정해진 복수의 주기에 해당하는 소정 시간 동안 발생하는 상기 기준 클럭 신호 주기의 카운트를 생성하고, 상기 발진기 출력 신호의 주기가 실질적으로 일정하게 유지되도록 상기 생성된 카운트에 응답하여 상기 디지털 제어 신호의 값을 조정하는 단계가
    STOP 신호가 발생할 때까지 상기 발진기 출력 신호 주기의 카운트(OSC_CNT)를 생성하는 단계,
    STOP 신호가 발생할 때까지 상기 기준 클럭 신호 주기의 카운트(ACTUAL)를 생성하는 단계,
    상기 발진기 출력 신호 주기의 카운트가 제1 카운트 한계(GATE)에 도달하면 상기 STOP 신호를 생성하는 단계, 그리고
    상기 기준 클럭 신호 주기의 카운트와 제2 카운트 한계(TARGET)의 비교를 수행하고, 상기 제1 가변 지연을 변경하기 위해 상기 비교 결과에 따라 상기 디지털 제어 신호의 값을 변경하는 단계
    를 포함하는
    열 드리프트 보상 방법.
  18. 제13항에서,
    상기 발진기 출력 신호의 미리 정해진 복수의 주기에 해당하는 소정 시간 동안 발생하는 상기 기준 클럭 신호 주기의 카운트를 생성하고, 상기 발진기 출력 신호의 주기가 실질적으로 일정하게 유지되도록 상기 생성된 카운트에 응답하여 상기 디지털 제어 신호의 값을 조정하는 단계가
    STOP 신호가 발생할 때까지 상기 발진기 출력 신호 주기의 카운트(OSC_CNT)를 생성하는 단계,
    STOP 신호가 발생할 때까지 상기 기준 클럭 신호 주기의 카운트(ACTUAL)를 생성하는 단계,
    상기 발진기 출력 신호 주기의 카운트가 제1 카운트 한계(GATE)에 도달하면 상기 STOP 신호를 생성하는 단계,
    상기 기준 클럭 신호 주기의 카운트와 미리 정해진 제2 카운트 한계(TARGET)의 비교를 수행하는 단계, 그리고
    상기 제1 가변 지연을 변경하기 위해 상기 비교 결과에 따라 상기 디지털 제어 신호의 값을 변경하는 단계
    를 포함하는
    열 드리프트 보상 방법.
  19. 삭제
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