KR100759908B1

KR100759908B1 - 트리거된 클록 신호 발생기

Info

Publication number: KR100759908B1
Application number: KR1020017000835A
Authority: KR
Inventors: 딘테만브라이언제이.
Original assignee: 크레던스 시스템스 코포레이션
Priority date: 1998-09-16
Filing date: 1999-09-14
Publication date: 2007-09-18
Also published as: JP2002525912A; WO2000016515A1; US6084930A; KR20010071991A; EP1114538A1

Abstract

트리거된 클록 신호 발생기(10)는 입력 트리거 신호에 응답하여 주기적인 출력 클록 신호 CLOCK3 를 발생시키고, 여기서 트리거 신호(TRIGGER)와 클록 신호 CLOCK3 의 제1 펄스 사이이의 지연은 정확하게 조절할 수 있다. 상기 장치는 주기 발생기(12) 및 위상 조절기(14)를 포함한다. 상기 주기 발생기(12)는 타이밍 기준으로 주기적인 입력 신호 CLOCK1 를 사용하고, 상기 클록 신호 CLOCK1 의 다음 펄스에 조절 가능한 지연 응답하여 주기적인 출력 클록 신호 CLOCK2 를 생성함으로써 트리거 신호 TRIGGER 에 응답한다. 상기 위상 조절기는 클록 신호 CLOCK2 의 위상을 시프트시켜 클록 신호 CLOCK3 를 발생시킨다(18). 상기 위상 조절기는 트리거 신호 TRIGGER 와 클록 신호 CLOCK3 의 제1 펄스 사이의 시간 지연이 TRIGGER와 클록 신호 CLOCK1 의 위상 관계에 독립적이 되도록 클록 신호 CLOCK2 를 위상 시프트시켜야 할 적절한 양을 결정하기 위하여 클록 신호 CLOCK1 의 위상과 트리거 신호(TRIGGER)의 위상을 비교한다(16).

클록신호발생기, 프로그래머블지연, 주기발생기, 위상조절기, 멀티플렉서, 계수기,

Description

트리거된 클록 신호 발생기 {TRIGGERED CLOCK SIGNAL GENERATOR}

본 발명은 전반적으로 클록 신호 발생기에 관한 것으로, 보다 구체적으로는 트리거 신호의 어서트(assert) 후에 정확히 조절 가능한 지연을 갖는 클록 신호를 생성하는 트리거된 클록 신호에 관한 것이다.

집적회로 피시험 장치(device under test; DUT)를 시험할 때 여러 장비를 동시에 사용할 수가 있다. 예를 들면, 파형 발생기가 DUT의 한 단자에 시험 신호를 인가하는 동안 디지털화기(digitizer)는 DUT의 다른 단자에서 시험 결과로서 나타나는 DUT의 출력 신호를 디지털화한다. 동기 시험(synchronous test)의 코히어런트 시험 시스템 동작(coherent test system operation)에 있어서, 장비들은 주 클록 신호(master clock signal; MCLOCK)에 동기된다.

도 1은 DUT(3)의 시험을 수행하는 2개의 시험 장비(1, 2)를 이용하는 대표적인 종래 기술의 코히어런트 시험 시스템을 도시한다. 제1 주기 발생기(period generator)(4)는 클록 신호 CLOCKA 를 타이밍 기준(timing reference)으로서 시험 장비(1)에 제공하는 한편, 제2 주기 발생기는 클록 신호(CLOCKB)를 타이밍 기준으로서 시험 장비(2)에 제공한다. CLOCKA 와 CLOCKB 는 타이밍 기준으로 동일한 주 클록 신호 MCLOCK 를 사용하기 때문에 코히어런트성을 갖는다. 시험을 개시하기 전에, 게이트 회로(6, 7)는 MCLOCK 신호가 주기 발생기(4, 5)에 도달하지 못하도록 하여 CLOCKA 와 CLOCKB 를 턴오프 상태로 유지한다. 시험 개시 시에 어서트되는 트리거 신호는 게이트 회로(6, 7)를 기동시키고, 다음 MCLOCK 신호의 리딩 에지(leading edge)가 게이트 회로(6, 7)를 인에이블시켜, 게이트 회로(6, 7)가 MCLOCK 신호를 주기 발생기(4, 5)에 전송할 수 있도록 한다. 주기 발생기(4, 5)는 그들 각자의 클록 신호의 생성을 동시에 개시하므로, 시험 장비(1, 2)는 자신의 시험 동작을 동시에 개시한 후에 이러한 시험 동작을 동기적으로 행한다.
도 1의 클록 분배 시스템에 있어서, 주기 발생기(4, 5)는 트리거 신호의 어서트에 응답하여 곧바로 자신의 클록 신호 CLOCKA 와 CLOCKB 를 출력하는 것이 아니라 트리거 신호 후에 도달하는 최초의 MCLOCK 신호 펄스에 응답하여 출력한다. 트리거 신호가 MCLOCK 신호 펄스의 에지와 실질적으로 동시에 게이트 회로(6, 7)에 도달할 때, 상기 MCLOCK 신호 펄스는 게이트 회로 중 하나만을 인에이블 시킬 수도 있다. 나머지 게이트 회로는 다음 MCLOCK 신호 펄스가 도달할 때까지 인에이블되지 못 할 수도 있다. 이러한 상황은 트리거 신호 또는 MCLOCK 신호가 근소한 시간차를 갖고 게이트 회로(6, 7)에 도달하거나, 또는 게이트 회로(6, 7)가 근소하게 상이한 트리거 레벨을 갖는 경우에 발생할 수 있다. 이러한 경우, CLOCKA 신호와 CLOCKB 신호는 전체 MCLOCK의 1주기만큼 동기화가 어긋나게 될 것이다. 따라서, 이러한 문제점을 해결하는 방법이 요망된다.

본 발명에 따른 트리거된 클록 신호(CLOCK3)를 발생시키는 장치는 주기 발생기 및 위상 조절기(phase adjuster)를 포함한다. 주기 발생기는, 입력 주 클록 신호 CLOCK1 를 타이밍 기준으로서 사용하여, 입력되는 트리거 신호 후에 발생하는 CLOCK1 신호의 최초의 펄스에 후속하여 조절 가능한 지연(DELAY2)을 갖는 주기적인 출력 신호인 클록 신호 CLOCK2 의 발생을 개시한다. CLOCK2 신호는 CLOCK1 신호와 코히어런트하지만, CLOCK1 신호의 주파수의 조절 가능한 분수 또는 배수의 주파수를 갖는다. 위상 조절기는 트리거 신호와 CLOCK1 신호의 다음 펄스 간의 지연(DELAY1)을 측정하고, CLOCK2 신호를 [P1 - DELAY1]과 동등한 지연으로 지연시켜 출력 CLOCK3 신호를 발생시킨다. 이에 의해, TRIGGER 신호와 CLOCK1 신호 간의 위상 관계에 무관하게, 트리거 신호(TRIGGER)와 CLOCK3 신호의 최초 펄스 사이의 총지연(TD)이 공지의 정수 [P1 + DELAY2]와 동등하게 한다.

따라서, 본 발명은 입력되는 트리거 신호(TRIGGER)의 후에 예측 가능한 지연을 수반하여 클록 신호의 최초 펄스가 발생하는 트리거된 클록 신호 CLOCK3 를 발생하는 장치 및 방법을 제공하는 것을 목적으로 한다.

특히, 본 명세서의 결론부는 본 발명의 주제(subject matter)를 구체적으로 지적하고, 그 권리를 명확하게 주장하고 있다. 그러나, 당업자는 동일한 구성요소에 동일한 도면부호가 부여되어 있는 첨부한 도면을 참조하여 명세서의 나머지 부분을 읽음으로써 본 발명의 추가적인 장점 및 목적과 더불어 본 발명의 동작 방법과 구조를 이해할 수 있을 것이다.

도 1은 종래 기술의 시험 시스템의 블록도이다.

도 2는 본 발명에 따른 트리거된 타이밍 신호 발생기의 블록도이다.

도 3은 도 2의 트리거된 타이밍 신호 발생기의 동작을 예시하는 타이밍도이다.

도 4는 도 2의 주기 발생기의 실시예에 대한 블록도이다.

도 5는 도 4의 주기 발생기의 동작을 예시하는 타이밍도이다.

도 6은 도 2의 프로그래머블 지연회로의 실시예에 대한 블록도이다.

도 7은 도 2의 위상 검출기의 실시예에 대한 블록도이다.

도 8은 도 2의 위상 검출기의 다른 실시예에 대한 블록도이다.

도 9는 본 발명의 제1의 다른 실시예에 따른 트리거된 클록 신호 발생기에 대한 블록도이다.

도 10은 도 9의 트리거된 클록 신호 발생기의 동작을 예시하는 타이밍도이다.

도 11은 본 발명의 제2의 다른 실시예에 따른 트리거된 클록 신호 발생기에 대한 블록도이다.

트리거된 클록 신호 발생기

도 2는 입력 트리거 신호(TRIGGER)의 어서트 후에 예측 가능한 지연으로 주기적인 출력 클록 신호 CLOCK3 의 생성을 개시하는 본 발명에 따른 트리거된 클록 신호 발생기(10)를 도시한다. TRIGGER와 CLOCK3 신호 사이의 지연은 입력 위상 데이터(PHASE)에 의해 제어된다. 입력 주파수 데이터(FREQUENCY)는 주기(P1)가 고정된 입력 기준 클록 신호 CLOCK1 의 조절 가능한 배수 또는 분수가 되도록 출력 CLOCK3의 주파수를 제어한다.

클록 신호 발생기(10)는 주기 발생기(12), 및 위상 검출기(16)와 프로그래머블 지연 회로(programmable delay circuit)(16)를 포함하는 위상 조절기(14)를 포함한다. TRIGGER 신호와 주기적인 입력 신호인 클록 신호 CLOCK1 는 각각 주기 발생기(12)와 위상 검출기(16) 모두에 입력을 제공한다. 주기 발생기(12)는 TRIGGER 신호의 어서트에 응답하여 출력 CLOCK2 신호를 발생시킨다. 지연 회로(18)는 CLOCK2 신호를 지연시켜 출력 CLOCK3 신호를 발생시킨다. 위상 검출기(16)는 TRIGGER 신호와 CLOCK1 신호의 다음 펄스 사이의 지연(DELAY1)을 측정하여 프로그래머블 지연 회로(18)가 CLOCK2 신호를 지연시켜야 하는 양 [P1 - DELAY1]을 결정한다. 위상 검출기(16)는 프로그래머블 지연 회로(18)의 지연을 설정하기 위해 상기 회로에 지연 데이터를 공급하고, 출력 유효 신호 'VALID'를 어서트하여 지연 데이터(DELAY)가 유효한지를 나타낸다.

도 3은 도 2의 장치에 관한 신호 타이밍 관계의 일례를 도시한 타이밍도이다. 도 2 및 3을 참고하여, TRIGGER 신호 어서트 타이밍은 CLOCK1 신호와는 독립적일 수 있기 때문에, TRIGGER 신호가 어서트되는 시간 T0 과 CLOCK1 신호의 다음 펄스(20)의 에지가 나타나는 시간 T1 사이에는 예측 불가능한 지연(DELAY1)이 있다. 트리거 신호는 주기 발생기(12)를 기동시켜, 시간 T1에 나타나는 CLOCK1 신호의 다음 펄스(20)를 수신한 후 CLOCK2 신호의 생성을 개시하도록 한다. 주기 발생기(12)는 시간(T2)에서 CLOCK2 신호의 생성을 개시한다. 위상 데이터 입력(PHASE)이 CLOCK1 신호의 펄스(20)와 CLOCK2 신호의 최초 펄스(22) 사이의 지연(DELAY2)을 제어하는 반면, 입력 주파수 데이터(FREQUENCY)는 CLOCK2 신호의 주파수를 제어한다.

위상 검출기(16)는 TRIGGER 신호의 리딩 에지와 다음 CLOCK1 신호 펄스(20)의 에지 사이의 지연(DELAY1)을 측정한다. 이후 위상 검출기는 지연 회로(18)에 제어 데이터(DELAY)를 제공하여 지연 회로의 지연을 [P1 - DELAY1]으로 조정하며, 여기서 P1은 CLOCK1 신호의 주기이다. 따라서, TRIGGER 신호와 CLOCK3 신호의 최초 펄스(24) 사이의 총지연(total delay; TD)은,

TD = DELAY1 + DELAY2 + (P1 - DELAY1)

= P1 + DELAY2

이다.

트리거 신호(TRIGGER)와 타이밍 기준 신호 CLOCK1 간의 위상 관계에 무관하게, CLOCK3 신호와 TRIGGER 신호 간의 총지연(TD)은 CLOCK1 신호의 고정 주기(P1)에 위상 데이터(PHASE)에 의해 설정되는 변수(DELAY2)를 더한 것과 같다. 위상 데이터는 총지연(TD) 값을 조정하는데 사용된다.

바람직한 실시예에서, 위상 조절기(14)는 [P1 - DELAY1] 만큼 CLOCK2 신호를 지연시켜 CLOCK3 신호를 발생시키지만, CLOCK2 신호를 [X-DELAY1] 만큼 지연시킬 수도 있으며, 여기서 X는 P1 이상의 임의의 고정 지연이다. P1 이상으로 X를 증가시킴으로써 TRIGGER 신호와 CLOCK3 신호 간의 총지연(TD)이 증가되지만, 그 지연은 여전히 예측 가능하고, CLOCK1 신호에 대하여 TRIGGER 신호의 타이밍과는 독립적이 될 것이다.

주기 발생기

도 4는 좀 더 상세한 블록도의 형태로 주기 발생기(12)를 도시한다. 주기 발생기(12)는 한 쌍의 프로그래머블 지연 회로(30, 34), N 분할 계수기(divide-by-N counter)(32) 및 누산기(36)를 포함한다. 프로그래머블 지연 회로(30)는 입력 위상 데이터(PHASE)가 나타내는 양만큼 CLOCK1 신호를 지연시켜 CLOCK4 신호를 발생시킨다. N 분할 계수기(32)는 트리거 신호가 로우(low)일 때는 출력 CLOCK5 신호를 발생시키지 않지만, TRIGGER 신호가 하이(high)일 경우, N 분할 계수기(32)는 정수값(N)(입력 주파수 데이터의 필드) 만큼 CLOCK4 신호를 분할하여 CLOCK5 신호를 발생시킨다. 트리거 신호의 리딩 에지는 N 분할 계수기(32)의 계수를 N-1로 리셋(reset)시켜 TRIGGER 신호 후에 발생하는 다음 CLOCK4 펄스에 응답하여 CLOCK5 신호 펄스를 발생시키도록 한다. 따라서, N 분할 계수기(32)는 TRIGGER 신호의 각 펄스에 응답하여 CLOCK5 신호의 위상을 리셋시켜 CLOCK5 신호의 다음 펄스가 CLOCK1 신호의 1 사이클 이하로 TRIGGER 신호 펄스를 추종하도록 한다.

입력되는 금지 신호(INHIBIT) 펄스를 수신한 후에는, N 분할 계수기(32)는 다음 CLOCK5 출력 신호 펄스의 발생을 금지시킨다. 프로그래머블 지연 회로(34)는 각 CLOCK5 신호 펄스를 지연시켜 CLOCK2 신호 펄스를 발생시킨다. 지연 회로(34)는 누산기(36)가 발생시키는 데이터(DELAY')에 의해 선택되는 지연과 함께, 8분의 1 주기 단계에서 CLOCK4 주기의 영(0) 내지 8분의 7 만큼 CLOCK5 신호를 지연시킬 수 있다. CLOCK2 신호의 각 펄스의 리딩 에지 상에서, 누산기(36)는 0 내지 7의 범위를 갖는 주파수 데이터의 또다른 필드의 양(M) 만큼 지연 데이터(DELAY') 값을 증가시킨다. 지연 데이터(DELAY') 또한 0 내지 7의 범위를 갖는다. 프로그래머블 지연 회로(34)는 각 CLOCK2 펄스의 트레일링 에지(trailing edge)에 지연 데이터(DELAY')를 로드한다. 누산기(36)의 지연 데이터(DELAY') 출력이 오버플로우(overflow) 할 때마다, 누산기(36)는 N 분할 계수기(32)에 금지 신호를 어서트하여 N 분할 계수기가 다음 출력 CLOCK6 신호 펄스를 발생시키는 것을 금지시킨다. TRIGGER 신호의 리딩 에지는 누산기(36)의 지연 데이터(DELAY') 출력을 영(0)으로 리셋시키고 또한 프로그래머블 지연 회로(34)를 최소 지연(minimum delay)으로 설정시킨다.

도 5는 N이 2이고 M은 5인 예에서의 도 4의 주기 발생기의 신호 사이의 타이밍 관계를 도시한 타이밍도이다. 연속적인 CLOCK4 신호는 CLOCK1 신호와 일치하는 주파수를 가지고 있으나, 프로그래머블 지연 회로(30)에 대한 위상 데이터 입력에 의해 제어되는 양(지연4) 만큼 지연된다. TRIGGER 신호가 시간(T0)에서 어서트된 후, N 분할 계수기(32)는 자신의 계수치를 N-1로 리셋시키고, 다음에 발생하는 CLOCK4 신호 펄스(39)에 응답하여 시간(T1)에서 제1 CLOCK5 신호 펄스(38)를 발생시킨다. TRIGGER 신호 에지가 지연 회로를 영(0) 지연으로 설정하기 때문에, 다음 CLOCK2 신호도 또한 시간(T1)에서 발생한다. CLOCK2 펄스(40)의 리딩 에지에서, 누산기(36)는 지연 데이터(DELAY') 값을 5로 증가시키고, CLOCK2 펄스(40)의 트레일링 에지에서, 프로그래머블 지연 회로(34)는 새로운 데이터값(DATA1)을 로드한다. 따라서, 제2 CLOCK2 펄스(41)는 제2 CLOCK5 펄스(42)로부터 CLOCK4 펄스 사이클의 8분의 5 만큼 지연된다. CLOCK2 펄스(41)의 리딩 에지에서, 누산기(36)는 오버플로우되고, 이에 의해 INHIBIT 신호를 발생시켜 N 분할 계수기(32)가 다음 CLOCK4 신호 펄스(43)를 계수하는 것을 금지시킨다. 2의 값으로 오버플로우되는 DELAY'값으로 인해, 지연 회로(34)는 CLOCK5 신호의 다음 펄스(44)를 CLOCK4 주기의 8분의 2 만큼 지연시켜 CLOCK2 신호의 다음 펄스(45)를 발생시킨다. CLOCK2 펄스(45)의 리딩 에지는 지연 데이터(DELAY')를 7로 증가시키도록 신호를 가하여, CLOCK5 신호의 다음 펄스(46)가 CLOCK5 신호의 다음 펄스(47) 이후에 CLOCK4 주기의 8분의 7에서 발생하도록 한다.

따라서, 도 5로부터 알 수 있는 바와 같이, 주기 발생기(12)는 TRIGGER 신호 에지를 수신한 후 CLOCK2 신호의 위상을 변경시켜, CLOCK2 신호의 다음 펄스가 프로그래머블 지연 회로(30)에 대한 위상 데이터 입력으로 제어되는 지연(DELAY2 = T1-T2)을 가지고 발생하도록 한다. 도 2의 위상 조절기(14)는 변경된 지연 부분을 보상하여 제1 펄스 CLOCK3 신호가 TRIGGER 신호 이후에 예측 가능한 지연을 가지고 발생하도록 한다. CLOCK2 신호의 주파수는 주파수 데이터의 N 및 M 필드값에 따라 CLOCK1 신호 주파수(1/P1)의 배수 또는 분수가 될 수 있음을 유의해야 한다.

프로그래머블 지연 회로

도 6은 좀 더 상세한 블록도의 형태로 도 2의 프로그래머블 지연 회로(18)를 적절히 구현하여 나타낸다. 지연 회로(18)는 하나의 CLOCK2 사이클에 걸쳐 위상이 분산될 때에도 한 세트의 탭 신호(51)를 발생하도록 CLOCK2 신호를 지연시키는 탭형 지연 라인(tapped delay line)(50)을 포함한다. 탭 신호(51)는 탭 신호들(51) 중의 하나를 지연 회로(18)의 출력 신호(CLOCK3)로서 선택하는 멀티플렉서(52)에 입력을 제공한다. 도 2의 위상 검출기(16)의 유효 데이터 출력(VALID)은 레지스터(54)에 위상 검출기(16)의 지연 데이터 출력(DELAY)을 로드한다. 레지스터(54)의 내용은 CLOCK2와 CLOCK3 사이의 지연을 결정하여 멀티플렉서(52)가 선택하는 탭을 제어한다. 도 6에 도시한 것과 유사한 지연 회로를 도 4의 프로그래머블 지연 회로(30 또는 34)로서 사용할 수 있다. 도 6이 지연 회로들(18, 30, 34)의 바람직한 구현을 설명하지만, 이러한 회로들을 다른 종류의 잘 알려진 프로그래머블 지연 회로로 구현할 수 있음을 당업자는 이해할 것이다.

위상 검출기

도 7은 좀 더 상세한 블록도의 형태로 도 2의 위상 검출기(16)를 적절히 구현하여 나타낸다. 위상 검출기(16)는 TRIGGER 신호의 리딩 에지와 다음 CLOCK1 신호 펄스의 리딩 에지 사이의 지연(DELAY1)을 측정한다. 그 후, 위상 검출기(16)는 도 2의 프로그래머블 지연 회로(18)가 제공해야 하는 보정 지연양 P1-DELAY 을 결정하여 지연 회로(18)에 적절한 지연 데이터를 전송한다.

위상 검출기(16)는 총지연이 P1*(N-1/N)인 탭형 지연 라인(tapped dalay line)(60)을 포함하고, 여기서 P1은 CLOCK1 신호의 주기이며, N은 지연 라인(60)을 형성하는 지연 단(delay stage)의 수이다. 지연 라인(60)은 CLOCK1 신호를 점차적으로 지연시켜, TRIGGER 신호에 의해 클록되는 D형 플립 플롭(64)의 개별 D 입력에 각각 인가되는 N개를 한 세트로 하는 탭 신호(tap signal)(62)를 생성한다. TRIGGER 신호의 리딩 에지는 각각의 플립플롭(64)의 D 입력을 Q 출력에 클록한다. 지연 라인(60)이 CLOCK1 신호의 주기 이하의 총지연을 가지므로, 오직 1개의 CLOCK1 신호만이 지연 라인(60)을 통과하는 과정에 있을 수 있다. 따라서, 플립플롭(64)의 데이터 출력(Q)은 TRIGGER 신호가 다음 CLOCK1 펄스를 앞서는 양(DELAY1)을 나타낸다.

각 플립플롭(64)의 출력(Q)은 도 2의 프로그래머블 지연 회로(18)에 지연 데이터 입력을 생성하는 인코더(66)에 개별 입력을 제공하고, 여기서 프로그래머블 지연 회로(18)는 자신의 지연값을 [P1 - DELAY1]으로 설정한다. 도 6 및 도 7의 지연 라인(50, 60)은 거의 동일하고, 동일한 총지연을 가지는 동일한 수의 지연 단을 구비한다. 따라서, TRIGGER 신호가 플립플롭(64)을 동작시키고 이후 도 6의 멀티플렉서(52)가 지연 라인(50)의 대응 탭(51)을 선택하도록 지연 데이터를 설정할 경우, 인코더(66)는 CLOCK1 신호 펄스의 리딩 에지가 지연 라인(60)의 어느 탭(62)에 도달하였는지만을 결정한다. 지연 회로(68)는 단지 TRIGGER 신호를 지연시켜 위상 검출기(16)의 유효 신호 출력(VALID)을 생성하고, VALID 신호가 어서트되기 전에 인코더(66)가 지연 데이터(DELAY)를 인코딩하고 도 2의 프로그래머블 지연 회로(18)에 인코딩한 지연 데이터(DELAY)를 송신하는데 충분한 시간을 가지도록 한다.

위상 검출기(16)가 DELAY1을 측정하고 지연 회로(18)가 보상 DELAY3을 설정하는 레절루션(resoultion)은 도 6 및 7의 지연 라인(50, 60)의 단의 수를 증가시킴으로써 개선될 수 있다. 고도(high degree)의 레절루션을 요구하는 애플리케이션에(application) 있어서, TRIGGER 신호가 모든 플립플롭에 동시에 도달하도록 TRIGGER 신호 소스와 각 플립플립(64)의 클록 입력 사이의 신호 경로 길이가 균일하여야 한다.

다른 위상 검출기(Alternative Phase Detector)

도 8은 램프 발생기(ramp generator)(70), 아날로그 디지털 변환기(analog-to-digital converter; A/D)(72) 및 지연 회로(74)를 이용하는, 도 2의 위상 검출기(16)의 다른 실시예를 도시한다. TRIGGER 신호는 램프 발생기(70)의 개시 신호 입력(START)을 구동시켜 출력 램프 신호(RAMP)의 크기를 선형적으로 감소시키도록 한다. 다음 CLOCK1 신호 펄스는 RAMP 신호가 증가하는 것을 금지시킨다. 램프 발생기(70)는 TRIGGER 신호를 수신함과 동시에 중지 신호(STOPPED)를 디어서트(de-assert)하고 이후 제1 CLOCK1 펄스를 수신함과 동시에 상기 중지 신호를 리어서트(re-assert)한다. 램프 신호의 크기는 도 2의 프로그래머블 지연 회로(18)가 제공할 수 있는 최대 지연에 대응하는 하이 레벨(high level)과 영(0) 지연을 나타내는 로우 레벨(low level) 사이의 범위이다. A/D 변환기(72)는 중지 신호(STOPPED)에 응답하여 램프 신호의 크기를 적절한 지연 데이터(DELAY) 값으로 변환시킨다. 지연 회로(74)는 중지 신호를 지연시켜 도 2의 프로그래머블 지연 회로(18)에 유효 신호 입력(VALID)을 공급한다. 지연 회로(74)의 지연은 A/D 변환기(74)의 지연 데이터(DELAY) 입력이 유효한지 확인한다.

제1의 다른 트리거된 클록 신호 발생기

도 9는, 도 2의 트리거된 클록 신호 발생기와 같이, 입력 트리거 신호의 어서트 후 고정 지연을 가진 출력 신호 CLOCK3을 공급하는, 본 발명의 다른 실시예에 따른 트리거된 클록 신호 발생기(80)를 도시한다. 그러나, 클록 신호 발생기(80)에서는 도 2의 주기 발생기(12)와 위상 조절기(14)의 기능이 통합되어 있다.

도 9를 참조하면, 기준 클록 신호(CLOCK1)와 TRIGGER 신호를 게이트 회로(82)에 인가한다. TRIGGER 신호가 로우일 경우, 게이트 회로(82)는 자신의 출력 신호(CLOCK2)를 로우로 유지한다. TRIGGER 신호의 어서트는 게이트 회로(82)를 활성화시켜 이후의 제1 CLOCK1 펄스 상에서 게이트 회로(82)가 자신의 입력 CLOCK1 신호를 출력 CLOCK2 신호로서 공급하기 개시하도록 한다. 상기 CLOCK2 신호는 탭형 지연 라인(84)을 구동시킨다. 설명을 간략화하기 위해, 당업자라면 지연 라인(84)이 더 많은 지연 단을 갖고 더 많은 탭 신호를 제공할 수도 있다는 것을 인지할 것이지만, 도 9의 예에서는 지연 라인(84)이 오직 3개의 지연 단을 갖고 오직 4개의 출력 탭 신호(A 내지 D)를 생성하는 것으로 도시되어 있다. 지연 라인(84)의 각각의 단은 P1/N 의 지연을 가지고, 여기서 P1은 CLOCK1과 CLOCK2 신호의 주기이고, N은 탭 신호의 수이다. 따라서, 탭 신호(A 내지 D)는 동상(in phase)으로 균등하게 분배된다. 탭 신호(A 내지 D) 각각은 멀티플렉서(86)의 입력(0 내지 3)에 인가된다. 연산 논리 장치(arithmetic logic unit; ALU)(88)의 데이터 출력(T)으로 제어되는 멀티플렉서(86)는 T 값에 좌우되는 CLOCK3 신호 출력으로서 탭 신호(A 내지 D) 중의 하나를 선택한다. 인코더(92)는 탭 신호(A 내지 D)를 모니터하여 다음에 어느 탭을 어서트하는 지를 나타내는 ALU(88)의 입력(J)에 NEXT_TAP 데이터 값을 인가한다. 지연 라인(84)은 CLOCK2 주기 이하인 총지연을 가지므로, 오직 1개의 CLOCK2 펄스가 임의의 순간에 지연 라인(84)을 통과한다. 인코더(92)는 탭 신호(A 내지 D)의 현재 상태로부터 어느 탭 신호가 다음에 어서트될 것인지 결정할 수 있다. 입력 주파수(FREQUENCY)와 위상 데이터(PHASE) 값은 ALU(88)의 입력(F, P)을 각각 구동시킨다. 또한 ALU(88)는 TRIGGER 신호를 수신하는 입력과 CLOCK3 신호를 제어한다. TRIGGER 신호가 어서트된 경우, ALU(88)는 (J+P)의 합과 동일한 T를 설정한다. CLOCK3 신호 펄스의 트레일링 에지에서, ALU(88)는 T를 F만큼 증가시킨다.

도 10은 도 9의 트리거된 타이밍 신호 발생기(80) 내의 신호 타이밍 관계를 도시하고, 여기서 주파수 데이터(FREQUENCY)는 3의 값을, 위상 데이터(PHASE)는 2의 값을 가진다. TRIGGER 신호가 어서트되는 시간 T0에서, 인코더(92)의 다음 탭 출력은 2를 ALU(88)의 입력 J에 공급하여 어서트될 다음 탭 신호가 탭 신호 C임을 나타낸다. 따라서, TRIGGER 신호는 ALU로 하여금 T값을 J+P 로 설정하도록 한다. J와 P는 모두 2와 동일하고 T의 최대값이 3이므로, ALU(88)의 출력 T는 0으로 오버플로우(overflow)하여 멀티플렉서(86)가 탭 신호 A를 선택하도록 한다. 탭 신호 A의 리딩 에지 상의 시간 T2에서, 멀티플렉서는 CLOCK3 신호의 최초 펄스의 생성을 개시한다. CLOCK3 신호의 후속 펄스가 주기적으로 나타난다. 주파수 데이터(FREQUENCY)는 F값을 3으로 설정하므로, ALU(88)는 각 CLOCK3 펄스의 트레일링 에지에서 T를 3만큼 증가시킨다. 따라서, CLOCK3 신호 주기는 CLOCK1 신호 주기(P1)의 4분의 3이 된다.

시간 T0에서의 TRIGGER 신호의 어서트와 시간 T2에서의 CLOCK3 신호의 최초 펄스 사이의 전체 시간 지연은 P2와 오차 지연(ERROR)의 2개의 성분을 갖는다. P2는 TRIGGER 신호 후에 발생하는 제1 탭 신호 펄스와 CLOCK3 신호의 최초 펄스 사이의 지연이다. P2 지연은 P1/N의 레절루션을 갖는 ALU(88)에 입력되는 위상 데이터에 의해 제어되며, 여기서 N은 지연 라인(108)이 제공하는 탭 신호의 수이고, P1은 CLOCK1 신호의 주기이다. TRIGGER 신호와 제1 CLOCK3 펄스 사이의 지연을 P2와 동일하게 하면 되지만, 실제 지연은 [P1 + ERROR]이 되며, 여기서 ERROR는 T0와 T1 사이의 시간 지연이다. 따라서, T0와 T1 사이의 오차 지연은 TRIGGER 신호에 대하여 CLOCK3 신호의 위상 오차이다. 본 실시예에 있어서, 지연 라인(84)은 N = 4인 탭을 가지고, 최대 위상 오차는 CLOCK1 신호 주기의 4분의 1이 된다. 지연 라인(84) 탭의 수가 증가할수록 최대 위상 오차는 감소한다. 예를 들면, 지연 라인(84)이 16개의 탭을 가진다면, 최대 위상 오차는 P1/16이 된다. 따라서, 도 9의 트리거된 타이밍 신호 발생기(80)에 대한 위상 데이터 입력이 TRIGGER와 CLOCK3 사이의 바람직한 지연을 선택할 수 있는 레절루션은 CLOCK1 신호의 주기를 지연 라인(84)의 탭의 수 N으로 나눈 것과 동일하다.

제2의 다른 트리거된 클록 신호 발생기

도 11은 본 발명의 제2의 다른 실시예에 따른 트리거된 클록 신호 발생기(100)를 도시한다. 타이밍 신호 발생기(100)는 입력 기준 클록 신호(CLOCK1)를 지연시켜 주기 발생기(106)에 CLOCK2 신호 입력을 제공하도록 하는 위상 조절 회로(104)를 포함한다. 도 2의 주기 발생기(12)와 거의 유사한 주기 발생기(106)는 TRIGGER 신호의 입력에 응답하여 주기적인 출력 신호 CLOCK3을 발생시킨다. 입력 주파수 및 위상 데이터는 CLOCK2 신호에 대하여 CLOCK3 신호의 주파수와 위상을 제어한다.

위상 조절기(104)는 CLOCK1 신호의 위상을 시프트(shift)함으로써 TRIGGER 신호에 응답하여 TRIGGER 신호 후 즉시 CLOCK2 신호의 다음 펄스가 나타나도록 한다. 위상 조절기(104)는 도 2의 위상 조절기(14)와 유사하다. 하지만, 도 11의 실시예에 있어서, 위상 조절기(104)는 한 세트의 분산 위상 탭 신호를 멀티플렉서(112)에 공급하는 CLOCK1 신호로 구동되는 탭형 지연 라인(108)을 포함한다. 지연 라인(108)의 각 지연 요소는 P1/N의 지연을 제공하며, 여기서 P1은 CLOCK1 신호의 주기이고, N은 탭 신호의 수이다. 멀티플렉서(112)는 레지스터(114)에 저장된 제어 데이터에 응답하여 탭 신호들(110) 중의 하나를 CLOCK2 출력 신호로서 선택한다. 인코더(116)는 탭 신호(110)를 모니터하여 어느 탭 신호(110)를 다음에 어서트할지를 나타내는 출력 데이터(NEXT_TAP)를 제공한다. 레지스터(114)는 TRIGGER 신호가 어서트될 경우, 인코더(116)의 다음 탭 데이터 출력을 로드한다. 상기 다음 탭 데이터는 멀티플렉서(112)가 특정 탭 신호(110)를 선택하도록 하며, 여기서 특정 탭 신호는 TRIGGER 신호 이후에 가장 근접하게 발생하는 CLOCK2 신호의 펄스를 제공한다. TRIGGER 신호와 CLOCK3 신호의 다음 펄스 사이의 지연은 CLOCK1 신호의 주기를 지연 라인(108)의 탭 신호 출력의 수 N으로 나누는 것으로 결정된다. 따라서, 주기 발생기(106)에 대한 위상 데이터 입력은 TRIGGER 신호와 CLOCK3 신호의 제1 펄스 사이의 총지연을 P1/N의 레절루션으로 설정한다.

상기한 명세서가 본 발명의 바람직한 실시예를 설명하였지만, 당업자는 더 넓은 관점에서 본 발명을 벗어나지 않은 바람직한 실시예에 대한 변형예를 구성할 수 있을 것이다. 따라서, 첨부한 청구범위는 본 발명의 진정한 범위와 원리 내에 있는 그러한 변형예를 포함하고자 하였다.

Claims

주기적인 클록 신호 CLOCK1 와 트리거 신호(TRIGGER)를 수신하고, 상기 트리거 신호(TRIGGER) 이후에 예측 가능한 지연을 가지고 개시하는 주기적인 클록 신호 CLOCK3 를 생성하는 트리거된 클록 신호 발생 장치에 있어서,

상기 클록 신호 CLOCK1 를 수신하고 상기 클록 신호 CLOCK1 에 응답하여 주기적인 클록 신호 CLOCK2 를 발생시키는 주기 발생기(12); 및

상기 트리거 신호(TRIGGER), 상기 클록 신호 CLOCK1 및 상기 클록 신호 CLOCK2 를 수신하여, 상기 트리거 신호(TRIGGER)와 상기 트리거 신호(TRIGGER) 이후에 발생하는 상기 클록 신호 CLOCK1 의 다음 펄스와의 사이에 측정된 지연 시간(DELAY1)에 응답하여 결정된 지연 시간만큼 상기 클록 신호 CLOCK2 를 지연시켜 상기 클록 신호 CLOCK3 를 생성하는 위상 조절기(14)

를 포함하는 것을 특징으로 하는 트리거된 클록 신호 발생 장치.
제1항에 있어서,

상기 위상 조절기가 상기 클록 신호 CLOCK2 를 지연시키는 상기 지연 시간은 상기 클록 신호 CLOCK1 의 주기(P1)와 상기 측정된 지연 시간(DELAY1)의 차와 동일한 것을 특징으로 하는 트리거된 클록 신호 발생 장치.
제1항에 있어서,

상기 주기 발생기는,

입력 위상 데이터(PHASE)에 의해 결정되는 지연을 가진 클록 신호 CLOCK4 를 생성하도록 상기 클록 신호 CLOCK1 를 조절 가능하게 지연시키는 제1 프로그래머블 지연 회로(30);

상기 클록 신호 CLOCK4 를 수신하여, 상기 트리거 신호(TRIGGER)를 어서트한 이후의 최초의 클록 신호 CLOCK4 의 펄스에 응답하여 출력 클록 신호 CLOCK5 의 펄스를 생성하며, 그 후 입력 금지 신호(INHIBIT)에 의해 금지될 경우를 제외하고는 주기적으로 상기 클록 신호 CLOCK5 의 추가 펄스를 생성하는 계수기(32);

상기 출력 클록 신호 CLOCK5 를 수신하고, 상기 출력 클록 신호 CLOCK5 를 입력 지연 데이터(DELAY')의 값에 의해 제어되는 지연 시간만큼 지연시켜, 상기 클록 신호 CLOCK2 를 생성하도록 하는 제2 프로그래머블 지연 회로(34); 및

상기 클록 신호 CLOCK2 의 각 펄스에 응답하여 고정된 양(M)만큼 상기 입력 지연 데이터(DELAY')를 증분시킴으로써 상기 트리거 신호(TRIGGER)에 응답하고, 상기 입력 지연 데이터(DELAY')가 최대 한계치를 오버플로우(overflow)할 때에 상기 입력 금지 신호(INHIBIT)를 상기 계수기에 대해 어서트하는 수단(36)

을 포함하는 것을 특징으로 하는 트리거된 클록 신호 발생 장치.
제1항에 있어서,

상기 위상 조절기는,

상기 클록 신호 CLOCK1 및 상기 트리거 신호(TRIGGER)를 수신하여, 상기 트리거 신호(TRIGGER)와 상기 클록 신호 CLOCK1 사이의 상기 지연 시간(DELAY1)을 측정하고, 상기 측정된 지연 시간(DELAY1)에 따라 결정되는 값을 갖는 지연 데이터(DELAY)를 생성하는 위상 검출기(16); 및

상기 지연 데이터(DELAY)를 수신하고, 상기 지연 데이터(DELAY)의 상기 값에 따라 상기 클록 신호 CLOCK2 를 지연시키는 지연 회로(18)

를 포함하는 것을 특징으로 하는 트리거된 클록 신호 발생 장치.
제4항에 있어서,

상기 위상 검출기는,

상기 클록 신호 CLOCK1 를 수신하고, 순차적으로 어서트되는 복수의 제1 탭 신호(62)를 생성하도록 상기 클록 신호 CLOCK1 를 지연시키는 제1 지연 수단(60); 및

상기 복수의 제1 탭 신호를 수신하고, 상기 복수의 제1 탭 신호에 응답하여 상기 지연 데이터(DELAY)를 생성하는 수단(64, 66)

을 포함하는 것을 특징으로 하는 트리거된 클록 신호 발생 장치.
제5항에 있어서,

상기 지연 회로는,

상기 클록 신호 CLOCK2 를 수신하고, 연속적으로 어서트되는 복수의 제2 탭 신호(51)를 생성하도록 상기 클록 신호 CLOCK2 를 지연시키는 제2 지연 수단(50); 및

상기 복수의 제2 탭 신호 중 하나를 선택함으로써 상기 지연 데이터(DELAY)에 응답하고, 선택된 신호를 상기 클록 신호 CLOCK3 로서 제공하는 멀티플렉서(52)

를 포함하는 것을 특징으로 하는 트리거된 클록 신호 발생 장치.
제6항에 있어서,

상기 제1 지연 수단과 상기 제2 지연 수단은 동일한 구성을 갖는 것을 특징으로 하는 트리거된 클록 신호 발생 장치.
제4항에 있어서,

상기 위상 검출기는,

상기 트리거 신호(TRIGGER)와 상기 클록 신호 CLOCK1 를 수신하여, 상기 상기 트리거 신호(TRIGGER)에 응답하여 램프 신호(RAMP)를 발생시키고, 상기 트리거 신호(TRIGGER)를 수신한 후 상기 램프 신호의 크기를 지속적으로 변경시키는 램프 발생기(70); 및

상기 트리거 신호(TRIGGER) 이후의 상기 클록 신호 CLOCK1 의 최초 펄스의 발생 시에 상기 램프 신호의 상기 크기를 상기 지연 데이터(DELAY)로 변환시키는 수단(72)

을 포함하는 것을 특징으로 하는 트리거된 클록 신호 발생 장치.
클록 신호 CLOCK1 와 트리거 신호(TRIGGER)를 수신하고, 상기 트리거 신호(TRIGGER) 이후에 예측 가능한 지연을 가지고 개시하는 주기적인 클록 신호 CLOCK3 를 생성하는 장치에 있어서,

상기 클록 신호 CLOCK1 를 수신하여, 연속적으로 어서트되는 복수의 탭 신호(A 내지 D)를 생성하도록 상기 클록 신호 CLOCK1 를 계속하여 지연시키는 제1 지연 수단(82, 84);

상기 탭 신호를 모니터하고, 상기 탭 신호 중 어느 것을 다음에 어서트할지를 나타내는 값(J)의 다음 탭 데이터(NEXT_TAP)를 생성하는 인코더(92);

입력 제어 데이터의 값(T)에 따라 상기 탭 신호 중 하나를 선택하여 상기 클록 신호 CLOCK3 를 생성하는 멀티플렉서(86); 및

상기 트리거 신호(TRIGGER), 상기 클록 신호 CLOCK3 및 상기 다음 탭 데이터(NEXT_TAP)를 수신하여, 상기 멀티플렉서에 대한 입력으로 제공되는 상기 입력 제어 데이터를 생성하고, 상기 트리거 신호(TRIGGER)에 응답하여 상기 다음 탭 데이터(NEXT_TAP)의 값(J)에 따라 상기 입력 제어 데이터의 값(T)을 설정하며, 상기 클록 신호 CLOCK3 의 펄스에 응답하여 상기 입력 제어 데이터의 상기 값(T)을 변경시키는 논리 수단(88)

을 포함하는 것을 특징으로 하는 트리거된 클록 신호 발생 장치.
제9항에 있어서,

상기 논리 수단(88)은 값(P)을 갖는 입력 위상 데이터(PHASE)를 수신하고, 상기 입력 제어 데이터를 상기 값(J)과 값(P)의 합으로 결정되는 값(T)으로 설정함으로써 상기 트리거 신호(TRIGGER)에 응답하는 것을 특징으로 하는 트리거된 클록 신호 발생 장치.
제9항에 있어서,

상기 논리 수단(88)은 값(F)을 갖는 입력 주파수 데이터(FREQUENCY)를 수신하고, 상기 입력 제어 데이터의 값(T)을 상기 값(F)만큼 증분시킴으로써 상기 클록 신호 CLOCK3 의 상기 펄스에 응답하는 것을 특징으로 하는 트리거된 클록 신호 발생 장치.
제9항에 있어서,

상기 논리 수단(88)은 값(P)을 갖는 입력 위상 데이터(PHASE)를 수신하고, 상기 입력 제어 데이터를 상기 값(J)과 값(P)의 합으로 결정되는 값(T)으로 설정함으로써 상기 트리거 신호(TRIGGER)에 응답하고;

상기 논리 수단(88)은 값(F)을 갖는 입력 주파수 데이터(FREQUENCY)를 수신하고, 상기 입력 제어 데이터의 값(T)를 값(F)만큼 증분시킴으로써 상기 클록 신호 CLOCK3 의 상기 펄스에 응답하는 것을 특징으로 하는 트리거된 클록 신호 발생 장치.
클록 신호 CLOCK1 와 트리거 신호(TRIGGER)를 수신하고, 상기 트리거 신호(TRIGGER) 이후에 예측 가능한 지연을 가지고 개시하는 주기적인 클록 신호 CLOCK3 를 생성하는 장치에 있어서,

상기 트리거 신호(TRIGGER)와 상기 클록 신호 CLOCK1 를 수신하여, 상기 클록 신호 CLOCK1 를 지연시켜 클록 신호 CLOCK3 를 생성하고, 상기 클록 신호 CLOCK1 의 다음 펄스가 트리거 신호(TRIGGER) 이후에 최소 지연을 가지고 발생하도록 상기 클록 신호 CLOCK1 를 위상 시프트함으로써 상기 트리거 신호(TRIGGER)에 응답하는 위상 조절기(104); 및

상기 클록 신호 CLOCK2 와 상기 트리거 신호(TRIGGER)를 수신하여, 상기 트리거 신호(TRIGGER) 이후에 발생하는 상기 클록 신호 CLOCK2 의 최초 펄스에 지연 응답하여 상기 클록 신호 CLOCK3 를 발생시키는 주기 발생기(106)를 포함하는 것을 특징으로 하는 트리거된 클록 신호 발생 장치.
제13항에 있어서,

상기 주기 발생기는,

입력 위상 데이터(PHASE)에 의해 결정되는 지연을 가진 클록 신호 CLOCK4 를 생성하도록 상기 클록 신호 CLOCK2 를 조절 가능하게 지연시키는 제1 프로그래머블 지연 회로(30);

상기 클록 신호 CLOCK4 를 수신하여, 상기 트리거 신호(TRIGGER)를 어서트한 이후의 최초의 클록 신호 CLOCK4 의 펄스에 응답하여 출력 클록 신호 CLOCK5 의 펄스를 생성하며, 이후 입력 금지 신호(INHIBIT)에 의해 금지될 경우를 제외하고는 주기적으로 상기 출력 클록 신호 CLOCK5 의 추가 펄스를 생성하는 계수기(32);

상기 출력 클록 신호 CLOCK5 를 수신하고, 입력 지연 데이터(DELAY')의 값에 의해 제어되는 지연 시간만큼 상기 출력 클록 신호 CLOCK5 를 지연시켜 상기 클록 신호 CLOCK3 를 생성하도록 하는 제2 프로그래머블 지연 회로(34); 및

상기 클록 신호 CLOCK3 의 각각의 펄스에 응답하여 상기 입력 지연 데이터(DELAY')를 고정된 양(M)만큼 증분시킴으로써 상기 트리거 신호(TRIGGER)에 응답하고, 상기 입력 지연 데이터(DELAY')가 최대 한계치를 오버플로우(overflow)할 때에 상기 입력 금지 신호(INHIBIT)를 상기 계수기에 대해 어서트하는 수단(36)

을 포함하는 것을 특징으로 하는 트리거된 클록 신호 발생 장치.
제13항에 있어서,

상기 위상 조절기는,

상기 클록 신호 CLOCK1 를 수신하고, 순차적으로 어서트되는 복수의 탭 신호(110)를 생성하도록 상기 클록 신호 CLOCK1 를 지연시키는 지연 수단(108);

상기 복수의 탭 신호 중 하나를 선택함으로써 입력 다음 탭 데이터(NEXT_TAP)에 응답하고, 선택된 신호를 상기 클록 신호 CLOCK3 로서 제공하는 멀티플렉서(52); 및

순차적으로 어서트되는 상기 복수의 제1 탭 신호와 상기 트리거 신호(TRIGGER)를 수신하며, 상기 트리거 신호(TRIGGER)에 응답하여, 상기 지연 수단이 어서트할 상기 복수의 탭 신호 중의 다음의 한 탭 신호를 나타내는 상기 입력 다음 탭 데이터(NEXT_TAP)를 상기 멀티플렉서에 제공하는 수단(114, 116)

을 포함하는 것을 특징으로 하는 트리거된 클록 신호 발생 장치.
입력 트리거 신호(TRIGGER) 이후에 예측 가능한 지연을 가지고 개시하는 주기적인 클록 신호 CLOCK3 를 생성하는 방법에 있어서,

상기 트리거 신호(TRIGGER) 이후에 발생하는 주기적인 입력 클록 신호 CLOCK1 의 다음 펄스에 응답하여 상기 입력 클록 신호 CLOCK1 와 코히어런트한 클록 신호 CLOCK2 를 발생시키는 단계; 및

상기 입력 트리거 신호(TRIGGER)와 상기 입력 클록 신호 CLOCK1 의 다음 발생 펄스와의 사이의 측정된 지연(DELAY1)에 따라 결정되는 시간의 양만큼 상기 클록 신호 CLOCK2 를 지연시켜, 상기 클록 신호 CLOCK3 를 생성하는 단계

를 포함하는 것을 특징으로 하는 트리거된 클록 신호 발생 방법.
제16항에 있어서,

상기 클록 신호 CLOCK2 가 지연되는 시간의 양은 상기 측정된 지연(DELAY1) 미만의 일정 지연 시간인 것을 특징으로 하는 트리거된 클록 신호 발생 방법.
제16항에 있어서,

상기 클록 신호 CLOCK2 를 발생시키는 단계는,

입력 위상 데이터(PHASE)에 의해 결정되는 지연을 갖는 클록 신호 CLOCK4 를 생성하도록 상기 입력 클록 신호 CLOCK1 를 지연시키는 단계; 및

상기 입력 트리거 신호(TRIGGER)를 어서트한 이후의 최초의 상기 클록 신호 CLOCK4의 펄스에 응답하여 출력 클록 신호 CLOCK5 의 펄스를 생성하고, 그 후 상기 클록 신호 CLOCK4 에 응답하여 주기적으로 상기 출력 클록 신호 CLOCK5 의 추가 펄스를 생성하는 단계

를 포함하는 것을 특징으로 하는 트리거된 클록 신호 발생 방법.
제16항에 있어서,

상기 입력 트리거 신호(TRIGGER)와 상기 입력 클록 신호 CLOCK1 의 다음 발생 펄스와의 사이의 상기 측정된 지연(DELAY1)에 따라 결정되는 시간의 양만큼 상기 클록 신호 CLOCK2 를 지연시켜, 상기 클록 신호 CLOCK3 를 생성하는 단계는,

순차적으로 어서트되는 복수의 제1 탭 신호를 생성하도록 상기 입력 클록 신호 CLOCK1 를 지연시키는 단계;

상기 입력 트리거 신호(TRIGGER)와 상기 입력 클록 신호 CLOCK1 간의 위상 관계를 결정하기 위하여 상기 제1 탭 신호를 모니터하는 단계;

순차적으로 어서트되는 복수의 제2 탭 신호를 생성하도록 상기 클록 신호 CLOCK2 를 지연시키는 단계; 및

결정된 위상 관계에 따라 상기 제2 탭 신호 중의 하나를 선택하고, 선택된 탭 신호를 상기 클록 신호 CLOCK3 로서 제공하는 단계

를 포함하는 것을 특징으로 하는 트리거된 클록 신호 발생 방법.
입력 트리거 신호(TRIGGER) 이후에 예측 가능한 지연을 가지고 개시하는 주기적인 클록 신호 CLOCK3 를 생성하는 방법에 있어서,

순차적으로 어서트되는 복수의 탭 신호(A 내지 D)를 생성하도록 입력 클록 신호 CLOCK1 를 지연시켜 단계;

상기 탭 신호들 중 어느 것을 다음에 어서트할지를 나타내는 값(J)의 다음 탭 데이터(NEXT_TAP)를 생성하는 단계;

상기 클록 신호 CLOCK3 를 생성하도록 제어 데이터의 값(T)에 따라 상기 복수의 탭 신호 중 하나를 선택하는 단계;

상기 입력 트리거 신호(TRIGGER)에 응답하는 상기 다음 탭 데이터(NEXT_TAP)의 값(J)에 응답하여 상기 제어 데이터의 상기 값(T)을 설정하는 단계; 및

상기 클록 신호 CLOCK3 의 펄스에 응답하여 상기 제어 데이터의 상기 값(T)을 변경시키는 단계

를 포함하는 것을 특징으로 하는 트리거된 클록 신호 발생 방법.
제20항에 있어서,

상기 입력 트리거 신호(TRIGGER)에 응답하는 상기 다음 탭 데이터(NEXT_TAP)의 값(J)에 응답하여 상기 제어 데이터의 상기 값(T)을 설정하고, 상기 클록 신호 CLOCK3 의 펄스에 응답하여 상기 제어 데이터의 상기 값(T)을 변경시키는 단계는,

제2의 조절 가능한 정수(F)만큼 상기 제어 데이터의 상기 값(T)을 증분시킴으로써 상기 클록 신호 CLOCK3 의 각각의 펄스에 응답하는 단계; 및

상기 제어 데이터의 상기 값(T)을 상기 값(J)과 입력 위상 데이터(PHASE)의 값의 합으로 설정함으로써 상기 트리거 신호(TRIGGER)에 응답하는 단계

를 포함하는 것을 특징으로 하는 트리거된 클록 신호 발생 방법.
입력 트리거 신호(TRIGGER) 이후에 예측 가능한 지연을 가지고 개시하는 주기적인 클록 신호 CLOCK3 를 생성하는 방법에 있어서,

주기적인 입력 클록 신호(CLOCK1)를 조절 가능한 지연으로 지연시켜 클록 신호 CLOCK2 를 생성하는 단계;

상기 클록 신호 CLOCK2 의 다음 펄스가 상기 입력 트리거 신호(TRIGGER) 이후에 즉시 발생하도록 상기 클록 신호 CLOCK2 를 위상 시프트하기 위해 상기 입력 트리거 신호(TRIGGER)에 응답하여 상기 조절 가능한 지연을 조절하는 단계; 및

상기 클록 신호 CLOCK2 의 상기 다음 펄스에 지연 응답하여 상기 클록 신호 CLOCK3 를 발생하는 단계

를 포함하는 것을 특징으로 하는 트리거된 클록 신호 발생 방법.
제22항에 있어서,

상기 입력 클록 신호 CLOCK1 를 지연시키는 단계와 상기 조절 가능한 지연을 조절하는 단계는,

순차적으로 어서트되는 복수의 탭 신호를 생성하도록 상기 입력 클록 신호 CLOCK1 를 지연시키는 단계;

상기 복수의 제1 탭 신호 중 하나를 선택함으로써 입력 다음 탭 데이터(NEXT_TAP)에 응답하고, 상기 복수의 제1 탭 신호 중의 선택된 신호를 상기 클록 신호 CLOCK3 로서 제공하는 단계; 및

상기 입력 트리거 신호(TRIGGER)에 응답하여, 상기 복수의 탭 신호 중 다음에 어서트할 어느 하나를 나타내는 상기 입력 다음 탭 데이터(NEXT_TAP)를 발생시키는 단계

를 포함하는 것을 특징으로 하는 트리거된 클록 신호 발생 방법.