KR101222625B1 - 신호 샘플링 장치 및 방법 - Google Patents

Abstract

본 발명은 신호 샘플링 장치 및 방법에 관한 것으로, 본 발명에 따른 장치는 시스템 클록 신호를 입력받아 트리거 신호를 발생하는 트리거 신호 발생부, 트리거 신호가 입력될 때마다 시스템 클록 신호를 소정의 지연 시간만큼 지연시켜 시스템 지연 클록 신호를 발생하여 출력하는 클록 위상 지연부, 시스템 지연 클록 신호에 따라 외부 입력 아날로그 신호에 대한 데이터 샘플링을 수행하는 아날로그 디지털 컨버터부, 시스템 지연 클록 신호 중에서 i 번째로 발생한 시스템 지연 클록 신호(여기서, i=1, 2, …, m)에서 샘플링된 n개의 데이터를 메모리의 i 번째 열에 순서대로 저장하는 샘플링 데이터 저장부, 그리고 메모리에 저장된 샘플링 데이터를 메모리의 제1 번째 행에 저장된 데이터부터 제n 번째 행에 저장된 데이터까지 순서대로 출력하는 샘플링 데이터 출력부를 포함한다. 본 발명에 의하면, FPGA(Field Programmable Gate Array)를 이용하기 때문에 시스템 클록의 주기가 빨라지더라도 샘플링 클록을 지연할 수 있어 종래보다 용이하게 고해상도의 샘플링이 가능한 장점이 있다. 또한 추가적인 인버터가 필요하지 않은 장점이 있다.

Description

신호 샘플링 장치 및 방법{Signal Sampling Apparatus and Method}

본 발명은 신호 샘플링 장치 및 방법에 관한 것으로, 보다 자세하게는 FPGA(Field Programmable Gate Array) 내부에 존재하는 DCM(Digital Clock Manager)을 이용한 신호 샘플링 장치 및 방법에 관한 것이다.

종래 샘플링 클록 발생기 회로는 도 1(a)에 예시한 것과 같이 인버터를 7개 사용하거나 도 1(b)에 예시한 것과 같이 링 발진기에 의해 샘플링 클록 신호를 발생하는 방식이 이용되었다.

그런데 이러한 종래 방식에 의할 경우 외부 클록의 주기에 따라 클록의 단계를 나누어 데이터 샘플링을 하게 된다. 그런데 외부 클록(CLK)의 주기가 늘어나게 될 경우, 그에 따라 샘플링 클록이 지연되게 되고, 그로 인해서 인버터의 수가 함께 늘어날 수 밖에 없는 문제점이 있었다.

따라서 본 발명이 해결하고자 하는 기술적 과제는 FPGA(Field Programmable Gate Array) 내부에 존재하는 DCM(Digital Clock Manager)을 이용하여 샘플링 클록을 지연하고 수신되는 신호의 데이터를 구현할 수 있는 신호 샘플링 장치 및 방법을 제공하는 것이다.

상기한 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 신호 샘플링 장치는 시스템 클록 신호를 입력받아 트리거 신호를 발생하는 트리거 신호 발생부, 상기 트리거 신호가 입력될 때마다 상기 시스템 클록 신호를 소정의 지연 시간만큼 지연시켜 시스템 지연 클록 신호를 발생하여 출력하는 클록 위상 지연부, 상기 시스템 지연 클록 신호에 따라 외부 입력 아날로그 신호에 대한 데이터 샘플링을 수행하는 아날로그 디지털 컨버터부, 상기 시스템 지연 클록 신호 중에서 i 번째로 발생한 시스템 지연 클록 신호(여기서, i=1, 2, …, m)에서 샘플링된 n개의 데이터를 메모리의 i 번째 열에 순서대로 저장하는 샘플링 데이터 저장부, 그리고 상기 메모리에 저장된 샘플링 데이터를 상기 메모리의 제1 번째 행에 저장된 데이터부터 제n 번째 행에 저장된 데이터까지 순서대로 출력하는 샘플링 데이터 출력부를 포함한다.

상기 샘플링 장치는, 상기 소정의 지연 시간을 상기 트리거 신호가 입력될 때마다 소정 단위 시간만큼 증가시키는 클록 위상 지연 제어부를 더 포함할 수 있다.

상기 i 번째로 발생하는 시스템 지연 클록 신호는 상기 시스템 클록 신호에 대해 (i-1)×Δt 시간만큼 지연되어 출력될 수 있다.

상기 클록 위상 지연부는 FPGA(Field Programmable Gate Array)의 DCM(Digital Clock Manager)을 이용하여 구현될 수 있다.

상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 신호 샘플링 방법은, 시스템 클록 신호를 입력받아 트리거 신호를 발생하는 단계, 상기 트리거 신호가 입력될 때마다 상기 시스템 클록 신호를 소정의 지연 시간만큼 지연시켜 시스템 지연 클록 신호를 발생하여 출력하는 단계, 상기 시스템 지연 클록 신호에 따라 외부 입력 아날로그 신호에 대한 데이터 샘플링을 수행하는 단계, 상기 시스템 지연 클록 신호 중에서 i 번째로 발생한 시스템 지연 클록 신호(여기서, i=1, 2, …, m)에서 샘플링된 n개의 데이터를 메모리의 i 번째 열에 순서대로 저장하는 단계, 그리고 상기 메모리에 저장된 샘플링 데이터를 상기 메모리의 제1 번째 행에 저장된 데이터부터 제n 번째 행에 저장된 데이터까지 순서대로 출력하는 단계를 포함한다.

상기 방법은, 상기 소정의 지연 시간을 상기 트리거 신호가 입력될 때마다 소정 단위 시간만큼 증가시키는 단계를 더 포함할 수 있다.

본 발명의 다른 실시예에 따른 컴퓨터로 읽을 수 있는 매체는 상기한 방법 중 어느 하나를 컴퓨터에 실행시키기 위한 프로그램을 기록한다.

본 발명에 의하면, FPGA(Field Programmable Gate Array)를 이용하기 때문에 시스템 클록의 주기가 빨라지더라도 샘플링 클록을 지연할 수 있어 종래보다 용이하게 고해상도의 샘플링이 가능한 장점이 있다. 또한 추가적인 인버터가 필요하지 않은 장점이 있다.

도 1은 종래의 샘플링 클록 발생기 회로 및 이를 이용한 데이터 수신기를 나타낸 도면이다.
도 2는 종래 방식에 따른 신호 샘플링 클록 신호의 파형을 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 신호 샘플링 장치를 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 신호 샘플링 장치에서의 신호 샘플링 동작을 설명하기 위해 제공되는 신호 파형도이다.
도 5는 본 발명의 일 실시예에 따른 신호 샘플링 장치에서 사용되는 데이터 구조를 예시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 신호 샘플링 장치를 통해 획득된 샘플링 데이터를 이용하여 구현된 수신 신호 파형도이다.

그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.

도 3은 본 발명의 일 실시예에 따른 신호 샘플링 장치를 나타낸 도면이다.

도 3을 참고하면, 본 발명에 따른 신호 샘플링 장치(100)는 트리거 신호 발생부(110), 클록 위상 지연부(120), 클록 위상 지연 제어부(130), 아날로그 디지털 컨버터부(140), 샘플링 데이터 저장부(150) 및 샘플링 데이터 출력부(160)를 포함할 수 있다. 그리고 신호 샘플링 장치(100)는 FPGA(Field Programmable Gate Array)를 이용하여 구현될 수 있다.

도 4는 본 발명의 일 실시예에 따른 신호 샘플링 장치에서의 신호 샘플링 동작을 설명하기 위해 제공되는 신호 파형도이다.

도 3 및 도 4를 참고하면, 먼저 트리거 신호 발생부(110)는 일반적인 오실레이터(도시하지 않음)로부터 시스템 클록 신호(CLK_S)가 발생되어 입력되면 트리거 신호(trigger)를 발생시킨다.

도 4에서는 시스템 클록 신호(CLK_S)가 n번 클록될 때마다 트리거 신호(trigger)가 발생되도록 구현된 경우가 예시되어 있다.

클록 위상 지연부(120)는 트리거 신호(trigger)가 입력될 때마다 시스템 클록 신호(CLK_S)를 소정의 지연 시간만큼 지연시켜 시스템 지연 클록 신호(CLK_D)를 발생하여 출력시킨다. 도 4에서는 첫 번째 발생한 시스템 지연 클록 신호(CLK_D1)는 지연 시간을 '0'으로 하여 시스템 클록 신호 그대로 출력되고, 두 번째 발생한 시스템 지연 클록 신호(CLK_D2)는 미리 설정된 지연 시간 'Δt' 만큼 시스템 클록 신호(CLK_S)를 지연시켜서 출력된다. 그리고 마지막으로 m 번째 발생한 시스템 지연 클록 신호(CLK_Dm)는 '(m-1)×Δt' 만큼 시스템 클록 신호(CLK_S)를 지연시켜서 출력되게 된다. 즉 i 번째로 발생한 시스템 지연 클록 신호(CLK_Di)(여기서, i=1, 2, …, m)는 시스템 클록 신호(CLK_S)에 대해 (i-1)×Δt 시간만큼 지연되어 출력되게 된다. 한편 클록 위상 지연부(120)는 FPGA(Field Programmable Gate Array)의 DCM(Digital Clock Manager)을 이용하여 구현될 수 있다.

클록 위상 지연 제어부(130)는 트리거 신호(trigger)가 입력될 때마다 시스템 지연 클록 신호(CLK_D)를 시스템 클록 신호(CLK_S)에 대해 지연시키는 지연 시간을 미리 정해진 단위 시간(Δt)만큼 증가시키도록 클록 위상 지연부(120)를 제어한다. 여기서 단위 시간(Δt)은 설계자에 의해 설정될 수 있다.

아날로그 디지털 컨버터부(140)는 시스템 지연 클록 신호(CLK_D)에 따라 외부 입력 신호에 대한 데이터 샘플링을 수행한다. 보다 자세하게는 시스템 지연 클록 신호(CLK_D)의 상승 에지마다 데이터 샘플링을 수행할 수 있으며, 도 4에서는 각 트리거 신호에 의해 발생되는 시스템 지연 클록 신호(CLK_D)마다 n번씩 데이터 샘플링이 수행되도록 구현된 예가 도시되어 있다.

샘플링 데이터 저장부(150)는 시스템 지연 클록 신호(CLK_D) 중에서 i 번째로 발생한 시스템 지연 클록 신호(CLK_Di)(여기서, i=1, 2, …, m)에서 샘플링된 n개의 데이터를 메모리(도시하지 않음)의 i 번째 열에 순서대로 저장하는 기능을 수행한다.

도 5는 본 발명의 일 실시예에 따른 메모리 데이터 저장 구조를 예시한 도면이다.

도 5를 참고하면, 샘플링 데이터 저장부(150)는 1 번째로 발생한 시스템 지연 클록 신호(CLK_D1)에서 샘플링된 n개의 데이터(DATA_{1 ,1}, DATA_{1 ,2}, … DATA_{1 ,N})를 메모리의 1번째 열에 순서대로 저장하고, 2 번째로 발생한 시스템 지연 클록 신호(CLK_D2)에서 샘플링된 n개의 데이터(DATA_{2 ,1}, DATA_{2 ,2}, … DATA_{2 ,N})를 메모리의 2번째 열에 순서대로 저장하며, m 번째로 발생한 시스템 지연 클록 신호(CLK_Dm)에서 샘플링된 n개의 데이터(DATA_{m ,1}, DATA_{m ,2}, … DATA_{m ,N})를 메모리의 m 번째 열에 순서대로 저장한다.

샘플링 데이터 출력부(160)는 메모리에 저장된 샘플링 데이터를 메모리의 제1 번째 행에 저장된 데이터부터 제n 번째 행에 저장된 데이터까지 순서대로 출력하는 기능을 수행한다. 즉 DATA_{1 ,1}, DATA_{2 ,1}, …, DATA_{m ,1}, DATA_{1 ,2}, DATA_{2 ,2}, …, DATA_m,2, …, DATA_{1 ,N}, DATA_{2 ,N}, …, DATA_{m ,N} 순서대로 샘플링 데이터를 취합하여 출력함으로써 도 6에 예시한 것과 같이 외부 입력 신호의 수신 파형이 복원될 수 있다.

본 발명의 실시예는 다양한 컴퓨터로 구현되는 동작을 수행하기 위한 프로그램 명령을 포함하는 컴퓨터로 읽을 수 있는 매체를 포함한다. 이 매체는 지금까지 설명한 FPGA(Field Programmable Gate Array)를 이용한 가변형 임펄스 신호 발생 방법을 실행시키기 위한 프로그램을 기록한다. 이 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 이러한 매체의 예에는 하드디스크, 플로피디스크 및 자기 테이프와 같은 자기 매체, CD 및 DVD와 같은 광기록 매체, 플롭티컬 디스크(floptical disk)와 자기-광 매체, 롬, 램, 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 구성된 하드웨어 장치 등이 있다. 또는 이러한 매체는 프로그램 명령, 데이터 구조 등을 지정하는 신호를 전송하는 반송파를 포함하는 광 또는 금속선, 도파관 등의 전송 매체일 수 있다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

100: 신호 샘플링 장치 110: 트리거 신호 발생부
120: 클록 위상 지연부 130: 클록 위상 지연 제어부
140: 아날로그 디지털 컨버터부 150: 샘플링 데이터 저장부
160: 샘플링 데이터 출력부

Claims (9)

1. 시스템 클록 신호를 입력받아 트리거 신호를 발생하는 트리거 신호 발생부,
   상기 트리거 신호가 입력될 때마다 상기 시스템 클록 신호를 소정의 지연 시간만큼 지연시켜 시스템 지연 클록 신호를 발생하여 출력하는 클록 위상 지연부,
   상기 시스템 지연 클록 신호에 따라 외부 입력 아날로그 신호에 대한 데이터 샘플링을 수행하는 아날로그 디지털 컨버터부,
   상기 시스템 지연 클록 신호 중에서 i 번째로 발생한 시스템 지연 클록 신호(여기서, i=1, 2, …, m)에서 샘플링된 n개의 데이터를 메모리의 i 번째 열에 순서대로 저장하는 샘플링 데이터 저장부,
   상기 메모리에 저장된 샘플링 데이터를 상기 메모리의 제1 번째 행에 저장된 데이터부터 제n 번째 행에 저장된 데이터까지 순서대로 출력하는 샘플링 데이터 출력부, 그리고
   상기 소정의 지연 시간을 상기 트리거 신호가 입력될 때마다 소정 단위 시간만큼 증가시키는 클록 위상 지연 제어부를 포함하는 것을 특징으로 하는 신호 샘플링 장치.
2. 삭제
3. 제 1 항에서,
   상기 i 번째로 발생하는 시스템 지연 클록 신호는 상기 시스템 클록 신호에 대해 (i-1)×Δt 시간만큼 지연되어 출력되는 것을 특징으로 하는 신호 샘플링 장치.
4. 제 3 항에서,
   상기 클록 위상 지연부는 FPGA(Field Programmable Gate Array)의 DCM(Digital Clock Manager)을 이용하여 구현되는 것을 특징으로 하는 신호 샘플링 장치.
5. 시스템 클록 신호를 입력받아 트리거 신호를 발생하는 단계,
   상기 트리거 신호가 입력될 때마다 상기 시스템 클록 신호를 소정의 지연 시간만큼 지연시켜 시스템 지연 클록 신호를 발생하여 출력하는 단계,
   상기 시스템 지연 클록 신호에 따라 외부 입력 아날로그 신호에 대한 데이터 샘플링을 수행하는 단계,
   상기 시스템 지연 클록 신호 중에서 i 번째로 발생한 시스템 지연 클록 신호(여기서, i=1, 2, …, m)에서 샘플링된 n개의 데이터를 메모리의 i 번째 열에 순서대로 저장하는 단계, 그리고
   상기 메모리에 저장된 샘플링 데이터를 상기 메모리의 제1 번째 행에 저장된 데이터부터 제n 번째 행에 저장된 데이터까지 순서대로 출력하는 단계를 포함하고,
   상기 소정의 지연 시간을 상기 트리거 신호가 입력될 때마다 소정 단위 시간만큼 증가시키는 단계를 더 포함하는 것을 특징으로 하는 신호 샘플링 방법.
6. 삭제
7. 제 5 항에서,
   상기 i 번째로 발생하는 시스템 지연 클록 신호는 상기 시스템 클록 신호에 대해 (i-1)×Δt 시간만큼 지연되어 출력되는 것을 특징으로 하는 신호 샘플링 방법.
8. 제 7 항에서,
   상기 시스템 지연 클록 신호를 발생하여 출력하는 단계는 FPGA(Field Programmable Gate Array)의 DCM(Digital Clock Manager)을 이용하여 구현되는 것을 특징으로 하는 신호 샘플링 방법.
9. 컴퓨터에 제5항, 제7항 및 제8항 중 어느 한 항의 방법을 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체.

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