CN115189795B - 一种粒子加速器用同步定时触发脉冲发生方法及系统 - Google Patents
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Abstract
本发明公开了一种粒子加速器用同步定时触发脉冲发生方法及系统，所述方法包括：步骤1、系统初始化；步骤2、系统参数配置，配置内外参考、通信等参数；步骤3、脉冲参数配置，上位机通过通信配置各通道脉冲重复频率、宽度以及延时参数；步骤4、判定触发方式；步骤5、根据脉冲参数配置，计算得出理论上计数值和延时线配置值，结合TDC模块测量结果进行相应的延时参数值校准，综合得出最终准确的计数值和延迟线配置值；步骤6、当脉冲信号校准后，输出校准后脉冲，检测门控信号是否正常，门控信号正常结束工作，否则关断脉冲输出。本发明可以提高整个加速器时序控制精度，并且可以接收联锁信号快速关断脉冲输出，使粒子加速器停束。
Description
技术领域
本发明涉及粒子加速器技术领域，用于实现加速器系统的同步定时触发脉冲产生功能，具体是一种粒子加速器用同步定时触发脉冲发生方法及系统。
背景技术
在粒子加速器工程应用中，粒子加速器系统中同步定时触发脉冲发生装置通常用于为加速器系统设备提供所需的宏脉冲，各分系统设备按照脉冲上升沿触发完成启动工作、按照脉冲下降沿完成停止工作，该装置具备外部触发、外部联锁、外部参考等功能。
通常情况下，脉冲工作模式的加速器系统，需要同步定时触发脉冲发生装置产生宏脉冲工作的加速器子系统分别为离子源系统、高频系统、快联锁保护系统、束测系统、束流引出系统等。
其中子系统中，快联锁保护系统可以接收各子系统的故障信号，汇总后产生相应的联锁信号关断同步定时触发脉冲发生装置的输出；
而根据加速器系统设计指标以及为了满足整个调试过程等要求，子系统工作的脉冲重复频率和占空比可调，另外根据各子系统工作特性及束流传输时间等，每个子系统工作的宏脉冲之间存在一定延时，该延时可能达到ns级别。
发明内容
发明目的：提供一种粒子加速器用同步定时触发脉冲发生方法及系统，以解决现有技术存在的上述问题。
技术方案：一种粒子加速器用同步定时触发脉冲发生方法，包括：
步骤1、系统初始化；
步骤2、系统参数配置，配置内外参考、通信等参数；
步骤3、脉冲参数配置，上位机通过通信配置各通道脉冲重复频率、宽度以及延时参数；
步骤4、判定触发方式；
步骤5、根据脉冲参数配置，计算得出理论上计数值和延时线配置值，结合TDC模块测量结果进行相应的延时参数值校准，综合得出最终准确的计数值和延迟线配置值；
步骤6、当脉冲信号校准后，输出校准后脉冲，检测门控信号是否正常，门控信号正常结束工作，否则关断脉冲输出。
在进一步实施例中，步骤4还包括
步骤41、内触发时，则通过上位机下发开始和停止指令开始工作输出或禁止脉冲，同时检测门控信号是否正常，门控信号正常则继续工作，否则关断脉冲输出；
步骤42、外触发时，则检测是否采样到外部触发信号开始工作输出或禁止脉冲，同时检测门控信号是否正常，门控信号正常则继续工作，否则关断脉冲输出；
在进一步实施例中，所述步骤5还包括
步骤51、脉冲重复频率、脉冲宽度参数可以根据FPGA工作的时钟计算转换得到相应计数值，再通过FPGA内部计数模块实现；
脉冲重复频率计数值：
脉冲宽度计数值：
所述fclk为FPGA工作时钟频率，fpusle为脉冲重复频率，twidth为脉冲宽度。
在进一步实施例中，所述步骤5还包括
步骤52、对于脉冲之间延时，在FPGA内部设计相应的脉冲延时单元，脉冲延时单元包括粗延时单元和细延时单元；
对于延时参数大于5ns部分，采用粗延时模块；
对于延时参数小于5ns部分，采用细延时模块；
所述粗延时模块为一个计数模块，实现形式类似脉冲重复频率和宽度；
所述细延时单元采用FPGA高性能IO模块内可编程绝对延迟单元级联。
在进一步实施例中，所述可编程绝对延迟单元由32阶抽头延时线及5位延时计数器组成。
在进一步实施例中，所述TDC模块采用FPGA内部抽头延时线法实现数字可编程TDC模块；
抽头延时线法由一条等延时的延时链、触发器阵列及编码器组成；
其测量原理为输入信号在延时链中传播，从每个延时单元引出抽头，写入触发器阵列。
延时线的延时已知为t，在触发器阵列的时钟端接入相同时钟源，触发器会在时钟上升沿捕获输入信号，当相邻的触发器j和j+1的输出值由1变为0代表在该抽头处信号发生了跳变，即输出信号延时了后与时钟沿近似对齐，测量值T＝t*j。
在进一步实施例中，所述步骤5还包括
步骤53、比较得到各子装置最大延时时间记为Tmax，所有子装置参考该Tmax进行触发信号延时，从而实现所有子装置触发信号对齐；
根据设置延时值tn和经过TDC模块测量计算后产生的补偿校准延时值Tn，得出最终得延时值T：T＝tn+Tn。
一种粒子加速器用同步定时触发脉冲发生系统，包括：
至少一个同步定时触发脉冲发生装置；
所述同步定时触发脉冲发生装置包括接口模块和控制模块；
所述接口模块用于接收外部时钟参考信号、门控信号、触发信号；
发送脉冲输出信号；
所述控制模块包括RS232接口、以太网接口；
控制模块内置FPGA。
在进一步实施例中，外部参考信号、门控信号、触发信号通过接口模块上的高速比较器完成相应的电平接收转换送入控制模块；
因为加速器系统一般都有固定的参考线系统为加速器各子系统提供相应的时钟参考，所以控制模块可以接收上位机控制下发使同步定时触发脉冲发生装置可以在内参考时钟和外参考时钟模式之间切换。
有益效果：本发明公开了一种粒子加速器用同步定时触发脉冲发生方法及装置，根据脉冲参数配置，计算得出理论上计数值和延时线配置值，结合TDC模块测量结果进行相应的延时参数值校准，综合得出最终准确的计数值和延迟线配置值，提高整个加速器时序控制精度，并且可以接收联锁信号快速关断脉冲输出，使粒子加速器停束。
附图说明
图1是本发明的方法工作流程示意图。
图2是一般加速器同步定时触发脉冲发生装置和系统的连接关系示意图。
图3是本发明的系统框架示意图。
图4是本发明的同步定时触发脉冲发生装置双层级联示意图。
图5是本发明的同步定时触发脉冲发生装置多层级联示意图。
图6是本发明的接口模块脉冲处理示意图。
图7是本发明的控制模块原理图示意图。
图8是本发明的细延时可编程绝对延迟单元示意图。
图9是本发明的数字TDC测量原理示意图。
图10是本发明的粒子加速器各子系统脉冲触发信号时序图示意图。
具体实施方式
本发明涉及一种粒子加速器用同步定时触发脉冲发生方法和系统，下面通过具体实施方式进行解释。
一种粒子加速器用同步定时触发脉冲发生系统，包括：
至少一个同步定时触发脉冲发生装置；
所述同步定时触发脉冲发生装置包括接口模块和控制模块；
所述接口模块用于接收外部时钟参考信号、门控信号、触发信号；
发送脉冲输出信号；
所述控制模块包括RS232接口、以太网接口；
控制模块内置FPGA。
在进一步实施例中，外部参考信号、门控信号、触发信号通过接口模块上的高速比较器完成相应的电平接收转换送入控制模块；
因为加速器系统一般都有固定的参考线系统为加速器各子系统提供相应的时钟参考，所以控制模块可以接收上位机控制下发使同步定时触发脉冲发生装置可以在内参考时钟和外参考时钟模式之间切换。
门控信号主要用于接收快联锁保护系统产生的联锁信号完成脉冲输出信号封锁。
触发信号主要有如下两个功能：
1、系统启动和停止工作；
2、单个同步定时触发脉冲发生装置输出脉冲数量不满足加速器系统要求，需要多个同步定时触发脉冲发生装置级联时，其中一个单个同步定时触发脉冲发生装置用作其它装置的触发工作分发，实现脉冲冗余扩展。
接口模块接收控制模块的TTL电平脉冲输出信号，经过脉冲波形整形、驱动放大后输出。
驱动放大后输出可以通过继电器控制选择输出脉冲电平为设置电平输出或5VTTL@50Ω输出，所述电平可调整；
控制模块脉冲产生部分通过以太网接收上位机下发的脉冲参数，配置相应的脉冲重复频率、脉冲宽度以及延时参数。
所述同步定时触发脉冲发生装置典型脉冲重复频率范围为0.0002Hz～100kHz；
脉冲宽度根据重复频率可以设置，精度5ns；
典型延时范围为0-1000s，脉冲延时步进精度为75ps；延时步进精度高，全数字延时处理电路，受环境温度影响小。
其中脉冲重复频率、脉冲宽度参数可以根据FPGA工作的时钟计算转换得到相应计数值，再通过FPGA内部计数模块实现。
脉冲重复频率计数值：
脉冲宽度计数值：
所述fclk为FPGA工作时钟频率，fpusle为脉冲重复频率，twidth为脉冲宽度；
对于脉冲之间延时，我们在FPGA内部设计了相应的脉冲延时单元，脉冲延时单元分为粗延时单元和细延时单元；
对于延时参数大于5ns部分，我们采用粗延时模块实现，小于5ns部分，采用细延时模块实现。
粗延时模块实际为一个计数模块，实现形式类似脉冲重复频率和宽度。
细延时单元采用采用FPGA高性能IO模块内可编程绝对延迟单元级联实现。
可编程绝对延迟单元由32阶抽头延时线和5位延时计数器组成，抽头精度由相应的控制单元进行标定，200MHz系统时钟标定延时精度为78ps，即单个延时线78ps延时。
动态范围0～2.5ns，将可编程绝对延迟单元级联以达到0～5ns延时的目的。
针对该装置级联时由于电缆长短、时钟信号相位不一致以及环境因素导致主装置脉冲输出到各子装置接收到触发信号时间不一致，我们对该装置设计了数字时间转换TDC模块。
对于测得时间，我们可以进行相应的延时补偿。
我们采用FPGA内部抽头延时线法实现数字可编程TDC模块，其在FPGA的逻辑资源占用及通用性上更占优势。
抽头延时线法由一条等延时的延时链、触发器阵列及编码器组成，其测量原理为输入信号在延时链中传播，从每个延时单元引出抽头，写入触发器阵列。
延时线的延时已知为t，在触发器阵列的时钟端接入相同时钟源，触发器会在时钟上升沿捕获输入信号，当相邻的触发器j和j+1的输出值由1变为0代表在该抽头处信号发生了跳变，即输出信号延时了后与时钟沿近似对齐，测量值T＝t*j。
那么比较得到各子装置最大延时时间Tmax，所有子装置参考该Tmax进行触发信号延时，从而实现所有子装置触发信号对齐。
那么根据设置延时值tn和经过TDC测量计算后产生的补偿校准延时值Tn，我们可以得出最终得延时值T：
T＝tn+Tn
从而粒子加速器各子系统工作需要同步定时触发脉冲发生装置产生的脉冲触发信号时序如图9所示：
工作原理说明：首先对系统初始化；其次对系统参数配置，配置内外参考、通信等参数；最后进行对脉冲参数配置，上位机通过通信配置各通道脉冲重复频率、宽度以及延时参数；
内触发时，则通过上位机下发开始和停止指令开始工作输出或禁止脉冲，同时检测门控信号是否正常，门控信号正常则继续工作，否则关断脉冲输出；
外触发时，则检测是否采样到外部触发信号开始工作输出或禁止脉冲，同时检测门控信号是否正常，门控信号正常则继续工作，否则关断脉冲输出；
根据脉冲参数配置，计算得出理论上计数值和延时线配置值，结合TDC模块测量结果进行相应的延时参数值校准，综合得出最终准确的计数值和延迟线配置值；
脉冲重复频率、脉冲宽度参数可以根据FPGA工作的时钟计算转换得到相应计数值，再通过FPGA内部计数模块实现；
脉冲重复频率计数值：
脉冲宽度计数值：
所述fclk为FPGA工作时钟频率，fpusle为脉冲重复频率，twidth为脉冲宽度。
对于脉冲之间延时，在FPGA内部设计相应的脉冲延时单元，脉冲延时单元包括粗延时单元和细延时单元；
对于延时参数大于5ns部分，采用粗延时模块；
对于延时参数小于5ns部分，采用细延时模块；
所述粗延时模块为一个计数模块，实现形式类似脉冲重复频率和宽度；
所述细延时单元采用FPGA高性能IO模块内可编程绝对延迟单元级联。
所述可编程绝对延迟单元由32阶抽头延时线及5位延时计数器组成。
所述TDC模块采用FPGA内部抽头延时线法实现数字可编程TDC模块；
抽头延时线法由一条等延时的延时链、触发器阵列及编码器组成；
其测量原理为输入信号在延时链中传播，从每个延时单元引出抽头，写入触发器阵列。
延时线的延时已知为t，在触发器阵列的时钟端接入相同时钟源，触发器会在时钟上升沿捕获输入信号，当相邻的触发器j和j+1的输出值由1变为0代表在该抽头处信号发生了跳变，即输出信号延时了后与时钟沿近似对齐，测量值T＝t*j。
比较得到各子装置最大延时时间记为Tmax，所有子装置参考该Tmax进行触发信号延时，从而实现所有子装置触发信号对齐；
根据设置延时值tn和经过TDC模块测量计算后产生的补偿校准延时值Tn，得出最终得延时值T：T＝tn+Tn。
当脉冲信号校准后，输出校准后脉冲，检测门控信号是否正常，门控信号正常结束工作，否则关断脉冲输出。
以上结合附图详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种等同变换，这些等同变换均属于本发明的保护范围。
Claims (4)
1.一种粒子加速器用同步定时触发脉冲发生方法，其特征是，包括：
步骤1、系统初始化；
步骤2、系统参数配置，配置内外参考、通信参数；
步骤3、脉冲参数配置，上位机通过通信配置各通道脉冲重复频率、宽度以及延时参数；
步骤4、判定触发方式；
步骤41、内触发时，则通过上位机下发开始和停止指令开始工作输出或禁止脉冲，同时检测门控信号是否正常，门控信号正常则继续工作，否则关断脉冲输出；
步骤42、外触发时，则检测是否采样到外部触发信号开始工作输出或禁止脉冲，同时检测门控信号是否正常，门控信号正常则继续工作，否则关断脉冲输出；
步骤5、根据脉冲参数配置，计算得出理论上计数值和延时线配置值，结合TDC模块测量结果进行相应的延时参数值校准，综合得出最终准确的计数值和延迟线配置值；
步骤51、脉冲重复频率、脉冲宽度参数可以根据FPGA工作的时钟计算转换得到相应计数值，再通过FPGA内部计数模块实现；
脉冲重复频率计数值：
脉冲宽度计数值：
所述fclk为FPGA工作时钟频率，fpusle为脉冲重复频率，twidth为脉冲宽度；
步骤52、对于脉冲之间延时，在FPGA内部设计相应的脉冲延时单元，脉冲延时单元包括粗延时单元和细延时单元；
对于延时参数大于5ns部分，采用粗延时模块；
对于延时参数小于5ns部分，采用细延时模块；
所述粗延时模块为一个计数模块，实现形式类似脉冲重复频率和宽度；
所述细延时单元采用FPGA高性能IO模块内可编程绝对延迟单元级联；
所述可编程绝对延迟单元由32阶抽头延时线及5位延时计数器组成；
所述TDC模块采用FPGA内部抽头延时线法实现数字可编程TDC模块；
抽头延时线法由一条等延时的延时链、触发器阵列及编码器组成；
延时线的延时已知为t，在触发器阵列的时钟端接入相同时钟源，触发器会在时钟上升沿捕获输入信号，当相邻的触发器j和j+1的输出值由1变为0代表在该抽头处信号发生了跳变，即输出信号延时了后与时钟沿近似对齐，测量值T＝t*j；
步骤53、比较得到各子装置最大延时时间记为Tmax，所有子装置参考该Tmax进行触发信号延时，从而实现所有子装置触发信号对齐；
根据设置延时值tn和经过TDC模块测量计算后产生的补偿校准延时值Tn，得出最终得延时值T：T＝tn+Tn。
2.根据权利要求1所述的一种粒子加速器用同步定时触发脉冲发生方法，其特征是：还包括步骤6、当脉冲信号校准后，输出校准后脉冲，检测门控信号是否正常，门控信号正常结束工作，否则关断脉冲输出。
3.一种粒子加速器用同步定时触发脉冲发生系统，用于实现权利要求1-2任意一项所述的方法，其特征是，包括：
至少一个同步定时触发脉冲发生装置；
所述同步定时触发脉冲发生装置包括接口模块和控制模块；
所述接口模块用于接收外部时钟参考信号、门控信号、触发信号；
发送脉冲输出信号；
所述控制模块包括RS232接口、以太网接口；
控制模块内置FPGA；
接口模块接收控制模块的TTL电平脉冲输出信号，经过脉冲波形整形、驱动放大后输出；
驱动放大后输出通过继电器控制选择输出脉冲电平为设置电平输出或5VTTL@50Ω输出，所述电平可调整。
4.根据权利要求3所述的一种粒子加速器用同步定时触发脉冲发生系统，其特征是：外部参考信号、门控信号、触发信号通过接口模块上的高速比较器完成相应的电平接收转换送入控制模块；
控制模块接收上位机控制下发使所述同步定时触发脉冲发生装置在内参考时钟和外参考时钟模式之间切换；
门控信号主要用于接收快联锁保护系统产生的联锁信号完成脉冲输出信号封锁。
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