JP2003529870A - ゼロレイテンシ機能、ゼロバスターンアラウンド機能を有するシンクロナスフラッシュメモリ - Google Patents
ゼロレイテンシ機能、ゼロバスターンアラウンド機能を有するシンクロナスフラッシュメモリInfo
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Abstract
(57)【要約】
シンクロナスフラッシュメモリは、不揮発性メモリセルのアレイを含む。メモリアレイは、複数の行および複数の列に配列され、さらに、アドレスを指定可能なブロックに配列される。プロセッサやメモリコントローラ等の外部デバイスと双方向データ通信を行うためにデータ通信接続端子が使用される。このデータ通信接続端子にデータバッファを接続することにより、双方向データ通信の調整を行うことができる。このバッファとしてパイプライン入出力バッファ回路を用いてもよい。データバッファとメモリアレイの間には、データ通信接続端子に供給されるデータをラッチするための書き込みラッチが接続される。シンクロナスメモリデバイスにおける処理を実行する方法の１つは、データ接続端子で書き込みデータを受け取るステップと、書き込みデータを書き込みラッチにラッチするステップと、書き込みデータをラッチした後、データ接続端子を開放するステップとを含む。書き込みデータが書き込みラッチからメモリセルに転送されている間にシンクロナスメモリデバイスに対する読み出し処理を実行することができる。さらに、メモリデバイスは、書き込み処理の間にクロックレイテンシを必要としない。
Description
【０００１】
発明の技術分野
本発明は、不揮発性メモリに関し、特に、同期式（シンクロナス）の不揮発性
フラッシュメモリに関する。
フラッシュメモリに関する。
【０００２】
発明の背景
通常、メモリデバイスは、コンピュータの内部記憶領域用として提供される。
用語「メモリ」は、データの記録媒体として用いられる集積回路チップを示す。
メモリには幾つかの種類がある。例えば、ＲＡＭ（random-access memory）は、
コンピュータのメインメモリとして用いられる。ＲＡＭは、読み書き可能なメモ
リである。つまり、データをＲＡＭに書き込んだり、データをＲＡＭから読み出
したりすることができる。これに対し、ＲＯＭは、データの読み出ししかできな
いメモリである。ＲＡＭの多くは揮発性であり、コンテンツを記憶した状態を維
持するためには、保持電流を必要とする。電源が切れれば、ＲＡＭに記録された
データが失われる。
用語「メモリ」は、データの記録媒体として用いられる集積回路チップを示す。
メモリには幾つかの種類がある。例えば、ＲＡＭ（random-access memory）は、
コンピュータのメインメモリとして用いられる。ＲＡＭは、読み書き可能なメモ
リである。つまり、データをＲＡＭに書き込んだり、データをＲＡＭから読み出
したりすることができる。これに対し、ＲＯＭは、データの読み出ししかできな
いメモリである。ＲＡＭの多くは揮発性であり、コンテンツを記憶した状態を維
持するためには、保持電流を必要とする。電源が切れれば、ＲＡＭに記録された
データが失われる。
【０００３】
ほとんどのコンピュータは、コンピュータを起動するための命令コード群が記
録された小容量のＲＯＭを内蔵している。ＲＡＭとは異なり、ＲＯＭに書き込み
を行うことはできない。ＥＥＰＲＯＭ（electrically erasable programmable r
ead-only memory）は、特別な不揮発性メモリであり、電荷を与えることによっ
て（電気的に）データを消去することができる。他のＲＯＭと同様に、本来、Ｅ
ＥＰＲＯＭはＲＡＭのように高速なメモリではない。ＥＥＰＲＯＭは、多数のメ
モリセルを備え、各メモリセルは、電気的に絶縁された複数のゲート（フローテ
ィングゲート）を有する。フローティングゲートの電荷の有無に応じてメモリセ
ルにデータが記録される。プログラミングや消去処理によって、フローティング
ゲートに対して電荷が供給されたり除去されたりする。
録された小容量のＲＯＭを内蔵している。ＲＡＭとは異なり、ＲＯＭに書き込み
を行うことはできない。ＥＥＰＲＯＭ（electrically erasable programmable r
ead-only memory）は、特別な不揮発性メモリであり、電荷を与えることによっ
て（電気的に）データを消去することができる。他のＲＯＭと同様に、本来、Ｅ
ＥＰＲＯＭはＲＡＭのように高速なメモリではない。ＥＥＰＲＯＭは、多数のメ
モリセルを備え、各メモリセルは、電気的に絶縁された複数のゲート（フローテ
ィングゲート）を有する。フローティングゲートの電荷の有無に応じてメモリセ
ルにデータが記録される。プログラミングや消去処理によって、フローティング
ゲートに対して電荷が供給されたり除去されたりする。
【０００４】
また、別の不揮発性メモリの例として、フラッシュメモリが挙げられる。フラ
ッシュメモリは、ＥＥＰＲＯＭの一種であり、データの消去やプログラムの更新
は、バイト単位ではなく、ブロック単位で行われる。最近のパーソナルコンピュ
ータの多くは、フラッシュメモリチップにＢＩＯＳを記録しており、ＢＩＯＳの
更新を必要に応じて簡単に行うことができる。このようなＢＩＯＳは、フラッシ
ュＢＩＯＳとも呼ばれる。フラッシュメモリは、モデムにも使用されることが多
い。フラッシュメモリを使用することによって、新しいプロトコルが標準化され
た際に、モデムの製造元から提供されるファームウェアを更新して、このプロト
コールをモデムがサポートするようにすることができる。
ッシュメモリは、ＥＥＰＲＯＭの一種であり、データの消去やプログラムの更新
は、バイト単位ではなく、ブロック単位で行われる。最近のパーソナルコンピュ
ータの多くは、フラッシュメモリチップにＢＩＯＳを記録しており、ＢＩＯＳの
更新を必要に応じて簡単に行うことができる。このようなＢＩＯＳは、フラッシ
ュＢＩＯＳとも呼ばれる。フラッシュメモリは、モデムにも使用されることが多
い。フラッシュメモリを使用することによって、新しいプロトコルが標準化され
た際に、モデムの製造元から提供されるファームウェアを更新して、このプロト
コールをモデムがサポートするようにすることができる。
【０００５】
通常、フラッシュメモリは、メモリアレイを備え、このメモリアレイは、行ア
ドレスおよび列アドレスによって指定される多数のメモリセルで構成される。メ
モリセルの各々には、フローティングゲートを有して電荷を保持する電界効果ト
ランジスタが設けられる。これらのセルは、ブロック単位のグループに分けられ
る。ブロックにおける各セルは、フローティングゲートに電荷を与えることによ
って、電気的に、ランダムにプログラムすることができる。蓄積電荷は、ブロッ
ク単位の消去処理によって、フローティングゲートから抜き出される。フローテ
ィングゲートにおける電荷の有無によってセルのデータが決定する。
ドレスおよび列アドレスによって指定される多数のメモリセルで構成される。メ
モリセルの各々には、フローティングゲートを有して電荷を保持する電界効果ト
ランジスタが設けられる。これらのセルは、ブロック単位のグループに分けられ
る。ブロックにおける各セルは、フローティングゲートに電荷を与えることによ
って、電気的に、ランダムにプログラムすることができる。蓄積電荷は、ブロッ
ク単位の消去処理によって、フローティングゲートから抜き出される。フローテ
ィングゲートにおける電荷の有無によってセルのデータが決定する。
【０００６】
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）は、従来のＤＲＡＭメモリよりも高速で
動作するＤＲＡＭである。ＳＤＲＡＭは、ＣＰＵのバスと同期して動作する。Ｓ
ＤＲＡＭは、従来のＦＰＭ（Fast Page Mode）ＲＡＭの約３倍、ＥＤＯ（Extend
ed Data Output）ＤＲＡＭやＢＥＤＯ（Burst Extended Data Output）ＤＲＡＭ
の約２倍の周波数である、１００ＭＨｚで動作する。ＳＤＲＡＭは、高速アクセ
スが可能であるが、揮発性である。多くのコンピュータシステムは、ＳＤＲＡＭ
を使用して動作するように設計されているが、不揮発性メモリの利用も期待され
ている。
動作するＤＲＡＭである。ＳＤＲＡＭは、ＣＰＵのバスと同期して動作する。Ｓ
ＤＲＡＭは、従来のＦＰＭ（Fast Page Mode）ＲＡＭの約３倍、ＥＤＯ（Extend
ed Data Output）ＤＲＡＭやＢＥＤＯ（Burst Extended Data Output）ＤＲＡＭ
の約２倍の周波数である、１００ＭＨｚで動作する。ＳＤＲＡＭは、高速アクセ
スが可能であるが、揮発性である。多くのコンピュータシステムは、ＳＤＲＡＭ
を使用して動作するように設計されているが、不揮発性メモリの利用も期待され
ている。
【０００７】
上述した理由、または以下に述べる理由により、本技術分野において、ＳＤＲ
ＡＭと同じように動作する不揮発性メモリデバイスに対する要求が存在する。こ
れらの理由は、当業者であれば、明細書に記載された内容を理解することによっ
て、明らかとなるであろう。
ＡＭと同じように動作する不揮発性メモリデバイスに対する要求が存在する。こ
れらの理由は、当業者であれば、明細書に記載された内容を理解することによっ
て、明らかとなるであろう。
【０００８】
発明の要旨
本発明は、上述したメモリデバイスの問題等を解決するためのものであり、以
下の記載内容を検討することによって、理解可能となるであろう。
下の記載内容を検討することによって、理解可能となるであろう。
【０００９】
一実施の形態においては、シンクロナスメモリデバイスに対するデータ書き込
み処理を行う方法が提供される。この方法は、第１のクロックサイクルで書き込
みデータを受け取り、データ書き込み処理を実行するステップと、第１のクロッ
クサイクルの直後の次のクロックサイクルでデータの読み出し処理を実行するス
テップとを含む。
み処理を行う方法が提供される。この方法は、第１のクロックサイクルで書き込
みデータを受け取り、データ書き込み処理を実行するステップと、第１のクロッ
クサイクルの直後の次のクロックサイクルでデータの読み出し処理を実行するス
テップとを含む。
【００１０】
シンクロナスメモリデバイスにおける処理を実行する別の方法は、データ接続
端子を通じて書き込みデータを受け取るステップと、書き込みデータを書き込み
ラッチにラッチするステップと、書き込みデータをラッチした後に、データ接続
端子を開放するステップと、書き込みデータが前記書き込みラッチからメモリセ
ルに転送されている間にシンクロナスメモリデバイスに対する読み出し処理を実
行するステップとを含む。
端子を通じて書き込みデータを受け取るステップと、書き込みデータを書き込み
ラッチにラッチするステップと、書き込みデータをラッチした後に、データ接続
端子を開放するステップと、書き込みデータが前記書き込みラッチからメモリセ
ルに転送されている間にシンクロナスメモリデバイスに対する読み出し処理を実
行するステップとを含む。
【００１１】
また、別の実施の形態においては、シンクロナスメモリデバイスにおける処理
を実行する方法は、第１のクロックサイクルで読み出しコマンドと当該読み出し
コマンドに対応する列アドレスを受け取ってシンクロナスメモリのメモリアレイ
からの出力データを要求するステップを含む。出力データは、第１のクロックサ
イクルの後、所定数のクロックサイクルを経過した後に、外部データ接続端子に
供給される。この方法は、第１のクロックサイクルの直後の第２のクロックサイ
クルで、書き込みコマンドシーケンスにおける第１のコマンドを受け取ってメモ
リアレイに対する書き込み処理を開始するステップを含む。書き込みコマンドの
供給は、外部データ接続端子に対する出力データの供給と同時に、または、外部
データ接続端子に対する出力データの供給よりも前に行われる。
を実行する方法は、第１のクロックサイクルで読み出しコマンドと当該読み出し
コマンドに対応する列アドレスを受け取ってシンクロナスメモリのメモリアレイ
からの出力データを要求するステップを含む。出力データは、第１のクロックサ
イクルの後、所定数のクロックサイクルを経過した後に、外部データ接続端子に
供給される。この方法は、第１のクロックサイクルの直後の第２のクロックサイ
クルで、書き込みコマンドシーケンスにおける第１のコマンドを受け取ってメモ
リアレイに対する書き込み処理を開始するステップを含む。書き込みコマンドの
供給は、外部データ接続端子に対する出力データの供給と同時に、または、外部
データ接続端子に対する出力データの供給よりも前に行われる。
【００１２】
一実施の形態においては、シンクロナスメモリデバイスが提供される。シンク
ロナスデバイスは、複数の列および複数の行に配列されたメモリアレイと、外部
デバイスと双方向データ通信を行うためのデータ通信接続端子と、前記データ通
信接続端子に接続され、前記双方向通信を調整するデータバッファと、前記デー
タバッファと前記メモリアレイとの間に接続され、前記データ通信端子に供給さ
れたデータをラッチする書き込みラッチとを含む。
ロナスデバイスは、複数の列および複数の行に配列されたメモリアレイと、外部
デバイスと双方向データ通信を行うためのデータ通信接続端子と、前記データ通
信接続端子に接続され、前記双方向通信を調整するデータバッファと、前記デー
タバッファと前記メモリアレイとの間に接続され、前記データ通信端子に供給さ
れたデータをラッチする書き込みラッチとを含む。
【００１３】
発明の実施の形態の説明
添付図面を参照して本発明の実施の形態を詳細に説明する。添付図面は、本明
細書の一部を構成するものであり、本発明の具体的な実施の形態を例示的に示し
ている。実施の形態の各々は、当業者が発明を実施できるように十分に説明され
ている。なお、本発明の精神および範囲を逸脱することなく、論理的、機械的、
電気的な変更を加えて発明を実施してもよいことが理解されよう。従って、以下
の詳細な説明は、限定的に解釈されるべきではない。本発明の範囲は、クレーム
によってのみ定義されるものである。
細書の一部を構成するものであり、本発明の具体的な実施の形態を例示的に示し
ている。実施の形態の各々は、当業者が発明を実施できるように十分に説明され
ている。なお、本発明の精神および範囲を逸脱することなく、論理的、機械的、
電気的な変更を加えて発明を実施してもよいことが理解されよう。従って、以下
の詳細な説明は、限定的に解釈されるべきではない。本発明の範囲は、クレーム
によってのみ定義されるものである。
【００１４】
以下の詳細な説明は、２つの主項目に分かれる。第１の項目（インタフェース
の機能説明）では、ＳＤＲＡＭメモリとの互換性について詳細に説明されている
。第２の項目（機能説明）では、フラッシュアーキテクチャにおける機能的コマ
ンドが定められている。
の機能説明）では、ＳＤＲＡＭメモリとの互換性について詳細に説明されている
。第２の項目（機能説明）では、フラッシュアーキテクチャにおける機能的コマ
ンドが定められている。
【００１５】
インタフェースの機能説明
図１Ａは、本発明の一実施の形態を示すブロック図である。メモリデバイス１
００は、不揮発性のフラッシュメモリセル１０２のアレイを含む。このアレイは
、アドレス指定が可能な複数のバンクに配列されている。本実施の形態において
は、４つのメモリバンク１０４、１０６、１０８、１１０がメモリに含まれてい
る。各メモリバンクは、メモリセルからなるアドレス指定が可能な複数のセクタ
を含む。メモリに保存されたデータは、ロケーションアドレスを用いることによ
ってアクセスすることができる。このロケーションアドレスは、外部から供給さ
れ、アドレスレジスタ１１２によって受け取られる。該アドレスは、行アドレス
マルチプレクサ１１４によって解読される。また、前記アドレスは、バンク制御
ロジック１１６および行アドレスラッチ/デコーダ１１８によって解読される。
メモリにおける所望の列にアクセスすることを可能にするために、列アドレスカ
ウンタ／ラッチ１２０は、受け取った複数のアドレスを結合し、列デコーダ１２
２に出力する。回路１２４は、入出力ゲート、データマスクロジック、読出しデ
ータラッチ、さらに、書き込みドライバとしての機能を有する。データは、デー
タ入力レジスタ１２６を通じて入力され、データ出力レジスタ１２８を通じて出
力される。コマンド実行ロジック１３０は、メモリデバイスの基本動作を制御す
る。また、ステートマシン１３２は、メモリアレイおよびセル上で実行される特
定の処理を制御する。さらに、データ出力のため、ステータスレジスタ１３４お
よびＩＤレジスタ１３６が設けられる。
００は、不揮発性のフラッシュメモリセル１０２のアレイを含む。このアレイは
、アドレス指定が可能な複数のバンクに配列されている。本実施の形態において
は、４つのメモリバンク１０４、１０６、１０８、１１０がメモリに含まれてい
る。各メモリバンクは、メモリセルからなるアドレス指定が可能な複数のセクタ
を含む。メモリに保存されたデータは、ロケーションアドレスを用いることによ
ってアクセスすることができる。このロケーションアドレスは、外部から供給さ
れ、アドレスレジスタ１１２によって受け取られる。該アドレスは、行アドレス
マルチプレクサ１１４によって解読される。また、前記アドレスは、バンク制御
ロジック１１６および行アドレスラッチ/デコーダ１１８によって解読される。
メモリにおける所望の列にアクセスすることを可能にするために、列アドレスカ
ウンタ／ラッチ１２０は、受け取った複数のアドレスを結合し、列デコーダ１２
２に出力する。回路１２４は、入出力ゲート、データマスクロジック、読出しデ
ータラッチ、さらに、書き込みドライバとしての機能を有する。データは、デー
タ入力レジスタ１２６を通じて入力され、データ出力レジスタ１２８を通じて出
力される。コマンド実行ロジック１３０は、メモリデバイスの基本動作を制御す
る。また、ステートマシン１３２は、メモリアレイおよびセル上で実行される特
定の処理を制御する。さらに、データ出力のため、ステータスレジスタ１３４お
よびＩＤレジスタ１３６が設けられる。
【００１６】
図１Ｂは、本発明の一実施の形態における接続ピン配列（入出力コネクタピン
アサイン）を示す。メモリパッケージ１５０は、５４個の接続ピンを有する。ピ
ン構成は、既存のＳＤＲＡＭパッケージのものと概ね同じである。本発明独自の
接続ピンは、ＲＰ＃１５２およびＶｃｃｐ１５４の２つである。本発明は、ＳＤ
ＲＡＭのものと同じ接続ピンラベルを使用するが、本明細書において、接続ピン
を通じて入出力される信号の機能は、特に説明がない限りは、ＳＤＲＡＭのもの
と同じではない。図１Ｃは、一実施の形態におけるメモリパッケージ１６０を示
す。メモリパッケージ１６０は、ピンによる接続端子ではなく、バンプによる接
続端子を有する。従って、本発明は、特定のパッケージ構成に限定されるもので
はない。
アサイン）を示す。メモリパッケージ１５０は、５４個の接続ピンを有する。ピ
ン構成は、既存のＳＤＲＡＭパッケージのものと概ね同じである。本発明独自の
接続ピンは、ＲＰ＃１５２およびＶｃｃｐ１５４の２つである。本発明は、ＳＤ
ＲＡＭのものと同じ接続ピンラベルを使用するが、本明細書において、接続ピン
を通じて入出力される信号の機能は、特に説明がない限りは、ＳＤＲＡＭのもの
と同じではない。図１Ｃは、一実施の形態におけるメモリパッケージ１６０を示
す。メモリパッケージ１６０は、ピンによる接続端子ではなく、バンプによる接
続端子を有する。従って、本発明は、特定のパッケージ構成に限定されるもので
はない。
【００１７】
メモリデバイスの処理の特徴を説明する前に、接続ピンおよび各接続ピンを通
じて入出力される信号について説明する。入力クロック端子は、クロック信号（
ＣＬＫ）を供給する。クロック信号は、システムクロックによってドライブされ
る。シンクロナスフラッシュメモリの入力信号は、全て、ＣＬＫの立ち上がりエ
ッジ（ポジティブエッジ）でサンプリングされる。また、ＣＬＫは、内部バース
トカウンタのカウント値を増加させ、更に、出力レジスタを制御する。
じて入出力される信号について説明する。入力クロック端子は、クロック信号（
ＣＬＫ）を供給する。クロック信号は、システムクロックによってドライブされ
る。シンクロナスフラッシュメモリの入力信号は、全て、ＣＬＫの立ち上がりエ
ッジ（ポジティブエッジ）でサンプリングされる。また、ＣＬＫは、内部バース
トカウンタのカウント値を増加させ、更に、出力レジスタを制御する。
【００１８】
入力クロックイネーブル（ＣＫＥ）端子は、ＣＬＫ信号入力をアクティブ（活
性化したＨＩＧＨ状態）、非アクティブ（活性化していないＬＯＷ状態）にする
ために使用される。クロック入力を非アクティブにすることによって、ＰＯＷＥ
Ｒ−ＤＯＷＮ＿ＳＴＡＮＤＢＹ処理（全てのメモリバンクがアイドル状態になる
）、ＡＣＴＩＶＥ＿ＰＯＷＥＲ−ＤＯＷＮ処理（メモリ行がいずれかのバンクに
おいてＡＣＴＩＶＥになる）、または、ＣＬＯＣＫ＿ＳＵＳＰＥＮＤ処理（バー
スト／アクセスが続行中である）が可能になる。ＣＫＥは、メモリデバイスがパ
ワーダウンモードに入っているとき以外は、同期状態になっている。メモリデバ
イスがパワーダウンモードに入っているときは、ＣＫＥは、非同期状態になって
いる。ＣＬＫ等の入力バッファは、パワーダウンモードでは、無効になっており
、低消費電力のスタンバイ状態になっている。ＣＫＥは、ＲＰ＃がディープパワ
ーダウンであるときを除き、パワーダウンモードが要求されていない場合は、シ
ステムにおいてＨＩＧＨ状態に維持されていてもよい。
性化したＨＩＧＨ状態）、非アクティブ（活性化していないＬＯＷ状態）にする
ために使用される。クロック入力を非アクティブにすることによって、ＰＯＷＥ
Ｒ−ＤＯＷＮ＿ＳＴＡＮＤＢＹ処理（全てのメモリバンクがアイドル状態になる
）、ＡＣＴＩＶＥ＿ＰＯＷＥＲ−ＤＯＷＮ処理（メモリ行がいずれかのバンクに
おいてＡＣＴＩＶＥになる）、または、ＣＬＯＣＫ＿ＳＵＳＰＥＮＤ処理（バー
スト／アクセスが続行中である）が可能になる。ＣＫＥは、メモリデバイスがパ
ワーダウンモードに入っているとき以外は、同期状態になっている。メモリデバ
イスがパワーダウンモードに入っているときは、ＣＫＥは、非同期状態になって
いる。ＣＬＫ等の入力バッファは、パワーダウンモードでは、無効になっており
、低消費電力のスタンバイ状態になっている。ＣＫＥは、ＲＰ＃がディープパワ
ーダウンであるときを除き、パワーダウンモードが要求されていない場合は、シ
ステムにおいてＨＩＧＨ状態に維持されていてもよい。
【００１９】
チップセレクト（ＣＳ＃）入力端子には、コマンド実行ロジックに設けられた
コマンドデコーダを有効、無効にするための信号が入力される。信号がＬＯＷで
あれば、コマンドデコーダが有効となり、信号がＨＩＧＨであれば、コマンドデ
コーダが無効となる。つまり、ＣＳ＃がＨＩＧＨであれば、全てのコマンドがマ
スクされる。さらに、システムにおいて複数のバンクが存在する場合、ＣＳ＃に
よって外部からバンクを選択できるようになる。従って、ＣＳ＃は、コマンドコ
ードの一部であるとみなすことができる。しかしながら、このＣＳ＃は、必須の
ものではない。
コマンドデコーダを有効、無効にするための信号が入力される。信号がＬＯＷで
あれば、コマンドデコーダが有効となり、信号がＨＩＧＨであれば、コマンドデ
コーダが無効となる。つまり、ＣＳ＃がＨＩＧＨであれば、全てのコマンドがマ
スクされる。さらに、システムにおいて複数のバンクが存在する場合、ＣＳ＃に
よって外部からバンクを選択できるようになる。従って、ＣＳ＃は、コマンドコ
ードの一部であるとみなすことができる。しかしながら、このＣＳ＃は、必須の
ものではない。
【００２０】
入力コマンドを入力するための接続端子ＲＡＳ＃、ＣＡＳ＃およびＷＥ＃は（
ＣＡＳ＃、ＣＳ＃と共に）、後述するように、メモリによって実行されるコマン
ドを定義する。入出力マスク（ＤＱＭ）端子は、書き込みアクセスのためのマス
ク信号を入力し、読み出しアクセスのためのイネーブル信号を出力するために使
用される。ＷＲＩＴＥサイクルの間にサンプリングされたＤＱＭがＨＩＧＨであ
った場合には、入力データがマスクされる。ＲＥＡＤサイクルの間にサンプリン
グされたＤＱＭがＨＩＧＨであった場合には、２クロックのレイテンシが経過後
、出力バッファが高インピーダンス（Ｈｉｇｈ−Ｚ）状態になる。ＤＱＭＬは、
データ端子ＤＱ０〜ＤＱ７に対応し、ＤＱＭＨは、データ端子ＤＱ８〜ＤＱ１５
に対応する。ＤＱＭＬおよびＤＱＭＨは、ＤＱＭとして参照されたとき、同一の
状態であると考えられる。
ＣＡＳ＃、ＣＳ＃と共に）、後述するように、メモリによって実行されるコマン
ドを定義する。入出力マスク（ＤＱＭ）端子は、書き込みアクセスのためのマス
ク信号を入力し、読み出しアクセスのためのイネーブル信号を出力するために使
用される。ＷＲＩＴＥサイクルの間にサンプリングされたＤＱＭがＨＩＧＨであ
った場合には、入力データがマスクされる。ＲＥＡＤサイクルの間にサンプリン
グされたＤＱＭがＨＩＧＨであった場合には、２クロックのレイテンシが経過後
、出力バッファが高インピーダンス（Ｈｉｇｈ−Ｚ）状態になる。ＤＱＭＬは、
データ端子ＤＱ０〜ＤＱ７に対応し、ＤＱＭＨは、データ端子ＤＱ８〜ＤＱ１５
に対応する。ＤＱＭＬおよびＤＱＭＨは、ＤＱＭとして参照されたとき、同一の
状態であると考えられる。
【００２１】
アドレス入力部（接続端子）１３３は、主に、アドレス信号を入力するために
使用される。図示した実施の形態においては、メモリは１２のライン（Ａ０〜Ａ
１１）を有する。また、後述するように、アドレス端子を通じて他の信号を入力
するようにしてもよい。メモリバンクのあるロケーションを選択するために、Ａ
ＣＴＩＶＥコマンド（行アドレスＡ０〜Ａ１１）やＲＥＡＤ／ＷＲＩＴＥコマン
ド（列アドレスＡ０〜Ａ７）が発行された際、アドレス入力部の信号がサンプリ
ングされる。アドレス入力部は、後述するＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧＩ
ＳＴＥＲ処理の際、処理コード（ＯｐＣｏｄｅ）を入力するためにも使用される
。また、アドレスラインＡ０−Ａ１１は、ＬＯＡＤ＿ＭＯＤＥ＿ＲＥＧＩＳＴＥ
Ｒ処理の際に、モード設定を入力するために使用される。
使用される。図示した実施の形態においては、メモリは１２のライン（Ａ０〜Ａ
１１）を有する。また、後述するように、アドレス端子を通じて他の信号を入力
するようにしてもよい。メモリバンクのあるロケーションを選択するために、Ａ
ＣＴＩＶＥコマンド（行アドレスＡ０〜Ａ１１）やＲＥＡＤ／ＷＲＩＴＥコマン
ド（列アドレスＡ０〜Ａ７）が発行された際、アドレス入力部の信号がサンプリ
ングされる。アドレス入力部は、後述するＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧＩ
ＳＴＥＲ処理の際、処理コード（ＯｐＣｏｄｅ）を入力するためにも使用される
。また、アドレスラインＡ０−Ａ１１は、ＬＯＡＤ＿ＭＯＤＥ＿ＲＥＧＩＳＴＥ
Ｒ処理の際に、モード設定を入力するために使用される。
【００２２】
入力リセット／パワーダウン（ＲＰ＃）端子１４０は、リセット処理やパワー
ダウン処理を行うために使用される。一実施の形態においては、デバイスを立ち
上げる（initial device power-up）ときには、ＲＰ＃がＬＯＷからＨＩＧＨに
なった後、実行可能なコマンドを発行する前に、デバイス内部での初期動作のた
め、１００μｓの遅延時間が必要となる。ＲＰ＃信号がＬＯＷになると、ステー
タスレジスタがクリアされ、デバイス内のステートマシン（ＩＳＭ）１３２がア
レイ読み出しモードに設定される。また、デバイスがディープパワーダウンモー
ドになる。パワーダウンによって、ＣＳ＃１４２を含む全ての入力端子が「ドン
トケア（Don't Care）」に設定され、全ての出力がＨｉｇｈ−Ｚ状態になる。Ｒ
Ｐ＃信号がＶＨＨ電圧（５Ｖ）と同じになると、ＷＲＩＴＥ処理、ＥＲＡＳＥ処
理の間、全ての保護モードが解除される。ＲＰ＃信号によって、デバイス保護ビ
ットが「１（保護モード）」に設定されるが、ＲＰ＃信号がＶＨＨになったとき
は、１６ビットレジスタのロケーション０および１５に存在するブロック保護ビ
ットの各々が、「０（非保護モード）」に設定される。保護ビットについては後
述する。他の処理モードの全てにおいて、ＲＰ＃は、ＨＩＧＨに維持される。
ダウン処理を行うために使用される。一実施の形態においては、デバイスを立ち
上げる（initial device power-up）ときには、ＲＰ＃がＬＯＷからＨＩＧＨに
なった後、実行可能なコマンドを発行する前に、デバイス内部での初期動作のた
め、１００μｓの遅延時間が必要となる。ＲＰ＃信号がＬＯＷになると、ステー
タスレジスタがクリアされ、デバイス内のステートマシン（ＩＳＭ）１３２がア
レイ読み出しモードに設定される。また、デバイスがディープパワーダウンモー
ドになる。パワーダウンによって、ＣＳ＃１４２を含む全ての入力端子が「ドン
トケア（Don't Care）」に設定され、全ての出力がＨｉｇｈ−Ｚ状態になる。Ｒ
Ｐ＃信号がＶＨＨ電圧（５Ｖ）と同じになると、ＷＲＩＴＥ処理、ＥＲＡＳＥ処
理の間、全ての保護モードが解除される。ＲＰ＃信号によって、デバイス保護ビ
ットが「１（保護モード）」に設定されるが、ＲＰ＃信号がＶＨＨになったとき
は、１６ビットレジスタのロケーション０および１５に存在するブロック保護ビ
ットの各々が、「０（非保護モード）」に設定される。保護ビットについては後
述する。他の処理モードの全てにおいて、ＲＰ＃は、ＨＩＧＨに維持される。
【００２３】
バンクアドレス入力端子ＢＡ０およびＢＡ１は、どのバンクに対し、ＡＣＴＩ
ＶＥコマンド、ＲＥＡＤコマンド、ＷＲＩＴＥコマンド、または、ＢＬＯＣＫ＿
ＰＲＯＴＥＣＴコマンドを発行するかどうかを定義する。ＤＱ０〜ＤＱ１５端子
１４３は、双方向データ通信に使用されるデータバス接続端子である。図１Ｂに
示すＶＣＣＱ端子は、ノイズの干渉を受けにくくなるように、ＶＣＣ端子と絶縁
された電源をＤＱ端子に供給するために使用される。一実施の形態においては、
ＶＣＣＱ＝Ｖｃｃ、即ち、１．８Ｖ±０．１５Ｖである。ＶＳＳＱ端子は、ノイ
ズの干渉を受けにくくなるように、ＤＱ端子に対してＶＳＳ端子と絶縁されたグ
ラウンドとして使用される。ＶＣＣ端子は、例えば、３Ｖの電源供給用である。
グラウンドへの接続は、Ｖｓｓ端子を通じて行われる。また、ＶＣＣＰ端子１４
４を通じて別のオプション電圧を供給してもよい。ＶＣＣＰ端子は、デバイスの
外部でＶＣＣ端子に接続され、デバイスの初期動作、ＷＲＩＴＥ処理、ＥＲＡＳ
Ｅ処理に使用される電流を供給する。つまり、メモリデバイスの書き込み処理や
消去処理は、ＶＣＣＰ端子を通じて供給された電圧を用いて行われ、他の処理は
、全て、ＶＣＣ端子を通じて供給された電圧を用いて行われる。Ｖｃｃｐ端子は
、高圧スイッチ／ポンプ回路１４５に接続される。
ＶＥコマンド、ＲＥＡＤコマンド、ＷＲＩＴＥコマンド、または、ＢＬＯＣＫ＿
ＰＲＯＴＥＣＴコマンドを発行するかどうかを定義する。ＤＱ０〜ＤＱ１５端子
１４３は、双方向データ通信に使用されるデータバス接続端子である。図１Ｂに
示すＶＣＣＱ端子は、ノイズの干渉を受けにくくなるように、ＶＣＣ端子と絶縁
された電源をＤＱ端子に供給するために使用される。一実施の形態においては、
ＶＣＣＱ＝Ｖｃｃ、即ち、１．８Ｖ±０．１５Ｖである。ＶＳＳＱ端子は、ノイ
ズの干渉を受けにくくなるように、ＤＱ端子に対してＶＳＳ端子と絶縁されたグ
ラウンドとして使用される。ＶＣＣ端子は、例えば、３Ｖの電源供給用である。
グラウンドへの接続は、Ｖｓｓ端子を通じて行われる。また、ＶＣＣＰ端子１４
４を通じて別のオプション電圧を供給してもよい。ＶＣＣＰ端子は、デバイスの
外部でＶＣＣ端子に接続され、デバイスの初期動作、ＷＲＩＴＥ処理、ＥＲＡＳ
Ｅ処理に使用される電流を供給する。つまり、メモリデバイスの書き込み処理や
消去処理は、ＶＣＣＰ端子を通じて供給された電圧を用いて行われ、他の処理は
、全て、ＶＣＣ端子を通じて供給された電圧を用いて行われる。Ｖｃｃｐ端子は
、高圧スイッチ／ポンプ回路１４５に接続される。
【００２４】
以下、シンクロナスフラッシュメモリの動作に関するより詳細な説明を行う。
本発明の一実施の形態は、不揮発性であり、セクタ単位で電気的にデータを消去
（フラッシュ）可能であり、プログラム可能なＲＯＭに関する。このメモリは、
１６ビット単位の４，１９４，３０４ワードとして構成される６７，１０８，８
６４ビットのデータ容量を有する。他のデータ容量でもよく、本発明は、例とし
て示したデータ容量に限定されない。メモリバンクの各々は、４つの別個に消去
可能なブロックで構成される。つまり、合計１６のブロックが存在する。不慮の
消去処理や上書き処理を防いで重要なファームウエアを確実に保護するために、
メモリは、ハードウエアおよびソフトウエアによってロック可能な１６個のブロ
ックを含み、各ブロックは、２５６Ｋワードのデータ容量を有する。メモリには
４つのバンクが含まれているため、真の並列処理を実現することができる。
本発明の一実施の形態は、不揮発性であり、セクタ単位で電気的にデータを消去
（フラッシュ）可能であり、プログラム可能なＲＯＭに関する。このメモリは、
１６ビット単位の４，１９４，３０４ワードとして構成される６７，１０８，８
６４ビットのデータ容量を有する。他のデータ容量でもよく、本発明は、例とし
て示したデータ容量に限定されない。メモリバンクの各々は、４つの別個に消去
可能なブロックで構成される。つまり、合計１６のブロックが存在する。不慮の
消去処理や上書き処理を防いで重要なファームウエアを確実に保護するために、
メモリは、ハードウエアおよびソフトウエアによってロック可能な１６個のブロ
ックを含み、各ブロックは、２５６Ｋワードのデータ容量を有する。メモリには
４つのバンクが含まれているため、真の並列処理を実現することができる。
【００２５】
バンクに対する読み出しアクセスは、バックグラウンドで他のバンクに対して
ＷＲＩＴＥ処理またはＥＲＡＳＥ処理を行っているときに行うことができる。シ
ンクロナスフラッシュメモリは、シンクロナスインタフェースを有し、クロック
信号ＣＬＫの立ち上がりエッジ上で全ての信号を登録することができる。また、
メモリの読み出しは、バーストモードで行うことができる。つまり、メモリアク
セスは、選択されたロケーションから開始され、アクセスするロケーションの数
は、予めプログラムされている。メモリアクセスは、予めプログラムされたシー
ケンスに従って行われる。読み出しアクセスは、ＡＣＴＩＶＥコマンドの登録で
開始し、ＲＥＡＤコマンドによって続行される。ＡＣＴＩＶＥコマンドと同時に
登録されたアドレスビットは、アクセス対象のバンクと行を選択するために使用
される。ＲＥＡＤコマンドと同時に登録されたアドレスビットは、バーストアク
セスを開始する列のロケーションとバンクを選択するために使用される。
ＷＲＩＴＥ処理またはＥＲＡＳＥ処理を行っているときに行うことができる。シ
ンクロナスフラッシュメモリは、シンクロナスインタフェースを有し、クロック
信号ＣＬＫの立ち上がりエッジ上で全ての信号を登録することができる。また、
メモリの読み出しは、バーストモードで行うことができる。つまり、メモリアク
セスは、選択されたロケーションから開始され、アクセスするロケーションの数
は、予めプログラムされている。メモリアクセスは、予めプログラムされたシー
ケンスに従って行われる。読み出しアクセスは、ＡＣＴＩＶＥコマンドの登録で
開始し、ＲＥＡＤコマンドによって続行される。ＡＣＴＩＶＥコマンドと同時に
登録されたアドレスビットは、アクセス対象のバンクと行を選択するために使用
される。ＲＥＡＤコマンドと同時に登録されたアドレスビットは、バーストアク
セスを開始する列のロケーションとバンクを選択するために使用される。
【００２６】
シンクロナスフラッシュメモリは、１つのロケーション、２つのロケーション
、４つのロケーション、８つのロケーション、または、フルページに対応するプ
ログラム可能な読み出しバースト長を提供する。オプションとしてバースト終端
を提供するようにしてもよい。また、シンクロナスフラッシュメモリは、高速処
理を達成するために、内部パイプラインアーキテクチャを採用している。シンク
ロナスフラッシュメモリは、低電力のメモリシステム、例えば、３Ｖで駆動する
システムで動作する。メモリの動作モードとしては、ディープパワーダウンモー
ドが省電力スタンバイモードとして提供される。全ての入出力は、ＬＶＴＴＬ（
low voltage transistor-transistor logic）互換である。シンクロナスフラッ
シュメモリは、フラッシュ処理性能を大幅に向上させることができる。ここで、
フラッシュ処理性能とは、自動的に列アドレスを生成しながら高速にデータを転
送する能力と、バーストアクセス期間にクロックサイクル毎に列アドレスをラン
ダムに切り換える能力を含む。
、４つのロケーション、８つのロケーション、または、フルページに対応するプ
ログラム可能な読み出しバースト長を提供する。オプションとしてバースト終端
を提供するようにしてもよい。また、シンクロナスフラッシュメモリは、高速処
理を達成するために、内部パイプラインアーキテクチャを採用している。シンク
ロナスフラッシュメモリは、低電力のメモリシステム、例えば、３Ｖで駆動する
システムで動作する。メモリの動作モードとしては、ディープパワーダウンモー
ドが省電力スタンバイモードとして提供される。全ての入出力は、ＬＶＴＴＬ（
low voltage transistor-transistor logic）互換である。シンクロナスフラッ
シュメモリは、フラッシュ処理性能を大幅に向上させることができる。ここで、
フラッシュ処理性能とは、自動的に列アドレスを生成しながら高速にデータを転
送する能力と、バーストアクセス期間にクロックサイクル毎に列アドレスをラン
ダムに切り換える能力を含む。
【００２７】
一般的に、シンクロナスフラッシュメモリは、低電圧で駆動し、複数のバンク
を備えたＤＲＡＭと同様の構成を有する。バンクの各々は、複数の行と複数の列
とで構成される。シンクロナスフラッシュメモリは、通常の処理を行う前に初期
化される。以下、デバイスの初期化、レジスタの定義、コマンドの内容、および
デバイスの動作について詳細に説明する。
を備えたＤＲＡＭと同様の構成を有する。バンクの各々は、複数の行と複数の列
とで構成される。シンクロナスフラッシュメモリは、通常の処理を行う前に初期
化される。以下、デバイスの初期化、レジスタの定義、コマンドの内容、および
デバイスの動作について詳細に説明する。
【００２８】
シンクロナスフラッシュは、所定の方法で起動され（powered up）、初期化さ
れる。ＶＣＣ、ＶＣＣＱ、およびＶＣＣＰに対して（同時に）電源が供給される
と、クロック信号が安定し、ＲＰ＃１４０がＬＯＷ状態からＨＩＧＨ状態になる
。デバイス内部の初期化を完了するまでには、ＲＰ＃がＨＩＧＨ状態に移行した
後、例えば、１００μｓの遅延時間が必要である。遅延時間が経過した後、メモ
リは、アレイ読み出しモードになり、モードレジスタへのプログラミング、また
は、コマンドの実行可能状態となる。不揮発性モードレジスタ（ＮＶモードレジ
スタ）１４７に対する最初のプログラミングの後、初期化処理の間、コンテンツ
が自動的に揮発性モードレジスタにロードされる。デバイスは、予めプログラム
された状態で起動し（power-up）、処理コマンドを発行する前に再度不揮発性モ
ードレジスタ１４７のリロードを行う必要はない。これについては後述する。
れる。ＶＣＣ、ＶＣＣＱ、およびＶＣＣＰに対して（同時に）電源が供給される
と、クロック信号が安定し、ＲＰ＃１４０がＬＯＷ状態からＨＩＧＨ状態になる
。デバイス内部の初期化を完了するまでには、ＲＰ＃がＨＩＧＨ状態に移行した
後、例えば、１００μｓの遅延時間が必要である。遅延時間が経過した後、メモ
リは、アレイ読み出しモードになり、モードレジスタへのプログラミング、また
は、コマンドの実行可能状態となる。不揮発性モードレジスタ（ＮＶモードレジ
スタ）１４７に対する最初のプログラミングの後、初期化処理の間、コンテンツ
が自動的に揮発性モードレジスタにロードされる。デバイスは、予めプログラム
された状態で起動し（power-up）、処理コマンドを発行する前に再度不揮発性モ
ードレジスタ１４７のリロードを行う必要はない。これについては後述する。
【００２９】
モードレジスタ１４８は、シンクロナスフラッシュメモリの特定の処理モード
を定義するために使用される。この定義には、図２に示すように、バースト長、
バーストタイプ、ＣＡＳレイテンシ、処理モードの選択が含まれる。モードレジ
スタは、ＬＯＡＤ＿ＭＯＤＥ＿ＲＥＳＩＳＴＯＲコマンドに基づいてプログラミ
ングを行い、再プログラミングが行われるまで、格納された情報を保持する。モ
ードレジスタのコンテンツをＮＶモードレジスタ１４７にコピーしてもよい。Ｎ
Ｖモードレジスタの設定に基づいて、初期化処理の間、モードレジスタ１４８が
自動的にロードされる。ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンド
、ＷＲＩＴＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンドの詳細については後述
する。当業者であれば、ＳＤＲＡＭにおいては、初期化処理毎に、モードレジス
タが外部からロードされる必要があることを理解できるであろう。本発明によれ
ばデフォルトモードの設定がＮＶモードレジスタ１４７に登録される。ＮＶモー
ドレジスタのコンテンツは、揮発性モードレジスタ１４８にコピーされ、メモリ
で各処理が実行されている間にアクセスされる。
を定義するために使用される。この定義には、図２に示すように、バースト長、
バーストタイプ、ＣＡＳレイテンシ、処理モードの選択が含まれる。モードレジ
スタは、ＬＯＡＤ＿ＭＯＤＥ＿ＲＥＳＩＳＴＯＲコマンドに基づいてプログラミ
ングを行い、再プログラミングが行われるまで、格納された情報を保持する。モ
ードレジスタのコンテンツをＮＶモードレジスタ１４７にコピーしてもよい。Ｎ
Ｖモードレジスタの設定に基づいて、初期化処理の間、モードレジスタ１４８が
自動的にロードされる。ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンド
、ＷＲＩＴＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンドの詳細については後述
する。当業者であれば、ＳＤＲＡＭにおいては、初期化処理毎に、モードレジス
タが外部からロードされる必要があることを理解できるであろう。本発明によれ
ばデフォルトモードの設定がＮＶモードレジスタ１４７に登録される。ＮＶモー
ドレジスタのコンテンツは、揮発性モードレジスタ１４８にコピーされ、メモリ
で各処理が実行されている間にアクセスされる。
【００３０】
モードレジスタビットＭ０〜Ｍ２は、バースト長を定義する。モードレジスタ
ビットＭ３は、バーストタイプ（シーケンシャル、インターリーブ）を定義する
。モードレジスタビットＭ４〜６は、ＣＡＳレイテンシを定義する。モードレジ
スタビットＭ７およびＭ８は、処理モードを定義する。モードレジスタビットＭ
９は１に設定される。モードレジスタビットＭ１０およびＭ１１は、本実施の形
態では予備とされている。本実施の形態では、ＷＲＩＴＥバーストは、実行され
ないため、Ｍ９は、論理１に設定され、書き込みアクセスは、１つのロケーショ
ン（非バースト）で行われる。モードレジスタは、全てのバンクがアイドル状態
にあるときにロードされる必要がある。コントローラは、後続の処理を開始する
ためには、所定の時間待機しなければならない。
ビットＭ３は、バーストタイプ（シーケンシャル、インターリーブ）を定義する
。モードレジスタビットＭ４〜６は、ＣＡＳレイテンシを定義する。モードレジ
スタビットＭ７およびＭ８は、処理モードを定義する。モードレジスタビットＭ
９は１に設定される。モードレジスタビットＭ１０およびＭ１１は、本実施の形
態では予備とされている。本実施の形態では、ＷＲＩＴＥバーストは、実行され
ないため、Ｍ９は、論理１に設定され、書き込みアクセスは、１つのロケーショ
ン（非バースト）で行われる。モードレジスタは、全てのバンクがアイドル状態
にあるときにロードされる必要がある。コントローラは、後続の処理を開始する
ためには、所定の時間待機しなければならない。
【００３１】
シンクロナスフラッシュメモリに対する読み出しアクセスは、バーストモード
で行われる。バースト長は表１に示すようにプログラム可能である。バースト長
は、所定のＲＥＡＤコマンドによって自動的にアクセス可能な列ロケーションの
最大の数を定義する。バーストタイプがシーケンシャルの場合でも、インターリ
ーブの場合でも、１つのロケーション、２つのロケーション、４つのロケーショ
ン、８つのロケーションに対応するバースト長を有する。また、バーストタイプ
がシーケンシャルである場合には、フルページに対応するバースト長を利用でき
る。バースト長がフルページである場合、ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマ
ンドを使用して任意のバースト長を作成してもよい。つまり、バーストを選択的
に終了させることによって、バースト長をカスタマイズすることができる。ＲＥ
ＡＤコマンドが発行されたとき、バースト長に相当する数の列を含むブロックを
選択することができる。このバーストモードで行われるアクセスは、全て、選択
されたブロック内で行われる。つまり、境界に達するまでそのブロック内を連続
してアクセスする。バースト長が２に設定されている場合は、Ａ１〜Ａ７によっ
てブロックが独自に選択される。バースト長が４に設定されている場合は、Ａ２
〜Ａ７によってブロックが選択される。バースト長が８に設定されている場合は
、Ａ３〜Ａ７によってブロックが選択される。残余の下位アドレスビット（最下
位ビットを含む）は、ブロック内での開始位置を選択するために使用される。フ
ルページバーストは、境界に達するまでそのページ内を連続してアクセスする。
で行われる。バースト長は表１に示すようにプログラム可能である。バースト長
は、所定のＲＥＡＤコマンドによって自動的にアクセス可能な列ロケーションの
最大の数を定義する。バーストタイプがシーケンシャルの場合でも、インターリ
ーブの場合でも、１つのロケーション、２つのロケーション、４つのロケーショ
ン、８つのロケーションに対応するバースト長を有する。また、バーストタイプ
がシーケンシャルである場合には、フルページに対応するバースト長を利用でき
る。バースト長がフルページである場合、ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマ
ンドを使用して任意のバースト長を作成してもよい。つまり、バーストを選択的
に終了させることによって、バースト長をカスタマイズすることができる。ＲＥ
ＡＤコマンドが発行されたとき、バースト長に相当する数の列を含むブロックを
選択することができる。このバーストモードで行われるアクセスは、全て、選択
されたブロック内で行われる。つまり、境界に達するまでそのブロック内を連続
してアクセスする。バースト長が２に設定されている場合は、Ａ１〜Ａ７によっ
てブロックが独自に選択される。バースト長が４に設定されている場合は、Ａ２
〜Ａ７によってブロックが選択される。バースト長が８に設定されている場合は
、Ａ３〜Ａ７によってブロックが選択される。残余の下位アドレスビット（最下
位ビットを含む）は、ブロック内での開始位置を選択するために使用される。フ
ルページバーストは、境界に達するまでそのページ内を連続してアクセスする。
【００３２】
所定のバースト内で行われるアクセスは、ビットＭ３によって、シーケンシャ
ル、またはインターリーブのバーストタイプにプログラムされる。バースト内で
のアクセスの順序は、表１に示すように、バースト長、バーストタイプ、開始列
アドレスによって決定される。
ル、またはインターリーブのバーストタイプにプログラムされる。バースト内で
のアクセスの順序は、表１に示すように、バースト長、バーストタイプ、開始列
アドレスによって決定される。
【００３３】
【表１】
【００３４】
ＣＡＳ（Column Address Strobe）レイテンシは、ＲＥＡＤコマンドを登録し
た後、最初の出力データをＤＱ端子で利用できるまでの遅延時間をクロックサイ
クルで示している。レイテンシは、１、２、または３クロックサイクルに設定す
ることができる。例えば、ＲＥＡＤコマンドがクロックエッジｎで登録され、レ
イテンシがｍクロックである場合、クロックエッジｎ＋ｍでデータを利用可能に
なる。ＤＱ接続部は、１サイクル前（ｎ＋ｍ−１）のクロックエッジでデータの
ドライブを開始し、アクセスタイムが適切である場合には、クロックエッジｎ＋
ｍで有効なデータが得られる。例えば、アクセスタイムが適当となるようにクロ
ックサイクル時間が設定されていると仮定すると、ＲＥＡＤコマンドがＴ０で登
録され、レイテンシが２クロックである場合には、図３に示すように、ＤＱは、
Ｔ１以降にデータのドライブを開始し、Ｔ２で有効なデータが得られる。図３は
、異なるクロックのレイテンシの設定を使用した場合の動作周期の例を示す。通
常の処理モードは、Ｍ７およびＭ８を０に設定することによって選択される。予
めプログラムされたバースト長がＲＥＡＤバーストに適用される。
た後、最初の出力データをＤＱ端子で利用できるまでの遅延時間をクロックサイ
クルで示している。レイテンシは、１、２、または３クロックサイクルに設定す
ることができる。例えば、ＲＥＡＤコマンドがクロックエッジｎで登録され、レ
イテンシがｍクロックである場合、クロックエッジｎ＋ｍでデータを利用可能に
なる。ＤＱ接続部は、１サイクル前（ｎ＋ｍ−１）のクロックエッジでデータの
ドライブを開始し、アクセスタイムが適切である場合には、クロックエッジｎ＋
ｍで有効なデータが得られる。例えば、アクセスタイムが適当となるようにクロ
ックサイクル時間が設定されていると仮定すると、ＲＥＡＤコマンドがＴ０で登
録され、レイテンシが２クロックである場合には、図３に示すように、ＤＱは、
Ｔ１以降にデータのドライブを開始し、Ｔ２で有効なデータが得られる。図３は
、異なるクロックのレイテンシの設定を使用した場合の動作周期の例を示す。通
常の処理モードは、Ｍ７およびＭ８を０に設定することによって選択される。予
めプログラムされたバースト長がＲＥＡＤバーストに適用される。
【００３５】
以下の真理値表は、本発明のメモリの処理コマンドをより詳細に示している。
各コマンドおよび真理値表２について説明する。
各コマンドおよび真理値表２について説明する。
【００３６】
【表２】
【００３７】
【表３】
【００３８】
ＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴ機能は、ＣＬＫ信号が有効であるかどうかに
かかわらず、シンクロナスフラッシュメモリによって新しいコマンドが実行され
るのを禁止する。シンクロナスフラッシュメモリは、非選択状態となるが、既に
実行中の処理には影響を与えない。
かかわらず、シンクロナスフラッシュメモリによって新しいコマンドが実行され
るのを禁止する。シンクロナスフラッシュメモリは、非選択状態となるが、既に
実行中の処理には影響を与えない。
【００３９】
ＮＯ＿ＯＰＥＲＡＴＩＯＮ（ＮＯＰ）コマンドは、ＣＳ＃がＬＯＷとされて選
択されたシンクロナスフラッシュメモリに対してＮＯＰを実行するために使用さ
れる。ＮＯＰの実行によって、アイドル状態、または待機状態の間に希望しない
コマンドが登録されることを防ぐことができる。但し、既に実行中の処理には影
響を与えない。
択されたシンクロナスフラッシュメモリに対してＮＯＰを実行するために使用さ
れる。ＮＯＰの実行によって、アイドル状態、または待機状態の間に希望しない
コマンドが登録されることを防ぐことができる。但し、既に実行中の処理には影
響を与えない。
【００４０】
モードレジスタに対するデータは、入力端子Ａ０〜Ａ１１を通じてロードされ
る。全てのアレイバンクがアイドル状態にあるときにのみ、ＬＯＡＤ＿ＭＯＤＥ
＿ＲＥＧＩＳＴＥＲコマンドが発行され、所定の遅延時間（ＭＲＤ）が経過した
後、次に実行されるべき処理のコマンドが発行される。ＮＶモードレジスタ１４
７が保持するデータは、ＬＯＡＤ＿ＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンドによっ
て動的に変更されない限り、電源立ち上げ時の初期化処理の際(upon power-up i
nitialization)、自動的にモードレジスタ１４８にデフォルトデータとしてロー
ドされる。
る。全てのアレイバンクがアイドル状態にあるときにのみ、ＬＯＡＤ＿ＭＯＤＥ
＿ＲＥＧＩＳＴＥＲコマンドが発行され、所定の遅延時間（ＭＲＤ）が経過した
後、次に実行されるべき処理のコマンドが発行される。ＮＶモードレジスタ１４
７が保持するデータは、ＬＯＡＤ＿ＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンドによっ
て動的に変更されない限り、電源立ち上げ時の初期化処理の際(upon power-up i
nitialization)、自動的にモードレジスタ１４８にデフォルトデータとしてロー
ドされる。
【００４１】
ＡＣＴＩＶＥコマンドは、アクセスが可能となるように、特定のアレイバンク
の行を開く（アクティブにする）。入力端子ＢＡ０、ＢＡ１からの入力値によっ
て、バンクが選択され、入力端子Ａ０〜Ａ１１から入力されるアドレスによって
行が選択される。次のＡＣＴＩＶＥコマンド、パワーダウンコマンド、または、
ＲＥＳＥＴコマンドが登録されるまで、この行は、アクセスが可能となるように
アクティブになっている。
の行を開く（アクティブにする）。入力端子ＢＡ０、ＢＡ１からの入力値によっ
て、バンクが選択され、入力端子Ａ０〜Ａ１１から入力されるアドレスによって
行が選択される。次のＡＣＴＩＶＥコマンド、パワーダウンコマンド、または、
ＲＥＳＥＴコマンドが登録されるまで、この行は、アクセスが可能となるように
アクティブになっている。
【００４２】
ＲＥＡＤコマンドは、アクティブな行に対してバーストモードで読み出しアク
セスを開始するために使用される。入力端子ＢＡ０、ＢＡ１からの入力値によっ
てバンクが選択され、入力端子Ａ０〜Ａ７から入力されるアドレスによって開始
列ロケーションが選択される。ＤＱ端子上の読み出しデータは、２クロック前に
おけるデータマスク（ＤＱＭ）入力端子上でのロジックレベルに依存する。与え
られたＤＱＭ信号の登録がＨＩＧＨであった場合には、２クロック後の対応する
ＤＱ端子は、Ｈｉｇｈ−Ｚ（高インピーダンス）になる。与えられたＤＱＭ信号
の登録がＬＯＷであった場合には、ＤＱ端子は有効なデータを保持する。従って
、読み出し処理の間、ＤＱＭ入力端子を用いて出力データをマスクすることがで
きる。
セスを開始するために使用される。入力端子ＢＡ０、ＢＡ１からの入力値によっ
てバンクが選択され、入力端子Ａ０〜Ａ７から入力されるアドレスによって開始
列ロケーションが選択される。ＤＱ端子上の読み出しデータは、２クロック前に
おけるデータマスク（ＤＱＭ）入力端子上でのロジックレベルに依存する。与え
られたＤＱＭ信号の登録がＨＩＧＨであった場合には、２クロック後の対応する
ＤＱ端子は、Ｈｉｇｈ−Ｚ（高インピーダンス）になる。与えられたＤＱＭ信号
の登録がＬＯＷであった場合には、ＤＱ端子は有効なデータを保持する。従って
、読み出し処理の間、ＤＱＭ入力端子を用いて出力データをマスクすることがで
きる。
【００４３】
ＷＲＩＴＥコマンドは、アクティブな行の１つのロケーションで行われる書き
込みアクセスを開始するために使用される。ＷＲＩＴＥコマンドを発行する前に
、ＷＲＩＴＥ＿ＳＥＴＵＰコマンドを発行する必要がある。入力端子ＢＡ０、Ｂ
Ａ１からの入力値によってバンクが選択され、入力端子Ａ０〜Ａ７から入力され
るアドレスによって、列ロケーションが選択される。ＤＱ端子上の入力データは
、メモリアレイに書き込まれる。入力データは、該入力データと同時に現れるＤ
ＱＭ入力のロジックレベルに依存する。与えられたＤＱＭ信号の登録がＬＯＷで
あった場合には、対応するデータがメモリに書き込まれる。ＤＱＭ信号の登録が
ＨＩＧＨであった場合には、対応するデータの入力が無視され、書き込み対象と
なっているワード／列ロケーションでのＷＲＩＴＥ処理は実行されない。ＷＲＩ
ＴＥコマンドが発行され、ＤＱＭ信号の登録がＨＩＧＨであった場合には、ＮＯ
Ｐコマンドが発行されたものとみなされる。
込みアクセスを開始するために使用される。ＷＲＩＴＥコマンドを発行する前に
、ＷＲＩＴＥ＿ＳＥＴＵＰコマンドを発行する必要がある。入力端子ＢＡ０、Ｂ
Ａ１からの入力値によってバンクが選択され、入力端子Ａ０〜Ａ７から入力され
るアドレスによって、列ロケーションが選択される。ＤＱ端子上の入力データは
、メモリアレイに書き込まれる。入力データは、該入力データと同時に現れるＤ
ＱＭ入力のロジックレベルに依存する。与えられたＤＱＭ信号の登録がＬＯＷで
あった場合には、対応するデータがメモリに書き込まれる。ＤＱＭ信号の登録が
ＨＩＧＨであった場合には、対応するデータの入力が無視され、書き込み対象と
なっているワード／列ロケーションでのＷＲＩＴＥ処理は実行されない。ＷＲＩ
ＴＥコマンドが発行され、ＤＱＭ信号の登録がＨＩＧＨであった場合には、ＮＯ
Ｐコマンドが発行されたものとみなされる。
【００４４】
ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥコマンドは、シンクロナスフラッシュメモ
リに必須のものではないが、ＳＤＲＡＭのＰＲＥＣＨＡＲＧＥコマンドと同様の
方法で読み出し処理を終了させるために用いることができる。ＡＣＴＩＶＥ＿Ｔ
ＥＲＭＩＮＡＴＥコマンドは、実行中のＢＵＲＳＴ＿ＲＥＡＤを終了させるため
に発行されるが、特定のバンクに対して発行されてもよいし、特定のバンクに対
して発行されなくてもよい。
リに必須のものではないが、ＳＤＲＡＭのＰＲＥＣＨＡＲＧＥコマンドと同様の
方法で読み出し処理を終了させるために用いることができる。ＡＣＴＩＶＥ＿Ｔ
ＥＲＭＩＮＡＴＥコマンドは、実行中のＢＵＲＳＴ＿ＲＥＡＤを終了させるため
に発行されるが、特定のバンクに対して発行されてもよいし、特定のバンクに対
して発行されなくてもよい。
【００４５】
ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンドは、固定長、またはフルページにわ
たるバーストをトランケートする（truncate）ために使用される。ＢＵＲＳＴ＿
ＴＥＲＭＩＮＡＴＥコマンドを登録する直前に登録されたＲＥＡＤコマンドがト
ランケートされる。ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンドは、特定のバンク
に対して発行されるものではない。
たるバーストをトランケートする（truncate）ために使用される。ＢＵＲＳＴ＿
ＴＥＲＭＩＮＡＴＥコマンドを登録する直前に登録されたＲＥＡＤコマンドがト
ランケートされる。ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンドは、特定のバンク
に対して発行されるものではない。
【００４６】
ロードコマンドレジスタ処理は、コマンド実行ロジック（ＣＥＬ）１３０に対
するフラッシュメモリの制御コマンドの出力を開始するために使用される。ＣＥ
Ｌは、デバイスに対するコマンドの受け取りおよび解読を行う。このコマンドに
よって内部ステートマシン（ＩＳＭ）１３２の動作、読み出しパス（即ち、メモ
リアレイ１０２、ＩＤレジスタ１３６、またはステータスレジスタ１３４）に対
する制御が行われる。
するフラッシュメモリの制御コマンドの出力を開始するために使用される。ＣＥ
Ｌは、デバイスに対するコマンドの受け取りおよび解読を行う。このコマンドに
よって内部ステートマシン（ＩＳＭ）１３２の動作、読み出しパス（即ち、メモ
リアレイ１０２、ＩＤレジスタ１３６、またはステータスレジスタ１３４）に対
する制御が行われる。
【００４７】
シンクロナスフラッシュメモリ内でバンクに対するＲＥＡＤコマンドまたはＷ
ＲＩＴＥコマンドが発行される前に、このバンクにおいて処理の対象となる行が
「開かれる（アクティブにする）」必要がある。これは、図４に示すように、Ｃ
Ｓ＃、ＷＥ＃、ＲＡＳ＃、ＣＡＳ＃によって定義されるＡＣＴＩＶＥコマンドに
よって行われ、アクティブにするバンクや行の双方が選択される。
ＲＩＴＥコマンドが発行される前に、このバンクにおいて処理の対象となる行が
「開かれる（アクティブにする）」必要がある。これは、図４に示すように、Ｃ
Ｓ＃、ＷＥ＃、ＲＡＳ＃、ＣＡＳ＃によって定義されるＡＣＴＩＶＥコマンドに
よって行われ、アクティブにするバンクや行の双方が選択される。
【００４８】
ＡＣＴＩＶＥコマンドを発行して行を開いた後、この行に対し、ＲＥＡＤコマ
ンドやＷＲＩＴＥコマンドが発行される。ＲＥＡＤコマンドやＷＲＩＴＥコマン
ドを発行するまでの時間は、所定の期間（ｔＲＣＤの仕様）に基づいて決められ
る。ｔＲＣＤ（ＭＩＮ）をクロック周期で分割した値を切り上げ、整数にする。
この整数に基づいて、ＡＣＴＩＶＥコマンドが発行された後、ＲＥＡＤコマンド
やＷＲＩＴＥコマンドが発行される最初のクロックエッジが求められる。例えば
、ｔＲＣＤの仕様が３０ｎｓであり、クロックが９０ＭＨＺ（１１．１１ｎｓク
ロック周期）であれば、計算された値は２．７クロックであるため、「３」に切
り上げられる。この場合、つまり、２＜ｔＲＣＤ（ＭＩＮ）／ｔＣＫ≦３の場合
を図５に示す（ｔＲＣＤの仕様条件が異なる場合にも、同様の方法を用いて時間
の単位をクロックサイクルに変換することができる）。
ンドやＷＲＩＴＥコマンドが発行される。ＲＥＡＤコマンドやＷＲＩＴＥコマン
ドを発行するまでの時間は、所定の期間（ｔＲＣＤの仕様）に基づいて決められ
る。ｔＲＣＤ（ＭＩＮ）をクロック周期で分割した値を切り上げ、整数にする。
この整数に基づいて、ＡＣＴＩＶＥコマンドが発行された後、ＲＥＡＤコマンド
やＷＲＩＴＥコマンドが発行される最初のクロックエッジが求められる。例えば
、ｔＲＣＤの仕様が３０ｎｓであり、クロックが９０ＭＨＺ（１１．１１ｎｓク
ロック周期）であれば、計算された値は２．７クロックであるため、「３」に切
り上げられる。この場合、つまり、２＜ｔＲＣＤ（ＭＩＮ）／ｔＣＫ≦３の場合
を図５に示す（ｔＲＣＤの仕様条件が異なる場合にも、同様の方法を用いて時間
の単位をクロックサイクルに変換することができる）。
【００４９】
同一のバンクにおける異なる行に対する次のＡＣＴＩＶＥコマンドの発行は、
このバンクに対する連続するＡＣＴＩＶＥコマンドの最小間隔がｔＲＣＤで定義
されていれば、前回アクティブにした行を閉じることなく行うことができる。
このバンクに対する連続するＡＣＴＩＶＥコマンドの最小間隔がｔＲＣＤで定義
されていれば、前回アクティブにした行を閉じることなく行うことができる。
【００５０】
別のバンクに対する次のＡＣＴＩＶＥコマンドは、最初のバンクがアクセスさ
れている間に発行することができる。従って、行のアクセスにおける合計のオー
バーヘッドを減らすことができる。異なるバンクに対する連続するＡＣＴＩＶＥ
コマンドの最小間隔は、期間ｔＲＣＤで定義される。
れている間に発行することができる。従って、行のアクセスにおける合計のオー
バーヘッドを減らすことができる。異なるバンクに対する連続するＡＣＴＩＶＥ
コマンドの最小間隔は、期間ｔＲＣＤで定義される。
【００５１】
ＲＥＡＤバーストは、図６に示すＣＳ＃、ＷＥ＃、ＲＡＳ＃、ＣＡＳ＃によっ
て定義されるＲＥＡＤコマンドによって開始される。ＲＥＡＤコマンドによって
、開始列とバンクアドレスが選択される。ＲＥＡＤバーストの間において、ＲＥ
ＡＤコマンドの発行後、ＣＡＳレイテンシが経過した後、開始列のアドレスから
の有効なデータ出力要素（data-out element）を利用できる。続くデータ出力要
素の各々は、それぞれ次のポジティブクロックエッジで有効となる。バースト終
了後、他のコマンドが開始されていなければ、ＤＱ端子はＨＩＧＨ−Ｚ状態にな
る。フルページバーストは、終了まで継続的に実行される（ページの最後で列０
に戻り、処理が継続する）。ＲＥＡＤバーストからのデータは、次のＲＥＡＤコ
マンドが発行されるとトランケート（truncate）される。固定長ＲＥＡＤバース
トからのデータの直後には、次のＲＥＡＤコマンドからのデータが続いている。
いずれの場合であっても、継続的なデータの流れが保たれる。新たなバーストの
第１番目のデータ要素は、終了したバーストの最後のデータ要素、または、固定
長よりも長いバースト（途中でトランケートされている）の場合は、最後の所望
のデータ要素の後に続く。新たなＲＥＡＤコマンドは、最後の所望のデータ要素
が有効となるクロックエッジのｘサイクル前に発行される。ｘは、ＣＡＳレイテ
ンシより１だけ少ない。図７において、ＣＡＳレイテンシが１、２、３の場合、
データ要素ｎ＋３は、４つのバーストの最後であるか、固定長よりも長いバース
トの最後である。シンクロナスフラッシュメモリは、パイプライン・アーキテク
チャを採用しているため、プリフェッチ・アーキテクチャのように２ｎルールを
必要としない。前回のＲＥＡＤコマンドの後、どのクロックサイクルにおいても
ＲＥＡＤコマンドを開始することができる。ページ内における最高速度のランダ
ム読み出しアクセスは、図８に示すように行われる。後続する各ＲＥＡＤ処理を
異なるバンクに対して実行してもよい。
て定義されるＲＥＡＤコマンドによって開始される。ＲＥＡＤコマンドによって
、開始列とバンクアドレスが選択される。ＲＥＡＤバーストの間において、ＲＥ
ＡＤコマンドの発行後、ＣＡＳレイテンシが経過した後、開始列のアドレスから
の有効なデータ出力要素（data-out element）を利用できる。続くデータ出力要
素の各々は、それぞれ次のポジティブクロックエッジで有効となる。バースト終
了後、他のコマンドが開始されていなければ、ＤＱ端子はＨＩＧＨ−Ｚ状態にな
る。フルページバーストは、終了まで継続的に実行される（ページの最後で列０
に戻り、処理が継続する）。ＲＥＡＤバーストからのデータは、次のＲＥＡＤコ
マンドが発行されるとトランケート（truncate）される。固定長ＲＥＡＤバース
トからのデータの直後には、次のＲＥＡＤコマンドからのデータが続いている。
いずれの場合であっても、継続的なデータの流れが保たれる。新たなバーストの
第１番目のデータ要素は、終了したバーストの最後のデータ要素、または、固定
長よりも長いバースト（途中でトランケートされている）の場合は、最後の所望
のデータ要素の後に続く。新たなＲＥＡＤコマンドは、最後の所望のデータ要素
が有効となるクロックエッジのｘサイクル前に発行される。ｘは、ＣＡＳレイテ
ンシより１だけ少ない。図７において、ＣＡＳレイテンシが１、２、３の場合、
データ要素ｎ＋３は、４つのバーストの最後であるか、固定長よりも長いバース
トの最後である。シンクロナスフラッシュメモリは、パイプライン・アーキテク
チャを採用しているため、プリフェッチ・アーキテクチャのように２ｎルールを
必要としない。前回のＲＥＡＤコマンドの後、どのクロックサイクルにおいても
ＲＥＡＤコマンドを開始することができる。ページ内における最高速度のランダ
ム読み出しアクセスは、図８に示すように行われる。後続する各ＲＥＡＤ処理を
異なるバンクに対して実行してもよい。
【００５２】
ＲＥＡＤバーストからのデータは、次のＷＲＩＴＥコマンドによってトランケ
ートされる。なお、ＷＲＩＴＥコマンドの前には、ＷＲＩＴＥ＿ＳＥＴＵＰを実
行する必要がある。固定長ＲＥＡＤバーストからのデータの直後には、次のＷＲ
ＩＴＥコマンドからのデータが続いている。ＷＲＩＴＥコマンドは、バスのター
ンアラウンドの制約を受ける。入出力の競合を回避することができれば、ＲＥＡ
Ｄバーストからの最後の（最後の所望の）データ要素の直後のクロックエッジで
ＷＲＩＴＥ処理が開始する。システムの設計によっては、シンクロナスフラッシ
ュメモリのＤＱ端子がＨｉｇｈ−Ｚになる前に、入力データをドライブする装置
がＬｏｗ−Ｚになることがある。この場合、少なくとも１サイクルの遅延が最後
に読み出したデータとＷＲＩＴＥコマンドとの間に発生する。
ートされる。なお、ＷＲＩＴＥコマンドの前には、ＷＲＩＴＥ＿ＳＥＴＵＰを実
行する必要がある。固定長ＲＥＡＤバーストからのデータの直後には、次のＷＲ
ＩＴＥコマンドからのデータが続いている。ＷＲＩＴＥコマンドは、バスのター
ンアラウンドの制約を受ける。入出力の競合を回避することができれば、ＲＥＡ
Ｄバーストからの最後の（最後の所望の）データ要素の直後のクロックエッジで
ＷＲＩＴＥ処理が開始する。システムの設計によっては、シンクロナスフラッシ
ュメモリのＤＱ端子がＨｉｇｈ−Ｚになる前に、入力データをドライブする装置
がＬｏｗ−Ｚになることがある。この場合、少なくとも１サイクルの遅延が最後
に読み出したデータとＷＲＩＴＥコマンドとの間に発生する。
【００５３】
ＤＱＭ入力は、図９に示す入出力の競合を回避するために使用される。ＤＱＭ
信号は、ＷＲＩＴＥコマンド（出力バッファに対するＤＱＭレイテンシは２クロ
ックである）の少なくとも２クロック前にアサートされ（ＨＩＧＨ）、ＲＥＡＤ
からのデータ出力が抑制される。ＷＲＩＴＥコマンドが登録されると、ＤＱＭ信
号の状態に関わらず、ＤＱ端子は、Ｈｉｇｈ−Ｚになる（または、Ｈｉｇｈ−Ｚ
の状態を維持する）。ＷＲＩＴＥコマンド（入力バッファに対するＤＱＭレイテ
ンシはゼロクロックである）の前にＤＱＭ信号のアサート状態を解除し、書き込
みデータのマスクを解除しなければならない。図９は、クロック周波数がＮＯＰ
サイクルを付加することなくバスの競合を回避できるように設定されている場合
を示す。
信号は、ＷＲＩＴＥコマンド（出力バッファに対するＤＱＭレイテンシは２クロ
ックである）の少なくとも２クロック前にアサートされ（ＨＩＧＨ）、ＲＥＡＤ
からのデータ出力が抑制される。ＷＲＩＴＥコマンドが登録されると、ＤＱＭ信
号の状態に関わらず、ＤＱ端子は、Ｈｉｇｈ−Ｚになる（または、Ｈｉｇｈ−Ｚ
の状態を維持する）。ＷＲＩＴＥコマンド（入力バッファに対するＤＱＭレイテ
ンシはゼロクロックである）の前にＤＱＭ信号のアサート状態を解除し、書き込
みデータのマスクを解除しなければならない。図９は、クロック周波数がＮＯＰ
サイクルを付加することなくバスの競合を回避できるように設定されている場合
を示す。
【００５４】
固定長またはフルページのＲＥＡＤバーストは、ＡＣＴＩＶＥ＿ＴＥＲＭＩＮ
ＡＴＥコマンド（特定のバンクに対するものでもよく、特定のバンクに対するも
のでなくともよい）、ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンド（特定のバンク
に対するものではない）のいずれによってもトランケートされる。ＡＣＴＩＶＥ
＿ＴＥＲＭＩＮＡＴＥコマンドやＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンドは、
最後の所望のデータ要素が有効であるクロックエッジのｘサイクル前に発行され
る。ｘは、ＣＡＳレイテンシより１少ない。これを、異なるＣＡＳレイテンシの
場合の各々について、図１０に示す。データ要素ｎ＋３は、４つのバーストのう
ち最後の望ましいデータ要素でもよく、固定長よりも長いバーストにおける最後
の所望のデータ要素でもよい。
ＡＴＥコマンド（特定のバンクに対するものでもよく、特定のバンクに対するも
のでなくともよい）、ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンド（特定のバンク
に対するものではない）のいずれによってもトランケートされる。ＡＣＴＩＶＥ
＿ＴＥＲＭＩＮＡＴＥコマンドやＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンドは、
最後の所望のデータ要素が有効であるクロックエッジのｘサイクル前に発行され
る。ｘは、ＣＡＳレイテンシより１少ない。これを、異なるＣＡＳレイテンシの
場合の各々について、図１０に示す。データ要素ｎ＋３は、４つのバーストのう
ち最後の望ましいデータ要素でもよく、固定長よりも長いバーストにおける最後
の所望のデータ要素でもよい。
【００５５】
１つのロケーションでのＷＲＩＴＥ処理は、図１１に示すＣＳ＃、ＷＥ＃、Ｒ
ＡＳ＃、ＣＡＳ＃によって定義されるＷＲＩＴＥコマンドによって開始される。
ＷＲＩＴＥコマンドによって、開始列とバンクアドレスが選択される。ＷＲＩＴ
Ｅコマンドが登録されると、真理値表４および５によって定義されるようにＲＥ
ＡＤコマンドが実行される。図１２に一例を示す。ＷＲＩＴＥ処理の間、ＷＲＩ
ＴＥコマンドと同時に有効なデータ入力（data-in）が登録される。
ＡＳ＃、ＣＡＳ＃によって定義されるＷＲＩＴＥコマンドによって開始される。
ＷＲＩＴＥコマンドによって、開始列とバンクアドレスが選択される。ＷＲＩＴ
Ｅコマンドが登録されると、真理値表４および５によって定義されるようにＲＥ
ＡＤコマンドが実行される。図１２に一例を示す。ＷＲＩＴＥ処理の間、ＷＲＩ
ＴＥコマンドと同時に有効なデータ入力（data-in）が登録される。
【００５６】
ＳＤＲＡＭとは異なり、シンクロナスフラッシュメモリは、特定のバンクの開
いている行、あるいは全てのバンクにおける開いている行を非アクティブにする
のにＰＲＥＣＨＡＲＧＥコマンドを必要としない。ＡＣＴＩＶＥ＿ＴＥＲＭＩＮ
ＡＴＥコマンドは、ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンドに類似するが、Ａ
ＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥコマンドは、特定のバンクに対するものでもよ
く、特定のバンクに対するものでなくてもよい。ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡ
ＴＥコマンドの実行中に入力Ａ１０がアサートされてＨＩＧＨになっていれば、
どのバンクにおいてもＢＵＲＳＴ＿ＲＥＡＤが終了する。ＡＣＴＩＶＥ＿ＴＥＲ
ＭＩＮＡＴＥコマンドの実行中に入力Ａ１０がＬＯＷであれば、ＢＡ０、ＢＡ１
によってどのバンクを終了するかが指定される。ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡ
ＴＥは、Ａ１０、ＢＡ０、ＢＡ１によってアドレス指定されないバンクに対する
ＮＯＰであるとみなされる。
いている行、あるいは全てのバンクにおける開いている行を非アクティブにする
のにＰＲＥＣＨＡＲＧＥコマンドを必要としない。ＡＣＴＩＶＥ＿ＴＥＲＭＩＮ
ＡＴＥコマンドは、ＢＵＲＳＴ＿ＴＥＲＭＩＮＡＴＥコマンドに類似するが、Ａ
ＣＴＩＶＥ＿ＴＥＲＭＩＮＡＴＥコマンドは、特定のバンクに対するものでもよ
く、特定のバンクに対するものでなくてもよい。ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡ
ＴＥコマンドの実行中に入力Ａ１０がアサートされてＨＩＧＨになっていれば、
どのバンクにおいてもＢＵＲＳＴ＿ＲＥＡＤが終了する。ＡＣＴＩＶＥ＿ＴＥＲ
ＭＩＮＡＴＥコマンドの実行中に入力Ａ１０がＬＯＷであれば、ＢＡ０、ＢＡ１
によってどのバンクを終了するかが指定される。ＡＣＴＩＶＥ＿ＴＥＲＭＩＮＡ
ＴＥは、Ａ１０、ＢＡ０、ＢＡ１によってアドレス指定されないバンクに対する
ＮＯＰであるとみなされる。
【００５７】
アクセスが行われていないときに、ＮＯＰまたはＣＯＭＭＡＮＤ＿ＩＮＨＩＢ
ＩＴに一致するクロックイネーブルＣＫＥがＬＯＷに登録されると、パワーダウ
ンが発生する。パワーダウンが発生すると、ＷＲＩＴＥ処理を含む内部ステート
マシンによる処理の後、ＣＫＥを除き、入力バッファと出力バッファが非アクテ
ィブになる。つまり、省電力モードのスタンバイ状態となる。
ＩＴに一致するクロックイネーブルＣＫＥがＬＯＷに登録されると、パワーダウ
ンが発生する。パワーダウンが発生すると、ＷＲＩＴＥ処理を含む内部ステート
マシンによる処理の後、ＣＫＥを除き、入力バッファと出力バッファが非アクテ
ィブになる。つまり、省電力モードのスタンバイ状態となる。
【００５８】
パワーダウン状態は、ＮＯＰまたはＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴが登録さ
れ、所望のクロックエッジでＣＫＥがＨＩＧＨになる（ｔＣＫＳを満たす）と終
了する。図１３にパワーダウン処理の例を示す。
れ、所望のクロックエッジでＣＫＥがＨＩＧＨになる（ｔＣＫＳを満たす）と終
了する。図１３にパワーダウン処理の例を示す。
【００５９】
列アクセス／バーストの実行中にＣＫＥ端子がＬＯＷに登録されるとクロック
サスペンドモードになる。クロックサスペンドモードにおいては、内部クロック
が非アクティブになり、シンクロナスロジックが「フリーズ」する。それぞれの
クロックの立ち上がりエッジにおいてＣＫＥがＬＯＷにサンプリングされると、
次の内部クロックの立ち上がりエッジがサスペンドされる。内部クロックエッジ
がサスペンドされているときには、入力端子に保持されているコマンドやデータ
は無視される。クロックがサスペンドされている限り、図１４の例に示すように
、ＤＱ端子が保持するデータは、そのドライブされた状態を維持し、バーストカ
ウンタは増加されない。クロックサスペンドモードは、ＣＫＥ端子がＨＩＧＨに
登録されると終了し、次のクロックの立ち上がりエッジで内部クロックによる処
理が再開する。
サスペンドモードになる。クロックサスペンドモードにおいては、内部クロック
が非アクティブになり、シンクロナスロジックが「フリーズ」する。それぞれの
クロックの立ち上がりエッジにおいてＣＫＥがＬＯＷにサンプリングされると、
次の内部クロックの立ち上がりエッジがサスペンドされる。内部クロックエッジ
がサスペンドされているときには、入力端子に保持されているコマンドやデータ
は無視される。クロックがサスペンドされている限り、図１４の例に示すように
、ＤＱ端子が保持するデータは、そのドライブされた状態を維持し、バーストカ
ウンタは増加されない。クロックサスペンドモードは、ＣＫＥ端子がＨＩＧＨに
登録されると終了し、次のクロックの立ち上がりエッジで内部クロックによる処
理が再開する。
【００６０】
バースト読み出し／シングル書き込みモードは、一実施の形態におけるデフォ
ルトモードである。ＷＲＩＴＥコマンドの全ては、単一の列ロケーションでのア
クセス（１つのバースト）を発生させるものであり、ＲＥＡＤコマンドは、予め
プログラムされたバースト長、シーケンスに従って各列に対するアクセスを発生
させるものである。次の真理値表３は、ＣＫＥ信号を用いたメモリ処理を示す。
ルトモードである。ＷＲＩＴＥコマンドの全ては、単一の列ロケーションでのア
クセス（１つのバースト）を発生させるものであり、ＲＥＡＤコマンドは、予め
プログラムされたバースト長、シーケンスに従って各列に対するアクセスを発生
させるものである。次の真理値表３は、ＣＫＥ信号を用いたメモリ処理を示す。
【００６１】
【表４】
【００６２】
【表５】
【００６３】
【表６】
【００６４】
機能説明
シンクロナスフラッシュメモリは、多くの機能を有し、ＳＤＲＡＭバス上での
コードの格納や、ＸＩＰ技術（execute in place）技術を利用したアプリケーシ
ョンに最適である。メモリアレイは、個々の消去ブロックに細分化される。各々
のブロックに保持されたデータは、他のブロックに保持されたデータに影響を与
えることなく消去することができる。これらのメモリブロックの読み出し、書き
込み、消去は、コマンド実行ロジック（ＣＥＬ）１３０に対するコマンドの発行
によって実行することができる。ＣＥＬは、内部ステートマシン（ＩＳＭ）１３
２の処理を制御する。ＣＥＬは、ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ
処理、ＷＲＩＴＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理、ＷＲＩＴＥ処理、Ｂ
ＬＯＣＫ＿ＥＲＡＳＥ処理、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理、ＤＥＶＩＣＥ＿
ＰＲＯＴＥＣＴ処理、ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳ処理、および
ＶＥＲＩＦＹ処理の全てを完全に制御する。ＩＳＭ１３２は、各々のメモリロケ
ーションで過剰消去がなされないように保護し、各々のメモリロケーションでデ
ータの保持が最大限に行われるように最適化する。さらに、ＩＳＭによって、シ
ステム内でのデバイスの書き込み、または、外部のプログラマによるデバイスの
書き込みに必要な制御が大幅に簡略化する。
コードの格納や、ＸＩＰ技術（execute in place）技術を利用したアプリケーシ
ョンに最適である。メモリアレイは、個々の消去ブロックに細分化される。各々
のブロックに保持されたデータは、他のブロックに保持されたデータに影響を与
えることなく消去することができる。これらのメモリブロックの読み出し、書き
込み、消去は、コマンド実行ロジック（ＣＥＬ）１３０に対するコマンドの発行
によって実行することができる。ＣＥＬは、内部ステートマシン（ＩＳＭ）１３
２の処理を制御する。ＣＥＬは、ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ
処理、ＷＲＩＴＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理、ＷＲＩＴＥ処理、Ｂ
ＬＯＣＫ＿ＥＲＡＳＥ処理、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理、ＤＥＶＩＣＥ＿
ＰＲＯＴＥＣＴ処理、ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳ処理、および
ＶＥＲＩＦＹ処理の全てを完全に制御する。ＩＳＭ１３２は、各々のメモリロケ
ーションで過剰消去がなされないように保護し、各々のメモリロケーションでデ
ータの保持が最大限に行われるように最適化する。さらに、ＩＳＭによって、シ
ステム内でのデバイスの書き込み、または、外部のプログラマによるデバイスの
書き込みに必要な制御が大幅に簡略化する。
【００６５】
シンクロナスフラッシュメモリは、１６個の別個の消去可能なブロックで構成
される。メモリブロックに保持されたデータは、他のメモリブロックに保持され
たデータに影響を与えることなく、部分的に消去可能である。メモリブロックは
、ハードウエアによって不慮のデータ消去や書き込みから保護されるようにして
もよい。ブロックを保護する場合には、当該ブロックのデータが改変される前に
、ＲＰ＃端子の電圧をＶＨＨ（比較的に高電圧）にドライブする必要がある。ロ
ケーション０および１５の２５６Ｋワードの容量を有するブロックは、別のハー
ドウエアによる保護手段を備えていてもよい。これらのブロックに対してＰＲＯ
ＴＥＣＴコマンドが一旦実行されると、ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣ
ＫＳコマンドによって、ＲＰ＃がＶＨＨでなければ、ロケーション０およびロケ
ーション１５以外の全てのブロックの保護を解除する。これにより、システム内
でのファームウエアのアップデートの際、不慮の電力障害やシステムリセットが
発生した場合であっても、重要なコードに対するセキュリティが高められる。
される。メモリブロックに保持されたデータは、他のメモリブロックに保持され
たデータに影響を与えることなく、部分的に消去可能である。メモリブロックは
、ハードウエアによって不慮のデータ消去や書き込みから保護されるようにして
もよい。ブロックを保護する場合には、当該ブロックのデータが改変される前に
、ＲＰ＃端子の電圧をＶＨＨ（比較的に高電圧）にドライブする必要がある。ロ
ケーション０および１５の２５６Ｋワードの容量を有するブロックは、別のハー
ドウエアによる保護手段を備えていてもよい。これらのブロックに対してＰＲＯ
ＴＥＣＴコマンドが一旦実行されると、ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣ
ＫＳコマンドによって、ＲＰ＃がＶＨＨでなければ、ロケーション０およびロケ
ーション１５以外の全てのブロックの保護を解除する。これにより、システム内
でのファームウエアのアップデートの際、不慮の電力障害やシステムリセットが
発生した場合であっても、重要なコードに対するセキュリティが高められる。
【００６６】
電源立ち上げ時の初期化、ＥＲＡＳＥ処理、ＷＲＩＴＥ処理およびＰＲＯＴＥ
ＣＴ処理のタイミングは、メモリアレイ内の全てのプログラミングのアルゴリズ
ムを制御するＩＳＭを用いることによって簡略化される。ＩＳＭによって、過剰
消去を防止してデータが保護され、各セルに対する書き込みマージンが最適化さ
れる。ＷＲＩＴＥ処理の間、ＩＳＭは、自動的に、ＷＲＩＴＥ処理の試行回数の
インクリメントおよび監視を行い、各メモリセルにおける書き込みマージンを認
証し、ＩＳＭステータスレジスタを更新する。ＢＬＯＣＫ＿ＥＲＡＳＥ処理を実
行するとき、ＩＳＭは、自動的にアドレスブロック全体を上書きして過剰消去を
防止し、ＷＲＩＴＥ処理の試行回数のインクレメントおよび監視を行い、ＩＳＭ
ステータスレジスタのビットをセットする。
ＣＴ処理のタイミングは、メモリアレイ内の全てのプログラミングのアルゴリズ
ムを制御するＩＳＭを用いることによって簡略化される。ＩＳＭによって、過剰
消去を防止してデータが保護され、各セルに対する書き込みマージンが最適化さ
れる。ＷＲＩＴＥ処理の間、ＩＳＭは、自動的に、ＷＲＩＴＥ処理の試行回数の
インクリメントおよび監視を行い、各メモリセルにおける書き込みマージンを認
証し、ＩＳＭステータスレジスタを更新する。ＢＬＯＣＫ＿ＥＲＡＳＥ処理を実
行するとき、ＩＳＭは、自動的にアドレスブロック全体を上書きして過剰消去を
防止し、ＷＲＩＴＥ処理の試行回数のインクレメントおよび監視を行い、ＩＳＭ
ステータスレジスタのビットをセットする。
【００６７】
８ビットのＩＳＭステータスレジスタ１３４は、外部プロセッサ２００にＷＲ
ＩＴＥ処理、ＥＲＡＳＥ処理、ＰＲＯＴＥＣＴ処理時のＩＳＭのステータスを監
視させる。８ビットのステータスレジスタのうち、１ビット（ＳＲ７）のセット
およびクリア（設定解除）は、ＩＳＭによって完全に行われる。このビットは、
ＩＳＭがＥＲＡＳＥ処理、ＷＲＩＴＥ処理、または、ＰＲＯＴＥＣＴ処理でビジ
ーになっているか否かを示す。また、他のエラー情報、即ち、書き込み保護ブロ
ックエラー、消去非保護全ブロックエラー、デバイス保護エラーは、別の３つの
ビット（ＳＲ３、ＳＲ４、ＳＲ５）で設定する。ステータスレジスタビットＳＲ
０、ＳＲ１およびＳＲ２により、実行中のＩＳＭの処理の詳細な情報が得られる
。ユーザは、デバイスレベルでのＩＳＭの処理が進行中であるのか、バンクレベ
ルでのＩＳＭ処理が進行中であるのかを確認でき、どのバンクがＩＳＭによって
制御されているかも確認できる。これらの６個のビット（ＳＲ３〜ＳＲ５）は、
ホストシステムによってクリアされなければならない。表２を参照してステータ
スレジスタについてより詳細に説明する。
ＩＴＥ処理、ＥＲＡＳＥ処理、ＰＲＯＴＥＣＴ処理時のＩＳＭのステータスを監
視させる。８ビットのステータスレジスタのうち、１ビット（ＳＲ７）のセット
およびクリア（設定解除）は、ＩＳＭによって完全に行われる。このビットは、
ＩＳＭがＥＲＡＳＥ処理、ＷＲＩＴＥ処理、または、ＰＲＯＴＥＣＴ処理でビジ
ーになっているか否かを示す。また、他のエラー情報、即ち、書き込み保護ブロ
ックエラー、消去非保護全ブロックエラー、デバイス保護エラーは、別の３つの
ビット（ＳＲ３、ＳＲ４、ＳＲ５）で設定する。ステータスレジスタビットＳＲ
０、ＳＲ１およびＳＲ２により、実行中のＩＳＭの処理の詳細な情報が得られる
。ユーザは、デバイスレベルでのＩＳＭの処理が進行中であるのか、バンクレベ
ルでのＩＳＭ処理が進行中であるのかを確認でき、どのバンクがＩＳＭによって
制御されているかも確認できる。これらの６個のビット（ＳＲ３〜ＳＲ５）は、
ホストシステムによってクリアされなければならない。表２を参照してステータ
スレジスタについてより詳細に説明する。
【００６８】
ＣＥＬ１３０は、デバイスに対するコマンドの受け取りおよび解読を行う。各
コマンドは、ＩＳＭの処理および読み出しパス（即ち、メモリアレイ、デバイス
構成、または、ステータスレジスタ）を制御する。ＩＳＭがアクティブになって
いるとき、ＣＥＬに対するコマンドが発行される。
コマンドは、ＩＳＭの処理および読み出しパス（即ち、メモリアレイ、デバイス
構成、または、ステータスレジスタ）を制御する。ＩＳＭがアクティブになって
いるとき、ＣＥＬに対するコマンドが発行される。
【００６９】
節電効果を高めるために、シンクロナスフラッシュは、極めて低電流のディー
プパワーダウンモードに対応している。このモードに入るためには、ＲＰ＃端子
１４０（リセット／パワーダウン）をＶＳＳ±０．２Ｖにする必要がある。不慮
のＲＥＳＥＴを回避するため、ＲＰ＃がＶｓｓで１００ｎｓの間維持されなけれ
ばデバイスはリセットモードに入らない。ＲＰ＃がＶｓｓに維持されると、デバ
イスは、ディープパワーダウンモードに入る。デバイスがディープパワーダウン
モードに入った後にＲＰ＃がＬＯＷからＨＩＧＨに変化すると、本明細書中で概
略説明しているように、デバイスの起動初期化シーケンスが実行される。リセッ
トモードに入った後にＲＰ＃がＬＯＷからＨＩＧＨに変化しても、ディープパワ
ーダウンモードに入っていなかった場合には、実行可能なコマンドの発行までに
１μｓの遅延時間が必要となる。デバイスがディープパワーダウンモードに入る
と、ＲＰ＃バッファを除く全てのバッファが不作動（disable）になり、電流量
が少なくなり、例えば、３．３ＶのＶＣＣで最大５０μＡになる。ディープパワ
ーダウンモードの間、ＲＰ＃への入力はＶｓｓに維持されなければならない。Ｒ
ＥＳＥＴモードに入ると、ステータスレジスタ１３４がクリアされ、ＩＳＭ１３
２がアレイ読み出しモードにセットされる。
プパワーダウンモードに対応している。このモードに入るためには、ＲＰ＃端子
１４０（リセット／パワーダウン）をＶＳＳ±０．２Ｖにする必要がある。不慮
のＲＥＳＥＴを回避するため、ＲＰ＃がＶｓｓで１００ｎｓの間維持されなけれ
ばデバイスはリセットモードに入らない。ＲＰ＃がＶｓｓに維持されると、デバ
イスは、ディープパワーダウンモードに入る。デバイスがディープパワーダウン
モードに入った後にＲＰ＃がＬＯＷからＨＩＧＨに変化すると、本明細書中で概
略説明しているように、デバイスの起動初期化シーケンスが実行される。リセッ
トモードに入った後にＲＰ＃がＬＯＷからＨＩＧＨに変化しても、ディープパワ
ーダウンモードに入っていなかった場合には、実行可能なコマンドの発行までに
１μｓの遅延時間が必要となる。デバイスがディープパワーダウンモードに入る
と、ＲＰ＃バッファを除く全てのバッファが不作動（disable）になり、電流量
が少なくなり、例えば、３．３ＶのＶＣＣで最大５０μＡになる。ディープパワ
ーダウンモードの間、ＲＰ＃への入力はＶｓｓに維持されなければならない。Ｒ
ＥＳＥＴモードに入ると、ステータスレジスタ１３４がクリアされ、ＩＳＭ１３
２がアレイ読み出しモードにセットされる。
【００７０】
シンクロナスフラッシュメモリアーキテクチャによれば、各セクタのデータを
消去する際、アレイの他の部分に影響を与えることがない。アレイは、１６個の
アドレス指定可能な「ブロック」に分けられており、これらのブロックは、別個
に消去可能である。アレイ全体ではなく、ブロック単位でデータの消去が可能で
あるため、デバイス全体の耐久性およびシステムの柔軟性が向上する。ＥＲＡＳ
Ｅ機能およびＢＬＯＣＫ＿ＰＲＯＴＥＣＴ機能のみがブロック単位で実行される
。１６個のアドレス指定可能なブロックは、４つのバンク１０４、１０６、１０
８、１１０に等分される。つまり、各バンク１０４、１０６、１０８、１１０は
、４つのブロックからなる。４つのバンクに対し、一方では読み出し、他方では
書き込みを同時に行うことができる。あるバンクに対し、ＩＳＭによるＷＲＩＴ
Ｅ処理またはＥＲＡＳＥ処理を行っているときに別のバンクに対してＲＥＡＤ処
理を行うことができる。ステータスレジスタ１３４をポーリングすることによっ
て、どのバンクに対してＩＳＭの処理が実行されているかを判定することができ
る。シンクロナスフラッシュメモリは、単一のバックグランド処理を行うＩＳＭ
を備える。このＩＳＭは、電源立ち上げ時の初期化処理、ＥＲＡＳＥ処理、ＷＲ
ＩＴＥ処理およびＰＲＯＴＥＣＴ処理を制御する。どのような場合であっても、
ＩＳＭによる処理は1つしか実行することができない。しかしながら、ＲＥＡＤ
処理を含む他の特定のコマンドは、ＩＳＭ処理を行っている間に実行することが
できる。ＩＳＭによって制御される処理コマンドは、バンクレベルの処理、また
はデバイスレベルの処理である。ＷＲＩＴＥ処理やＥＲＡＳＥ処理は、バンクレ
ベルで行われるＩＳＭ処理である。バンクレベルで行われるＩＳＭ処理が開始さ
れると、このバンクにおいては、どのロケーションに対してＲＥＡＤ処理が行わ
れても無効データが出力されるが、他のバンクに対してＲＥＡＤ処理が行われる
と、そのアレイが読み出される。ＲＥＡＤ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲコ
マンドが実行されると、ステータスレジスタ１３４が保持するコンテンツが出力
される。ＩＳＭステータスビットは、ＩＳＭ処理の終了を示す（ＳＲ７＝１）。
ＩＳＭ処理が終了すると、バンクが自動的にアレイ読み出しモードに入る。ＥＲ
ＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理、ＷＲＩＴＥ＿ＮＶＭＯＤＥ Ｒ
ＥＧＩＳＴＥＲ処理、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理、ＤＥＶＩＣＥ＿ＰＲＯ
ＴＥＣＴ処理、およびＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳ処理は、デバ
イスレベルで行われるＩＳＭ処理である。デバイスレベルで行われるＩＳＭ処理
が一旦開始されると、どのバンクに対してＲＥＡＤ処理が行われてもアレイが保
持するコンテンツが出力される。ＲＥＡＤ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲコ
マンドは、ＩＳＭ処理の終了を判定するために発行される。ＳＲ７＝１であると
き、ＩＳＭ処理は終了し、次のＩＳＭ処理が開始される。ハードウエア回路によ
って意図しないＥＲＡＳＥ処理またはＷＲＩＴＥ処理が行われるのを防いでブロ
ックのデータを保護する場合には、以下に述べるように、ＷＲＩＴＥ処理または
ＥＲＡＳＥ処理が行われる前にＲＰ＃をＶＨＨにドライブする必要がある。
消去する際、アレイの他の部分に影響を与えることがない。アレイは、１６個の
アドレス指定可能な「ブロック」に分けられており、これらのブロックは、別個
に消去可能である。アレイ全体ではなく、ブロック単位でデータの消去が可能で
あるため、デバイス全体の耐久性およびシステムの柔軟性が向上する。ＥＲＡＳ
Ｅ機能およびＢＬＯＣＫ＿ＰＲＯＴＥＣＴ機能のみがブロック単位で実行される
。１６個のアドレス指定可能なブロックは、４つのバンク１０４、１０６、１０
８、１１０に等分される。つまり、各バンク１０４、１０６、１０８、１１０は
、４つのブロックからなる。４つのバンクに対し、一方では読み出し、他方では
書き込みを同時に行うことができる。あるバンクに対し、ＩＳＭによるＷＲＩＴ
Ｅ処理またはＥＲＡＳＥ処理を行っているときに別のバンクに対してＲＥＡＤ処
理を行うことができる。ステータスレジスタ１３４をポーリングすることによっ
て、どのバンクに対してＩＳＭの処理が実行されているかを判定することができ
る。シンクロナスフラッシュメモリは、単一のバックグランド処理を行うＩＳＭ
を備える。このＩＳＭは、電源立ち上げ時の初期化処理、ＥＲＡＳＥ処理、ＷＲ
ＩＴＥ処理およびＰＲＯＴＥＣＴ処理を制御する。どのような場合であっても、
ＩＳＭによる処理は1つしか実行することができない。しかしながら、ＲＥＡＤ
処理を含む他の特定のコマンドは、ＩＳＭ処理を行っている間に実行することが
できる。ＩＳＭによって制御される処理コマンドは、バンクレベルの処理、また
はデバイスレベルの処理である。ＷＲＩＴＥ処理やＥＲＡＳＥ処理は、バンクレ
ベルで行われるＩＳＭ処理である。バンクレベルで行われるＩＳＭ処理が開始さ
れると、このバンクにおいては、どのロケーションに対してＲＥＡＤ処理が行わ
れても無効データが出力されるが、他のバンクに対してＲＥＡＤ処理が行われる
と、そのアレイが読み出される。ＲＥＡＤ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲコ
マンドが実行されると、ステータスレジスタ１３４が保持するコンテンツが出力
される。ＩＳＭステータスビットは、ＩＳＭ処理の終了を示す（ＳＲ７＝１）。
ＩＳＭ処理が終了すると、バンクが自動的にアレイ読み出しモードに入る。ＥＲ
ＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理、ＷＲＩＴＥ＿ＮＶＭＯＤＥ Ｒ
ＥＧＩＳＴＥＲ処理、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理、ＤＥＶＩＣＥ＿ＰＲＯ
ＴＥＣＴ処理、およびＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳ処理は、デバ
イスレベルで行われるＩＳＭ処理である。デバイスレベルで行われるＩＳＭ処理
が一旦開始されると、どのバンクに対してＲＥＡＤ処理が行われてもアレイが保
持するコンテンツが出力される。ＲＥＡＤ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲコ
マンドは、ＩＳＭ処理の終了を判定するために発行される。ＳＲ７＝１であると
き、ＩＳＭ処理は終了し、次のＩＳＭ処理が開始される。ハードウエア回路によ
って意図しないＥＲＡＳＥ処理またはＷＲＩＴＥ処理が行われるのを防いでブロ
ックのデータを保護する場合には、以下に述べるように、ＷＲＩＴＥ処理または
ＥＲＡＳＥ処理が行われる前にＲＰ＃をＶＨＨにドライブする必要がある。
【００７１】
ファームウエアの最も重要な部分に対するセキュリティを高めるために、ブロ
ックのデータをハードウエアによって保護する場合がある。ハードウエアによっ
て保護されているブロックに対してＷＲＩＴＥ処理またはＥＲＡＳＥ処理が行わ
れている間には、即ち、ＷＲＩＴＥ処理またはＥＲＡＳＥ処理が終了するまでは
、ＲＰ＃は、ＶＨＨに維持されなければならない。ＲＰ＃＝ＶＨＨでない場合、
保護されたブロックに対するＷＲＩＴＥ処理またはＥＲＡＳＥ処理は禁止され、
書き込みエラーまたは消去エラーとなる。ロケーション０および１５のブロック
は、予期しないＷＲＩＴＥ処理あるいはＥＲＡＳＥ処理を保護するために、別の
ハードウエア保護機能を有する。本実施の形態において、これらのブロックは、
ＲＰ＃＝ＶＨＨでない場合には、ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳコ
マンドの発行に基づくソフトウエアによる保護解除ができないようになっている
。ブロックの保護ステータスは、ＲＥＡＤ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲコ
マンドを発行し、ブロックの保護ビットを読み取ることによって確認することが
できる。また、ブロックを保護するためには、対象となるブロックアドレスに対
し、３サイクルのコマンドシーケンスを発行しなければならない。
ックのデータをハードウエアによって保護する場合がある。ハードウエアによっ
て保護されているブロックに対してＷＲＩＴＥ処理またはＥＲＡＳＥ処理が行わ
れている間には、即ち、ＷＲＩＴＥ処理またはＥＲＡＳＥ処理が終了するまでは
、ＲＰ＃は、ＶＨＨに維持されなければならない。ＲＰ＃＝ＶＨＨでない場合、
保護されたブロックに対するＷＲＩＴＥ処理またはＥＲＡＳＥ処理は禁止され、
書き込みエラーまたは消去エラーとなる。ロケーション０および１５のブロック
は、予期しないＷＲＩＴＥ処理あるいはＥＲＡＳＥ処理を保護するために、別の
ハードウエア保護機能を有する。本実施の形態において、これらのブロックは、
ＲＰ＃＝ＶＨＨでない場合には、ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳコ
マンドの発行に基づくソフトウエアによる保護解除ができないようになっている
。ブロックの保護ステータスは、ＲＥＡＤ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲコ
マンドを発行し、ブロックの保護ビットを読み取ることによって確認することが
できる。また、ブロックを保護するためには、対象となるブロックアドレスに対
し、３サイクルのコマンドシーケンスを発行しなければならない。
【００７２】
シンクロナスフラッシュメモリは、３つの異なるモードのＲＥＡＤ処理に対応
している。モードに応じたＲＥＡＤ処理によって、メモリアレイ、ステータスレ
ジスタ、または、デバイスコンフィグレーションレジスタの1つからデータが作
成される。デバイスコンフィグレーションレジスタまたはステータスレジスタに
対するＲＥＡＤ処理は、ＬＣＲ−ＡＣＴＩＶＥサイクルの後に行われる。データ
出力（data out）のバースト長は、モードレジスタの設定によって定義される。
ＬＣＲ−ＡＣＴＩＶＥサイクルの後のＲＥＡＤ処理、またはＬＣＲ−ＡＣＴＩＶ
Ｅサイクルを必要としないで行われるＲＥＡＤ処理によって、アレイが読み出さ
れる。しかしながら、読み出し動作には幾つかのバリエーションが存在するため
、以下の項目で説明する。
している。モードに応じたＲＥＡＤ処理によって、メモリアレイ、ステータスレ
ジスタ、または、デバイスコンフィグレーションレジスタの1つからデータが作
成される。デバイスコンフィグレーションレジスタまたはステータスレジスタに
対するＲＥＡＤ処理は、ＬＣＲ−ＡＣＴＩＶＥサイクルの後に行われる。データ
出力（data out）のバースト長は、モードレジスタの設定によって定義される。
ＬＣＲ−ＡＣＴＩＶＥサイクルの後のＲＥＡＤ処理、またはＬＣＲ−ＡＣＴＩＶ
Ｅサイクルを必要としないで行われるＲＥＡＤ処理によって、アレイが読み出さ
れる。しかしながら、読み出し動作には幾つかのバリエーションが存在するため
、以下の項目で説明する。
【００７３】
バンクに対するＲＥＡＤコマンドの実行によって、メモリアレイのコンテンツ
が出力される。ＩＳＭによるＷＲＩＴＥ処理またはＥＲＡＳＥ処理が行われてい
る間は、ＩＳＭの制御下にあるバンク内のどのロケーションに対してＲＥＡＤ処
理が行われても無効データが出力される。ＲＥＳＥＴ処理を終了すると、デバイ
スが自動的にアレイ読み出しモードに入る。
が出力される。ＩＳＭによるＷＲＩＴＥ処理またはＥＲＡＳＥ処理が行われてい
る間は、ＩＳＭの制御下にあるバンク内のどのロケーションに対してＲＥＡＤ処
理が行われても無効データが出力される。ＲＥＳＥＴ処理を終了すると、デバイ
スが自動的にアレイ読み出しモードに入る。
【００７４】
ステータスレジスタ１３４のＲＥＡＤ処理を実行するためには、アレイの読み
出し時と同様の入力シーケンスが必要であるが、ＬＣＲ＿ＲＥＡＤ＿ＳＴＡＴＵ
Ｓ＿ＲＥＧＩＳＴＥＲ（７０Ｈ）サイクルがＡＣＴＩＶＥ ＲＥＡＤサイクルの
前でなければならない。ステータスレジスタによるデータ出力（data out）のバ
ースト長は、モードレジスタ１４８によって定義される。ステータスレジスタが
保持するコンテンツは、ＣＡＳレイテンシが経過した後、クロックの次の立ち上
がりエッジで更新され、ラッチされる。デバイスは、自動的にアレイ読み出しモ
ードに入り、次のＲＥＡＤ処理が可能な状態になる。
出し時と同様の入力シーケンスが必要であるが、ＬＣＲ＿ＲＥＡＤ＿ＳＴＡＴＵ
Ｓ＿ＲＥＧＩＳＴＥＲ（７０Ｈ）サイクルがＡＣＴＩＶＥ ＲＥＡＤサイクルの
前でなければならない。ステータスレジスタによるデータ出力（data out）のバ
ースト長は、モードレジスタ１４８によって定義される。ステータスレジスタが
保持するコンテンツは、ＣＡＳレイテンシが経過した後、クロックの次の立ち上
がりエッジで更新され、ラッチされる。デバイスは、自動的にアレイ読み出しモ
ードに入り、次のＲＥＡＤ処理が可能な状態になる。
【００７５】
デバイスコンフィグレーションレジスタ１３６の読み出しには、ステータスレ
ジスタの読み出しと同様の入力シーケンスが必要であるが、特定のアドレスを指
定しなければならない。ＷＥ＃は、ＨＩＧＨでなければならず、ＤＱＭおよびＣ
Ｓ＃はＬＯＷでなければならない。メーカ互換ＩＤを読み出すためには、アドレ
スは、００００００Ｈに指定されていなければならない。デバイスＩＤを読み出
すためには、アドレスは、０００００１Ｈに指定されていなければならない。各
消去ブロック（ｘｘ０００２Ｈ）内での第三のアドレスロケーションでブロック
保護ビットは読み出され、デバイス保護ビットは、ロケーション０００００３Ｈ
から読み出される。
ジスタの読み出しと同様の入力シーケンスが必要であるが、特定のアドレスを指
定しなければならない。ＷＥ＃は、ＨＩＧＨでなければならず、ＤＱＭおよびＣ
Ｓ＃はＬＯＷでなければならない。メーカ互換ＩＤを読み出すためには、アドレ
スは、００００００Ｈに指定されていなければならない。デバイスＩＤを読み出
すためには、アドレスは、０００００１Ｈに指定されていなければならない。各
消去ブロック（ｘｘ０００２Ｈ）内での第三のアドレスロケーションでブロック
保護ビットは読み出され、デバイス保護ビットは、ロケーション０００００３Ｈ
から読み出される。
【００７６】
ＤＱ端子は、アレイにデータを入力するためにも用いられる。アドレス端子は
、アドレスロケーションを指定するため、または、ＬＯＡＤ＿ＣＯＭＭＡＮＤ＿
ＲＥＧＩＳＴＥＲサイクルの間にＣＥＬに対してコマンドを入力するために用い
られる。コマンド入力によって、ＣＥＬに対して８ビットのコマンドが発行され
、デバイスの処理モードが制御される。ＷＲＩＴＥ処理は、メモリアレイにデー
タを入力するために使用される。以下、入力タイプの両方について説明する。
、アドレスロケーションを指定するため、または、ＬＯＡＤ＿ＣＯＭＭＡＮＤ＿
ＲＥＧＩＳＴＥＲサイクルの間にＣＥＬに対してコマンドを入力するために用い
られる。コマンド入力によって、ＣＥＬに対して８ビットのコマンドが発行され
、デバイスの処理モードが制御される。ＷＲＩＴＥ処理は、メモリアレイにデー
タを入力するために使用される。以下、入力タイプの両方について説明する。
【００７７】
コマンド入力を実行するためには、ＤＱＭはＬＯＷでなければならず、ＣＳ＃
およびＷＥ＃も、ＬＯＷでなければならない。アドレス端子やＤＱ端子は、各コ
マンドの入力に用いられる。コマンドの入力に使用されないアドレス端子は「ド
ントケア」であって、状態が維持されていなければならない。８ビットコマンド
は、ＤＱ０〜ＤＱ７、または、Ａ０〜Ａ７に対する入力であり、クロックの立ち
上がりエッジでラッチされる。
およびＷＥ＃も、ＬＯＷでなければならない。アドレス端子やＤＱ端子は、各コ
マンドの入力に用いられる。コマンドの入力に使用されないアドレス端子は「ド
ントケア」であって、状態が維持されていなければならない。８ビットコマンド
は、ＤＱ０〜ＤＱ７、または、Ａ０〜Ａ７に対する入力であり、クロックの立ち
上がりエッジでラッチされる。
【００７８】
メモリアレイに対するＷＲＩＴＥ処理によって、所望のビットが論理０に設定
されるが、論理０に設定されているビットを論理１に変更することはできない。
いずれかのビットを論理１に設定すると、ブロック全体のデータが消去される。
ＷＲＩＴＥ処理を実行するためには、ＤＯＱは、ＬＯＷでなければならず、ＣＳ
＃およびＷＥ＃も、ＬＯＷでなければならない。また、ＶＣＣＰをＶＣＣに保持
しなければならない。保護されたブロックに対して書き込みを行うには、ＲＰ＃
をＶＨＨにする必要がある。Ａ０〜Ａ１１によって書き込みアドレスが指定され
、アレイに書き込まれるデータは、ＤＱ端子に入力される。データおよびアドレ
スは、クロックの立ち上がりエッジでラッチされる。ＷＲＩＴＥ処理の前には、
ＷＲＩＴＥ＿ＳＥＴＵＰコマンドを発行する必要がある。
されるが、論理０に設定されているビットを論理１に変更することはできない。
いずれかのビットを論理１に設定すると、ブロック全体のデータが消去される。
ＷＲＩＴＥ処理を実行するためには、ＤＯＱは、ＬＯＷでなければならず、ＣＳ
＃およびＷＥ＃も、ＬＯＷでなければならない。また、ＶＣＣＰをＶＣＣに保持
しなければならない。保護されたブロックに対して書き込みを行うには、ＲＰ＃
をＶＨＨにする必要がある。Ａ０〜Ａ１１によって書き込みアドレスが指定され
、アレイに書き込まれるデータは、ＤＱ端子に入力される。データおよびアドレ
スは、クロックの立ち上がりエッジでラッチされる。ＷＲＩＴＥ処理の前には、
ＷＲＩＴＥ＿ＳＥＴＵＰコマンドを発行する必要がある。
【００７９】
メモリブロックの書き込みを簡略化するために、シンクロナスフラッシュメモ
リのＩＳＭは、ＷＲＩＴＥサイクルおよびＥＲＡＳＥサイクルの内部アルゴリズ
ムの全てを制御する。デバイスの制御には、８ビットのコマンドセットが使用さ
れる。真理値表１および２に有効なコマンドのリストを示す。
リのＩＳＭは、ＷＲＩＴＥサイクルおよびＥＲＡＳＥサイクルの内部アルゴリズ
ムの全てを制御する。デバイスの制御には、８ビットのコマンドセットが使用さ
れる。真理値表１および２に有効なコマンドのリストを示す。
【００８０】
８ビットのＩＳＭステータスレジスタ１３４（表２）に対してポーリングを行
うことによって、ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理、ＷＲＩＴ
Ｅ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理、ＷＲＩＴＥ処理、ＥＲＡＳＥ処理、
ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理、ＤＥＶＩＣＥ＿ＰＲＯＴＥＣＴ処理、または
、ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳ処理が終了されたかどうか、また
、これらの処理の際にエラーが発生したかどうかがチェックされる。ＩＳＭ処理
の終了は、ＲＥＡＤ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲ（７０Ｈ）コマンドの発
行によって監視される。ステータスレジスタのコンテンツは、ＤＱ０〜ＤＱ７に
出力され、ＣＡＳレイテンシが経過した後、次のクロックの立ち上がりエッジで
、モードレジスタの設定によって定義される固定バースト長の分だけ更新される
。ＩＳＭ処理は、ＳＲ７＝１となったときに終了する。ビットで定義されるブロ
ックは全てＩＳＭによって設定されるが、ＩＳＭのステータスビットのみがＩＳ
Ｍによってリセットされる。消去／非保護ブロック、書き込み／保護ブロック、
デバイス保護は、ＣＬＥＡＲ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲ（５０Ｈ）コマ
ンドによってクリアされなければならない。これによってユーザがポーリングを
行ってステータスレジスタをクリアするタイミングを選択することができる。例
えば、ホストシステムは、個々のＷＲＩＴＥ処理が行われた後にステータスレジ
スタをチェックするのではなく、複数のＷＲＩＴＥ処理が行われた後にステータ
スレジスタをチェックすることができる。ＲＰ＃信号のアサート、デバイスのパ
ワーダウンによってもステータスレジスタがクリアされる。
うことによって、ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理、ＷＲＩＴ
Ｅ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理、ＷＲＩＴＥ処理、ＥＲＡＳＥ処理、
ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理、ＤＥＶＩＣＥ＿ＰＲＯＴＥＣＴ処理、または
、ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳ処理が終了されたかどうか、また
、これらの処理の際にエラーが発生したかどうかがチェックされる。ＩＳＭ処理
の終了は、ＲＥＡＤ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲ（７０Ｈ）コマンドの発
行によって監視される。ステータスレジスタのコンテンツは、ＤＱ０〜ＤＱ７に
出力され、ＣＡＳレイテンシが経過した後、次のクロックの立ち上がりエッジで
、モードレジスタの設定によって定義される固定バースト長の分だけ更新される
。ＩＳＭ処理は、ＳＲ７＝１となったときに終了する。ビットで定義されるブロ
ックは全てＩＳＭによって設定されるが、ＩＳＭのステータスビットのみがＩＳ
Ｍによってリセットされる。消去／非保護ブロック、書き込み／保護ブロック、
デバイス保護は、ＣＬＥＡＲ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲ（５０Ｈ）コマ
ンドによってクリアされなければならない。これによってユーザがポーリングを
行ってステータスレジスタをクリアするタイミングを選択することができる。例
えば、ホストシステムは、個々のＷＲＩＴＥ処理が行われた後にステータスレジ
スタをチェックするのではなく、複数のＷＲＩＴＥ処理が行われた後にステータ
スレジスタをチェックすることができる。ＲＰ＃信号のアサート、デバイスのパ
ワーダウンによってもステータスレジスタがクリアされる。
【００８１】
【表７】
【００８２】
デバイスＩＤ、製造メーカー互換ＩＤ、デバイス保護ステータス、およびブロ
ック保護ステータスは、全て、ＲＥＡＤ＿ＤＥＶＩＣＥ＿ＣＯＮＦＩＧＵＲＡＴ
ＩＯＮ（９０Ｈ）コマンドを発行することによって読み出される。所望のレジス
タを読み出すために、特定のアドレスがアサートされなければならない。様々な
デバイスのコンフィグレーションレジスタ１３６についての詳細を表３に示す。
ック保護ステータスは、全て、ＲＥＡＤ＿ＤＥＶＩＣＥ＿ＣＯＮＦＩＧＵＲＡＴ
ＩＯＮ（９０Ｈ）コマンドを発行することによって読み出される。所望のレジス
タを読み出すために、特定のアドレスがアサートされなければならない。様々な
デバイスのコンフィグレーションレジスタ１３６についての詳細を表３に示す。
【００８３】
【表８】
【００８４】
デバイスの処理モードを変更するためのコマンドを発行することもできる。各
モードでは、そのモード特有の処理が行われる。幾つかのモードでは、処理の実
行の前に、一連のコマンドを書き込む必要がある。以下、各モードの特性につい
て説明する。真理値表１および２は、所望の処理を行うために必要なコマンドシ
ーケンスのリストである。読み出しと書き込みを同時に行う機能によって、バッ
クグランド処理であるバンクに対して書き込み処理または消去処理を行っている
間に他のバンクに読み出し処理を行うことができる。書き込み処理では、真理値
表２に記載されたＬＣＲ−ＡＣＴＩＶＥ−ＷＲＩＴＥコマンドシーケンスを連続
したクロックサイクルで終了させなければならない。しかしながら、シンクロナ
スフラッシュコントローラの処理を簡略化するために、このコマンドシーケンス
の間、ＮＯＰコマンドまたはＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンドを数に制
限なく発行するようにしている。さらに、データの保護機能を高めるために、こ
れらのコマンドシーケンスは、３サイクルの間、同一のバンクアドレスに指定し
なければならない。ＬＣＲ−ＡＣＴＩＶＥ−ＷＲＩＴＥコマンドシーケンスの間
にバンクアドレスが変更される場合、または、コマンドシーケンスが連続してい
ない場合（コマンドシーケンスの間に、コマンドの発行が許されているＮＯＰコ
マンドおよびＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンド以外のコマンドが発行さ
れた場合）、書き込みステータスビットおよび消去ステータスビット（ＳＲ４お
よびＳＲ５）が設定され、処理が禁止される。
モードでは、そのモード特有の処理が行われる。幾つかのモードでは、処理の実
行の前に、一連のコマンドを書き込む必要がある。以下、各モードの特性につい
て説明する。真理値表１および２は、所望の処理を行うために必要なコマンドシ
ーケンスのリストである。読み出しと書き込みを同時に行う機能によって、バッ
クグランド処理であるバンクに対して書き込み処理または消去処理を行っている
間に他のバンクに読み出し処理を行うことができる。書き込み処理では、真理値
表２に記載されたＬＣＲ−ＡＣＴＩＶＥ−ＷＲＩＴＥコマンドシーケンスを連続
したクロックサイクルで終了させなければならない。しかしながら、シンクロナ
スフラッシュコントローラの処理を簡略化するために、このコマンドシーケンス
の間、ＮＯＰコマンドまたはＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンドを数に制
限なく発行するようにしている。さらに、データの保護機能を高めるために、こ
れらのコマンドシーケンスは、３サイクルの間、同一のバンクアドレスに指定し
なければならない。ＬＣＲ−ＡＣＴＩＶＥ−ＷＲＩＴＥコマンドシーケンスの間
にバンクアドレスが変更される場合、または、コマンドシーケンスが連続してい
ない場合（コマンドシーケンスの間に、コマンドの発行が許されているＮＯＰコ
マンドおよびＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンド以外のコマンドが発行さ
れた場合）、書き込みステータスビットおよび消去ステータスビット（ＳＲ４お
よびＳＲ５）が設定され、処理が禁止される。
【００８５】
パワーアップ（電源立ち上げ）後、処理コマンドがデバイスに対して発行され
る前に、シンクロナスフラッシュメモリが初期化される。ＶＣＣ、ＶＣＣＱ、お
よびＶＣＣＰに対して（同時に）電源が供給された後、クロックが安定し、ＲＰ
＃がＬＯＷからＨＩＧＨに変化する。ＲＰ＃がＨＩＧＨに移行した後、デバイス
内部の初期化が終了するには、遅延時間（一実施の形態においては、１００μｓ
の遅延時間）が必要である。デバイスの初期化が終了すると、デバイスは、アレ
イ読み取りモードになり、実行可能なコマンドがデバイスに対して発行される。
る前に、シンクロナスフラッシュメモリが初期化される。ＶＣＣ、ＶＣＣＱ、お
よびＶＣＣＰに対して（同時に）電源が供給された後、クロックが安定し、ＲＰ
＃がＬＯＷからＨＩＧＨに変化する。ＲＰ＃がＨＩＧＨに移行した後、デバイス
内部の初期化が終了するには、遅延時間（一実施の形態においては、１００μｓ
の遅延時間）が必要である。デバイスの初期化が終了すると、デバイスは、アレ
イ読み取りモードになり、実行可能なコマンドがデバイスに対して発行される。
【００８６】
デバイスＩＤ、メーカー互換ＩＤ、デバイス保護ビットおよびブロック保護ビ
ットの各々を読み出すためには、ＲＥＡＤ＿ＤＥＶＩＣＥ＿ＣＯＮＦＩＧＵＲＡ
ＴＩＯＮ（９０Ｈ）コマンドが発行される。このモードにおいては、所望の情報
を読み出すために特定のアドレスが指定される。メーカー互換ＩＤは、００００
００Ｈで読み出される。デバイスＩＤは、０００００１Ｈで読み出される。メー
カー互換およびデバイスＩＤは、ＤＱ０〜ＤＱ７に出力される。デバイス保護ビ
ットは、０００００３Ｈで読み出される。ブロック保護ビットの各々は、各ブロ
ックにおける３番目のアドレスロケーション（ｘｘ０００２Ｈ）で読み出される
。デバイス保護ビットおよびブロック保護ビットは、ＤＱ０に出力される。
ットの各々を読み出すためには、ＲＥＡＤ＿ＤＥＶＩＣＥ＿ＣＯＮＦＩＧＵＲＡ
ＴＩＯＮ（９０Ｈ）コマンドが発行される。このモードにおいては、所望の情報
を読み出すために特定のアドレスが指定される。メーカー互換ＩＤは、００００
００Ｈで読み出される。デバイスＩＤは、０００００１Ｈで読み出される。メー
カー互換およびデバイスＩＤは、ＤＱ０〜ＤＱ７に出力される。デバイス保護ビ
ットは、０００００３Ｈで読み出される。ブロック保護ビットの各々は、各ブロ
ックにおける３番目のアドレスロケーション（ｘｘ０００２Ｈ）で読み出される
。デバイス保護ビットおよびブロック保護ビットは、ＤＱ０に出力される。
【００８７】
アレイに対してデータを入力するには、連続的なクロックエッジで３つの連続
的なコマンドを発行する必要がある（各サイクルの間において、ＮＯＰコマンド
およびＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンドの発行が許されている）。初め
のサイクルにおいては、Ａ０〜Ａ７に対し、ＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧ
ＩＳＴＥＲコマンドがＷＲＩＴＥ＿ＳＥＴＵＰコマンド（４０Ｈ）とともに発行
され、ＢＡ０、ＢＡ１に対し、バンクアドレスが発行される。次のサイクルにお
いては、ＡＣＴＩＶＥコマンドが発行され、行アドレスがアクティブとなり、バ
ンクアドレスが確認される。３番目のサイクルは、ＷＲＩＴＥコマンドであり、
開始列、バンクアドレスおよびデータが発行される。ＣＡＳレイテンシが経過し
た後、次のクロックエッジでＩＳＭステータスビットが設定される。ＩＳＭがＷ
ＲＩＴＥ処理を実行している間、ＩＳＭステータスビット（ＳＲ７）は０になる
。ＩＳＭの制御下では、バンクに対してＲＥＡＤ処理が行われると、無効なデー
タが作成される。ＩＳＭステータスビット（ＳＲ７）が論理１に設定されると、
ＷＲＩＴＥ処理が終了し、このバンクはアレイ読み出しモードとなり、コマンド
の実行が可能となる。ハードウエアによって保護されたブロックに書き込みをす
る場合にも、第３のサイクルであるＷＲＩＴＥ処理を実行する前にＲＰ＃がＶＨ
Ｈに設定される必要があり、ＩＳＭによるＷＲＩＴＥ処理が終了するまで、ＲＰ
＃は、ＶＨＨに保持されなければならない。連続するサイクルでＬＣＲ−ＡＣＴ
ＩＶＥ−ＷＲＩＴＥコマンドシーケンスが終了していない場合、または、バンク
アドレスが３サイクルのいずれかにおいて変更された場合には、書き込みステー
タスビットおよび消去ステータスビット（ＳＲ４およびＳＲ５）が設定される。
ＩＳＭがＷＲＩＴＥ処理を開始すると、このＷＲＩＴＥ処理は、ＲＥＳＥＴ処理
が行われるか、パワーダウンが行われることがない限り、中止することはない。
ＲＥＳＥＴ処理が行われたり、パワーダウンが行われたりすると、いずれの場合
にも、書き込み中のデータが破壊される可能性がある。
的なコマンドを発行する必要がある（各サイクルの間において、ＮＯＰコマンド
およびＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンドの発行が許されている）。初め
のサイクルにおいては、Ａ０〜Ａ７に対し、ＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧ
ＩＳＴＥＲコマンドがＷＲＩＴＥ＿ＳＥＴＵＰコマンド（４０Ｈ）とともに発行
され、ＢＡ０、ＢＡ１に対し、バンクアドレスが発行される。次のサイクルにお
いては、ＡＣＴＩＶＥコマンドが発行され、行アドレスがアクティブとなり、バ
ンクアドレスが確認される。３番目のサイクルは、ＷＲＩＴＥコマンドであり、
開始列、バンクアドレスおよびデータが発行される。ＣＡＳレイテンシが経過し
た後、次のクロックエッジでＩＳＭステータスビットが設定される。ＩＳＭがＷ
ＲＩＴＥ処理を実行している間、ＩＳＭステータスビット（ＳＲ７）は０になる
。ＩＳＭの制御下では、バンクに対してＲＥＡＤ処理が行われると、無効なデー
タが作成される。ＩＳＭステータスビット（ＳＲ７）が論理１に設定されると、
ＷＲＩＴＥ処理が終了し、このバンクはアレイ読み出しモードとなり、コマンド
の実行が可能となる。ハードウエアによって保護されたブロックに書き込みをす
る場合にも、第３のサイクルであるＷＲＩＴＥ処理を実行する前にＲＰ＃がＶＨ
Ｈに設定される必要があり、ＩＳＭによるＷＲＩＴＥ処理が終了するまで、ＲＰ
＃は、ＶＨＨに保持されなければならない。連続するサイクルでＬＣＲ−ＡＣＴ
ＩＶＥ−ＷＲＩＴＥコマンドシーケンスが終了していない場合、または、バンク
アドレスが３サイクルのいずれかにおいて変更された場合には、書き込みステー
タスビットおよび消去ステータスビット（ＳＲ４およびＳＲ５）が設定される。
ＩＳＭがＷＲＩＴＥ処理を開始すると、このＷＲＩＴＥ処理は、ＲＥＳＥＴ処理
が行われるか、パワーダウンが行われることがない限り、中止することはない。
ＲＥＳＥＴ処理が行われたり、パワーダウンが行われたりすると、いずれの場合
にも、書き込み中のデータが破壊される可能性がある。
【００８８】
ＥＲＡＳＥシーケンスを実行すると、ブロック内の全てのビットが論理１に設
定される。ＥＲＡＳＥ処理を実行するのに必要なコマンドシーケンスは、ＷＲＩ
ＴＥ処理を実行するためのものと同様である。予期しないブロック消去が行われ
るのを防止してセキュリティを高めるために、あるブロックのＥＲＡＳＥ処理を
開始するには、連続的なクロックエッジで３つの連続的なコマンドを発行する必
要がある。初めのサイクルにおいては、Ａ０〜Ａ７に対してＬＯＡＤ＿ＣＯＭＭ
ＡＮＤ＿ＲＥＧＩＳＴＥＲコマンドがＥＲＡＳＥ＿ＳＥＴＵＰコマンド（２０Ｈ
）と共に発行され、ＢＡ０、ＢＡ１に対して消去されるブロックのバンクアドレ
スが発行される。次のサイクルにおいては、ＡＣＴＩＶＥコマンドが発行され、
Ａ１０、Ａ１１、ＢＡ０、ＢＡ１によって消去されるブロックのアドレスが指定
される。３番目のサイクルではＷＲＩＴＥコマンドが発行され、その間に、ＤＱ
０〜ＤＱ７に対してＥＲＡＳＥ＿ＣＯＮＦＩＲＭコマンド（Ｄ０Ｈ）が発行され
、バンクアドレスが再発行される。ＣＡＳレイテンシが経過した後、次のクロッ
クエッジでＩＳＭステータスビットが設定される。ＥＲＡＳＥ＿ＣＯＮＦＩＲＭ
コマンド（Ｄ０Ｈ）が発行された後、ＩＳＭは、アドレスが指定されたブロック
のＥＲＡＳＥ処理を開始する。アドレスが指定されているブロックが存在するバ
ンクに対してＲＥＡＤ処理が行われると、無効なデータが出力される。ＥＲＡＳ
Ｅ処理が終了すると、バンクはアレイ読み出しモードになり、コマンドの実行が
可能となる。ハードウエアによって保護されたブロックを消去する場合にも、第
３のサイクルであるＷＲＩＴＥ処理を実行する前にＲＰ＃がＶＨＨに設定される
必要があり、ＩＳＭによるＥＲＡＳＥ処理が終了する（ＳＲ７＝１）まで、ＲＰ
＃は、ＶＨＨに保持されなければならない。連続的なサイクルでＬＣＲ−ＡＣＴ
ＩＶＥ−ＷＲＩＴＥコマンドシーケンスが終了していない場合（各サイクルの間
において、ＮＯＰコマンドおよびＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンドの発
行が許されている）、または、１つ以上のコマンドサイクルでバンクアドレスが
変更されている場合には、書き込みステータスビットおよび消去ステータスビッ
ト（ＳＲ４およびＳＲ５）が設定され、処理が禁止される。
定される。ＥＲＡＳＥ処理を実行するのに必要なコマンドシーケンスは、ＷＲＩ
ＴＥ処理を実行するためのものと同様である。予期しないブロック消去が行われ
るのを防止してセキュリティを高めるために、あるブロックのＥＲＡＳＥ処理を
開始するには、連続的なクロックエッジで３つの連続的なコマンドを発行する必
要がある。初めのサイクルにおいては、Ａ０〜Ａ７に対してＬＯＡＤ＿ＣＯＭＭ
ＡＮＤ＿ＲＥＧＩＳＴＥＲコマンドがＥＲＡＳＥ＿ＳＥＴＵＰコマンド（２０Ｈ
）と共に発行され、ＢＡ０、ＢＡ１に対して消去されるブロックのバンクアドレ
スが発行される。次のサイクルにおいては、ＡＣＴＩＶＥコマンドが発行され、
Ａ１０、Ａ１１、ＢＡ０、ＢＡ１によって消去されるブロックのアドレスが指定
される。３番目のサイクルではＷＲＩＴＥコマンドが発行され、その間に、ＤＱ
０〜ＤＱ７に対してＥＲＡＳＥ＿ＣＯＮＦＩＲＭコマンド（Ｄ０Ｈ）が発行され
、バンクアドレスが再発行される。ＣＡＳレイテンシが経過した後、次のクロッ
クエッジでＩＳＭステータスビットが設定される。ＥＲＡＳＥ＿ＣＯＮＦＩＲＭ
コマンド（Ｄ０Ｈ）が発行された後、ＩＳＭは、アドレスが指定されたブロック
のＥＲＡＳＥ処理を開始する。アドレスが指定されているブロックが存在するバ
ンクに対してＲＥＡＤ処理が行われると、無効なデータが出力される。ＥＲＡＳ
Ｅ処理が終了すると、バンクはアレイ読み出しモードになり、コマンドの実行が
可能となる。ハードウエアによって保護されたブロックを消去する場合にも、第
３のサイクルであるＷＲＩＴＥ処理を実行する前にＲＰ＃がＶＨＨに設定される
必要があり、ＩＳＭによるＥＲＡＳＥ処理が終了する（ＳＲ７＝１）まで、ＲＰ
＃は、ＶＨＨに保持されなければならない。連続的なサイクルでＬＣＲ−ＡＣＴ
ＩＶＥ−ＷＲＩＴＥコマンドシーケンスが終了していない場合（各サイクルの間
において、ＮＯＰコマンドおよびＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンドの発
行が許されている）、または、１つ以上のコマンドサイクルでバンクアドレスが
変更されている場合には、書き込みステータスビットおよび消去ステータスビッ
ト（ＳＲ４およびＳＲ５）が設定され、処理が禁止される。
【００８９】
モードレジスタ１４８のコンテンツをＷＲＩＴＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳ
ＴＥＲコマンドによってＮＶモードレジスタにコピーしてもよい。ＮＶモードレ
ジスタに対して書き込みを行う前に、ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴ
ＥＲコマンドシーケンスを終了させ、ＮＶモードレジスタ内の全てのビットを論
理１に設定する必要がある。ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理
およびＷＲＩＴＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理を実行するのに必要な
コマンドシーケンスは、ＷＲＩＴＥ処理を実行するためのものと同様である。Ｅ
ＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理およびＷＲＩＴＥ＿ＮＶＭＯＤ
Ｅ＿ＲＥＧＩＳＴＥＲ処理を終了させるのに必要なＬＣＲ−ＡＣＴＩＶＥ−ＷＲ
ＩＴＥコマンドについての詳細な情報は、真理値表２に示されている。ＥＲＡＳ
Ｅ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンドシーケンスまたはＷＲＩＴＥ＿Ｎ
ＶＭＯＤＥＲＥＧＩＳＴＥＲコマンドシーケンスのＷＲＩＴＥサイクルが登録さ
れた後、ＲＥＡＤコマンドがアレイに対して発行される。現在実行中のＩＳＭ処
理が終了し、ＳＲ７＝１となるまでは、新たなＷＲＩＴＥ処理は許可されない。
ＴＥＲコマンドによってＮＶモードレジスタにコピーしてもよい。ＮＶモードレ
ジスタに対して書き込みを行う前に、ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴ
ＥＲコマンドシーケンスを終了させ、ＮＶモードレジスタ内の全てのビットを論
理１に設定する必要がある。ＥＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理
およびＷＲＩＴＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理を実行するのに必要な
コマンドシーケンスは、ＷＲＩＴＥ処理を実行するためのものと同様である。Ｅ
ＲＡＳＥ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲ処理およびＷＲＩＴＥ＿ＮＶＭＯＤ
Ｅ＿ＲＥＧＩＳＴＥＲ処理を終了させるのに必要なＬＣＲ−ＡＣＴＩＶＥ−ＷＲ
ＩＴＥコマンドについての詳細な情報は、真理値表２に示されている。ＥＲＡＳ
Ｅ＿ＮＶＭＯＤＥ＿ＲＥＧＩＳＴＥＲコマンドシーケンスまたはＷＲＩＴＥ＿Ｎ
ＶＭＯＤＥＲＥＧＩＳＴＥＲコマンドシーケンスのＷＲＩＴＥサイクルが登録さ
れた後、ＲＥＡＤコマンドがアレイに対して発行される。現在実行中のＩＳＭ処
理が終了し、ＳＲ７＝１となるまでは、新たなＷＲＩＴＥ処理は許可されない。
【００９０】
ＢＬＯＣＫ＿ＰＲＯＴＥＣＴシーケンスを実行することにより、所定のブロッ
クに対する第１レベルのソフトウエア／ハードウエア保護を行うことができる。
メモリは、１つのビットで１６個のブロックを保護する１６ビットレジスタを有
する。また、メモリは、書き込み処理や消去処理を防止してデバイス全体のデー
タを保護するためのデバイスビットを提供するレジスタを備える。ＢＬＯＣＫ＿
ＰＲＯＴＥＣＴ処理を実行するのに必要なコマンドシーケンスは、ＷＲＩＴＥ処
理を実行するためのものと同様である。予期しないブロック消去が行われるのを
防止してセキュリティを高めるために、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理を開始
するには、３つの連続的なコマンドを発行する必要がある。初めのサイクルにお
いては、Ａ０〜Ａ７に対してＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧＩＳＴＥＲコマ
ンドがＰＲＯＴＥＣＴ＿ＳＥＴＵＰコマンド（６０Ｈ）と共に発行され、ＢＡ０
、ＢＡ１に対して保護すべきブロックのバンクアドレスが発行される。次のサイ
クルにおいては、ＡＣＴＩＶＥコマンドが発行され、保護されるべきブロックの
行がアクティブになり、バンクアドレスが確認される。３番目のサイクルでは、
ＷＲＩＴＥコマンドが発行され、その間に、ＤＱ０〜ＤＱ７に対してＢＬＯＣＫ
＿ＰＲＯＴＥＣＴ＿ＣＯＮＦＩＲＭコマンド（０１Ｈ）が発行され、バンクアド
レスが再発行される。ＣＡＳレイテンシが経過した後、次のクロックエッジでＩ
ＳＭステータスビットが設定される。そして、ＩＳＭは、ＰＲＯＴＥＣＴ処理を
開始する。連続的なサイクルでＬＣＲ−ＡＣＴＩＶＥ−ＷＲＩＴＥコマンドシー
ケンスが終了していない場合、（各サイクルの間において、ＮＯＰコマンドおよ
びＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンドの発行が許されている）、または、
バンクアドレスが変更された場合には、ＷＲＩＴＥステータスビットおよび消去
ステータスビット（ＳＲ４およびＳＲ５）が設定され、処理が禁止される。ＩＳ
Ｍステータスビット（ＳＲ７）が論理１に設定されると、ＰＲＯＴＥＣＴ処理が
終了し、そのバンクはアレイ読み出しモードとなり、コマンドの実行が可能とな
る。ブロック保護ビットが一旦１（保護）に設定されると、ＵＮＰＲＯＴＥＣＴ
＿ＡＬＬ＿ＢＬＯＣＫＳコマンドによって０にリセットする以外には、この保護
ビットを変更できなくなる。ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳコマン
ドシーケンスは、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴコマンドに類似しているが、第３
のサイクルでは、ＷＲＩＴＥコマンドがＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣ
ＫＳ＿ＣＯＮＦＩＲＭコマンド（Ｄ０Ｈ）と共に発行され、アドレスが「ドント
ケア」に指定される。真理値表２には、さらに他の情報も含まれている。ロケー
ション０および１５のブロックでは、さらにセキュリティが高まっている。ロケ
ーション０および１５のブロック保護ビットが一旦１（保護）に設定されると、
各ビットは、ＵＮＰＲＯＴＥＣＴ処理の３番目のサイクルの前にＲＰ＃をＶＨＨ
にし、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理またはＵＮＰＲＯＴＥＣＴ ＡＬＬ＿Ｂ
ＬＯＣＫＳ処理が終了するまで（ＳＲ７＝１）ＶＨＨに保持されなければ、ビッ
トが０にリセットされない。さらに、デバイス保護ビットがセットされた場合、
前記３番目のサイクルの前にＲＰ＃をＶＨＨにし、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ
処理又はＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳ処理が終了するまでＶＨＨ
に保持させる必要がある。ブロックの保護ステータスの確認は、ＲＥＡＤ＿ＤＥ
ＶＩＣＥ＿ＣＯＮＦＩＧＵＲＡＴＩＯＮコマンド（９０Ｈ）を発行することによ
って行われる。
クに対する第１レベルのソフトウエア／ハードウエア保護を行うことができる。
メモリは、１つのビットで１６個のブロックを保護する１６ビットレジスタを有
する。また、メモリは、書き込み処理や消去処理を防止してデバイス全体のデー
タを保護するためのデバイスビットを提供するレジスタを備える。ＢＬＯＣＫ＿
ＰＲＯＴＥＣＴ処理を実行するのに必要なコマンドシーケンスは、ＷＲＩＴＥ処
理を実行するためのものと同様である。予期しないブロック消去が行われるのを
防止してセキュリティを高めるために、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理を開始
するには、３つの連続的なコマンドを発行する必要がある。初めのサイクルにお
いては、Ａ０〜Ａ７に対してＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧＩＳＴＥＲコマ
ンドがＰＲＯＴＥＣＴ＿ＳＥＴＵＰコマンド（６０Ｈ）と共に発行され、ＢＡ０
、ＢＡ１に対して保護すべきブロックのバンクアドレスが発行される。次のサイ
クルにおいては、ＡＣＴＩＶＥコマンドが発行され、保護されるべきブロックの
行がアクティブになり、バンクアドレスが確認される。３番目のサイクルでは、
ＷＲＩＴＥコマンドが発行され、その間に、ＤＱ０〜ＤＱ７に対してＢＬＯＣＫ
＿ＰＲＯＴＥＣＴ＿ＣＯＮＦＩＲＭコマンド（０１Ｈ）が発行され、バンクアド
レスが再発行される。ＣＡＳレイテンシが経過した後、次のクロックエッジでＩ
ＳＭステータスビットが設定される。そして、ＩＳＭは、ＰＲＯＴＥＣＴ処理を
開始する。連続的なサイクルでＬＣＲ−ＡＣＴＩＶＥ−ＷＲＩＴＥコマンドシー
ケンスが終了していない場合、（各サイクルの間において、ＮＯＰコマンドおよ
びＣＯＭＭＡＮＤ＿ＩＮＨＩＢＩＴコマンドの発行が許されている）、または、
バンクアドレスが変更された場合には、ＷＲＩＴＥステータスビットおよび消去
ステータスビット（ＳＲ４およびＳＲ５）が設定され、処理が禁止される。ＩＳ
Ｍステータスビット（ＳＲ７）が論理１に設定されると、ＰＲＯＴＥＣＴ処理が
終了し、そのバンクはアレイ読み出しモードとなり、コマンドの実行が可能とな
る。ブロック保護ビットが一旦１（保護）に設定されると、ＵＮＰＲＯＴＥＣＴ
＿ＡＬＬ＿ＢＬＯＣＫＳコマンドによって０にリセットする以外には、この保護
ビットを変更できなくなる。ＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳコマン
ドシーケンスは、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴコマンドに類似しているが、第３
のサイクルでは、ＷＲＩＴＥコマンドがＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣ
ＫＳ＿ＣＯＮＦＩＲＭコマンド（Ｄ０Ｈ）と共に発行され、アドレスが「ドント
ケア」に指定される。真理値表２には、さらに他の情報も含まれている。ロケー
ション０および１５のブロックでは、さらにセキュリティが高まっている。ロケ
ーション０および１５のブロック保護ビットが一旦１（保護）に設定されると、
各ビットは、ＵＮＰＲＯＴＥＣＴ処理の３番目のサイクルの前にＲＰ＃をＶＨＨ
にし、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理またはＵＮＰＲＯＴＥＣＴ ＡＬＬ＿Ｂ
ＬＯＣＫＳ処理が終了するまで（ＳＲ７＝１）ＶＨＨに保持されなければ、ビッ
トが０にリセットされない。さらに、デバイス保護ビットがセットされた場合、
前記３番目のサイクルの前にＲＰ＃をＶＨＨにし、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ
処理又はＵＮＰＲＯＴＥＣＴ＿ＡＬＬ＿ＢＬＯＣＫＳ処理が終了するまでＶＨＨ
に保持させる必要がある。ブロックの保護ステータスの確認は、ＲＥＡＤ＿ＤＥ
ＶＩＣＥ＿ＣＯＮＦＩＧＵＲＡＴＩＯＮコマンド（９０Ｈ）を発行することによ
って行われる。
【００９１】
ＤＥＶＩＣＥ＿ＰＲＯＴＥＣＴシーケンスを実行すると、デバイスの保護ビッ
トが１に設定され、ブロック保護ビットの変更が防止される。ＤＥＶＩＣＥ＿Ｐ
ＲＯＴＥＣＴ処理を実行するのに必要なコマンドシーケンスは、ＷＲＩＴＥ処理
を実行するためのものと同様である。ＤＥＶＩＣＥ＿ＰＲＯＴＥＣＴシーケンス
を開始するには３つの連続したコマンドサイクルが必要となる。初めのサイクル
では、Ａ０〜Ａ７に対してＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧＩＳＴＥＲコマン
ドがＰＲＯＴＥＣＴ＿ＳＥＴＵＰコマンド（６０Ｈ）と共に発行され、ＢＡ０、
ＢＡ１に対してバンクアドレスが発行される。バンクアドレスは、「ドントケア
」であるが、３つのサイクルの全てに対して同一のバンクアドレスを使用しなけ
ればならない。次のコマンドは、ＡＣＴＩＶＥである。３番目のサイクルは、Ｗ
ＲＩＴＥサイクルである。ＷＲＩＴＥサイクルの間、ＤＱ０〜ＤＱ７に対してＤ
ＥＶＩＣＥ＿ＰＲＯＴＥＣＴコマンド（Ｆ１Ｈ）が発行され、ＲＰ＃がＶＨＨに
なる。ＣＡＳレイテンシが経過した後、次のクロックエッジでＩＳＭステータス
ビットが設定される。デバイスに対して実行可能なコマンドを発行することが可
能になる。ＲＰ＃は、ＷＲＩＴＥ処理が終了する（ＳＲ７＝１）までは、ＶＨＨ
に保持されなければならない。現在実行中のＩＳＭ処理が終了するまでは、新た
なＷＲＩＴＥ処理の実行は許されない。デバイス保護ビットが一旦１に設定され
ると、ＲＰ＃がＶＨＨにならない限り、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理やＢＬ
ＯＣＫ＿ＵＮＰＲＯＴＥＣＴ処理は実行することができない。デバイス保護ビッ
トは、ＷＲＩＴＥ処理またはＥＲＡＳＥ処理に影響を与えない。ブロック保護処
理およびデバイス保護処理についてのより詳細な情報を表４に示す。
トが１に設定され、ブロック保護ビットの変更が防止される。ＤＥＶＩＣＥ＿Ｐ
ＲＯＴＥＣＴ処理を実行するのに必要なコマンドシーケンスは、ＷＲＩＴＥ処理
を実行するためのものと同様である。ＤＥＶＩＣＥ＿ＰＲＯＴＥＣＴシーケンス
を開始するには３つの連続したコマンドサイクルが必要となる。初めのサイクル
では、Ａ０〜Ａ７に対してＬＯＡＤ＿ＣＯＭＭＡＮＤ＿ＲＥＧＩＳＴＥＲコマン
ドがＰＲＯＴＥＣＴ＿ＳＥＴＵＰコマンド（６０Ｈ）と共に発行され、ＢＡ０、
ＢＡ１に対してバンクアドレスが発行される。バンクアドレスは、「ドントケア
」であるが、３つのサイクルの全てに対して同一のバンクアドレスを使用しなけ
ればならない。次のコマンドは、ＡＣＴＩＶＥである。３番目のサイクルは、Ｗ
ＲＩＴＥサイクルである。ＷＲＩＴＥサイクルの間、ＤＱ０〜ＤＱ７に対してＤ
ＥＶＩＣＥ＿ＰＲＯＴＥＣＴコマンド（Ｆ１Ｈ）が発行され、ＲＰ＃がＶＨＨに
なる。ＣＡＳレイテンシが経過した後、次のクロックエッジでＩＳＭステータス
ビットが設定される。デバイスに対して実行可能なコマンドを発行することが可
能になる。ＲＰ＃は、ＷＲＩＴＥ処理が終了する（ＳＲ７＝１）までは、ＶＨＨ
に保持されなければならない。現在実行中のＩＳＭ処理が終了するまでは、新た
なＷＲＩＴＥ処理の実行は許されない。デバイス保護ビットが一旦１に設定され
ると、ＲＰ＃がＶＨＨにならない限り、ＢＬＯＣＫ＿ＰＲＯＴＥＣＴ処理やＢＬ
ＯＣＫ＿ＵＮＰＲＯＴＥＣＴ処理は実行することができない。デバイス保護ビッ
トは、ＷＲＩＴＥ処理またはＥＲＡＳＥ処理に影響を与えない。ブロック保護処
理およびデバイス保護処理についてのより詳細な情報を表４に示す。
【００９２】
【表９】
【００９３】
ＩＳＭステータスビット（ＳＲ７）が設定された後、デバイス／バンク（ＳＲ
０）、デバイス保護（ＳＲ３）、バンクＡ０（ＳＲ１）、バンクＡ１（ＳＲ２）
、書き込み／保護ブロック（ＳＲ４）および消去／非保護（ＳＲ５）の各ステー
タスビットがチェックされる。ＳＲ３、ＳＲ４、ＳＲ５のステータスビットのう
ちの1つ、またはこれらのステータスビットの組み合わせ（幾つか）が設定され
ている場合には、処理の際にエラーが発生する。ＩＳＭはＳＲ３、ＳＲ４、ＳＲ
５のビットをリセットすることはできない。これらのビットをクリアするために
は、ＣＬＥＡＲ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲコマンド（５０Ｈ）を発行す
る必要がある。表５は、ＳＲ３、ＳＲ４、ＳＲ５の組み合わせによるエラーを示
す。
０）、デバイス保護（ＳＲ３）、バンクＡ０（ＳＲ１）、バンクＡ１（ＳＲ２）
、書き込み／保護ブロック（ＳＲ４）および消去／非保護（ＳＲ５）の各ステー
タスビットがチェックされる。ＳＲ３、ＳＲ４、ＳＲ５のステータスビットのう
ちの1つ、またはこれらのステータスビットの組み合わせ（幾つか）が設定され
ている場合には、処理の際にエラーが発生する。ＩＳＭはＳＲ３、ＳＲ４、ＳＲ
５のビットをリセットすることはできない。これらのビットをクリアするために
は、ＣＬＥＡＲ＿ＳＴＡＴＵＳ＿ＲＥＧＩＳＴＥＲコマンド（５０Ｈ）を発行す
る必要がある。表５は、ＳＲ３、ＳＲ４、ＳＲ５の組み合わせによるエラーを示
す。
【００９４】
【表１０】
【００９５】
シンクロナスフラッシュメモリは、コードおよびデータストレージの高度な要
求を満たすように設計、製造される。このようなレベルの信頼性を確保するため
、ＷＲＩＴＥサイクル間またはＥＲＡＳＥサイクル間において、ＶＣＣＰは、Ｖ
ｃｃに保持されなければならない。この制約が満たされることなく処理が実行さ
れる場合には、デバイスにおいて実行されるＷＲＩＴＥサイクルの回数やＥＲＡ
ＳＥサイクルの回数が減少する。各ブロックは、最低で１００，０００回の書き
込み／消去が可能なように設計、製造される。
求を満たすように設計、製造される。このようなレベルの信頼性を確保するため
、ＷＲＩＴＥサイクル間またはＥＲＡＳＥサイクル間において、ＶＣＣＰは、Ｖ
ｃｃに保持されなければならない。この制約が満たされることなく処理が実行さ
れる場合には、デバイスにおいて実行されるＷＲＩＴＥサイクルの回数やＥＲＡ
ＳＥサイクルの回数が減少する。各ブロックは、最低で１００，０００回の書き
込み／消去が可能なように設計、製造される。
【００９６】
シンクロナスフラッシュメモリは、幾つかの省電力機能を有し、この省電力機
能はアレイ読み出しモードで使用することで、電力を節約することができる。デ
ィープパワーダウンモードは、ＲＰ＃をＶＳＳ±０．２Ｖにすることによって実
行することができる。このモードでは、電流量（ＩＣＣ）が小さく、例えば、最
大で５０μＡである。ＣＳ＃がＨＩＧＨになると、デバイスは、アクティブスタ
ンバイモードに入る。このモードにおいても、低電流であり、電流量（ＩＣＣ）
は、例えば、最大で３０ｍＡである。ＣＳ＃が書き込み処理、消去処理、または
、保護処理中にＨＩＧＨになると、ＩＳＭはＷＲＩＴＥ処理を続行し、デバイス
は、処理が終了するまでアクティブＩｃｃｐ電力を消費する。
能はアレイ読み出しモードで使用することで、電力を節約することができる。デ
ィープパワーダウンモードは、ＲＰ＃をＶＳＳ±０．２Ｖにすることによって実
行することができる。このモードでは、電流量（ＩＣＣ）が小さく、例えば、最
大で５０μＡである。ＣＳ＃がＨＩＧＨになると、デバイスは、アクティブスタ
ンバイモードに入る。このモードにおいても、低電流であり、電流量（ＩＣＣ）
は、例えば、最大で３０ｍＡである。ＣＳ＃が書き込み処理、消去処理、または
、保護処理中にＨＩＧＨになると、ＩＳＭはＷＲＩＴＥ処理を続行し、デバイス
は、処理が終了するまでアクティブＩｃｃｐ電力を消費する。
【００９７】
図１６は、本発明の一実施の形態に係る自己同期（self-timed）書き込みシー
ケンスのフローチャートである。このシーケンスは、コマンドレジスタ（コード
４０Ｈ）のロード、アクティブコマンドおよび行アドレスの受け取り、書き込み
コマンドおよび列アドレスの受け取りを含む。そして、このシーケンスでは、ス
テータスレジスタに対してポーリングが行われ、書き込みが終了しているかどう
かが判定される。ポーリングによってステータスレジスタビット７（ＳＲ７）が
監視され、ステータスレジスタビット７が１に設定されているかどうかが判定さ
れる。また、オプションとして、ステータスチェックを実行するようにしてもよ
い。書き込み処理が終了すると、アレイがアレイ読み出しモードに入る。
ケンスのフローチャートである。このシーケンスは、コマンドレジスタ（コード
４０Ｈ）のロード、アクティブコマンドおよび行アドレスの受け取り、書き込み
コマンドおよび列アドレスの受け取りを含む。そして、このシーケンスでは、ス
テータスレジスタに対してポーリングが行われ、書き込みが終了しているかどう
かが判定される。ポーリングによってステータスレジスタビット７（ＳＲ７）が
監視され、ステータスレジスタビット７が１に設定されているかどうかが判定さ
れる。また、オプションとして、ステータスチェックを実行するようにしてもよ
い。書き込み処理が終了すると、アレイがアレイ読み出しモードに入る。
【００９８】
図１７は、本発明の一実施の形態に係る完全な読み出しステータスチェックシ
ーケンスのフローチャートを示す。このシーケンスでは、ステータスレジスタビ
ット４（ＳＲ４）がチェックされ、０に設定されているかどうか判定される。Ｓ
Ｒ４が１であれば、書き込み処理の際にエラーが発生したとされる。そして、こ
のシーケンスでは、ステータスレジスタビット３（ＳＲ３）がチェックされ、０
に設定されているかどうかが判定される。ＳＲ３が１であれば、書き込み処理の
際に無効書き込みエラーが発生したとされる。
ーケンスのフローチャートを示す。このシーケンスでは、ステータスレジスタビ
ット４（ＳＲ４）がチェックされ、０に設定されているかどうか判定される。Ｓ
Ｒ４が１であれば、書き込み処理の際にエラーが発生したとされる。そして、こ
のシーケンスでは、ステータスレジスタビット３（ＳＲ３）がチェックされ、０
に設定されているかどうかが判定される。ＳＲ３が１であれば、書き込み処理の
際に無効書き込みエラーが発生したとされる。
【００９９】
図１８は、本発明の一実施の形態に係る自己同期ブロック消去シーケンスのフ
ローチャートを示す。このシーケンスは、コマンドレジスタ（コード２０Ｈ）の
ロード、アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモ
リは、ブロックが保護されているかどうかを判定する。ブロックが保護されてい
なければ、メモリはブロックに対して書き込み処理（Ｄ０Ｈ）を実行し、ステー
タスレジスタを監視し、処理が終了しているかどうかを判定する。また、オプシ
ョンとして、ステータスチェックを実行するようにしてもよい。消去処理が終了
すると、メモリはアレイ読み出しモードに入る。ブロックが保護されていれば、
ＲＰ＃信号が高電圧（ＶＨＨ）になっていない限り、消去処理を実行することは
できない。
ローチャートを示す。このシーケンスは、コマンドレジスタ（コード２０Ｈ）の
ロード、アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモ
リは、ブロックが保護されているかどうかを判定する。ブロックが保護されてい
なければ、メモリはブロックに対して書き込み処理（Ｄ０Ｈ）を実行し、ステー
タスレジスタを監視し、処理が終了しているかどうかを判定する。また、オプシ
ョンとして、ステータスチェックを実行するようにしてもよい。消去処理が終了
すると、メモリはアレイ読み出しモードに入る。ブロックが保護されていれば、
ＲＰ＃信号が高電圧（ＶＨＨ）になっていない限り、消去処理を実行することは
できない。
【０１００】
図１９は、本発明の一実施の形態に係る完全なブロック消去ステータスチェッ
クシーケンスのフローチャートを示す。このシーケンスでは、ステータスレジス
タが監視され、コマンドシーケンスエラーが発生したかどうかが確認される（Ｓ
Ｒ４＝１またはＳＲ５＝１）。ＳＲ３が１に設定されていれば、無効消去エラー
または非保護エラー（保護違反エラー）が発生する。ＳＲ５が１に設定されてい
れば、ブロック消去エラーまたは非保護エラー（保護違反エラー）が発生する。
クシーケンスのフローチャートを示す。このシーケンスでは、ステータスレジス
タが監視され、コマンドシーケンスエラーが発生したかどうかが確認される（Ｓ
Ｒ４＝１またはＳＲ５＝１）。ＳＲ３が１に設定されていれば、無効消去エラー
または非保護エラー（保護違反エラー）が発生する。ＳＲ５が１に設定されてい
れば、ブロック消去エラーまたは非保護エラー（保護違反エラー）が発生する。
【０１０１】
図２０は、本発明の一実施の形態に係るブロック保護シーケンスのフローチャ
ートを示す。このシーケンスは、コマンドレジスタ（コード６０Ｈ）のロード、
アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは、ブ
ロックが保護されているかどうかを判定する。ブロックが保護されていなければ
、ブロックに対してメモリは書き込み処理（０１Ｈ）を実行し、ステータスレジ
スタを監視し、処理が終了しているかどうかをチェックする。また、オプション
として、ステータスチェックを実行するようにしてもよい。ブロック保護処理が
終了すると、メモリはアレイ読み出しモードに入る。ブロックが保護されていれ
ば、ＲＰ＃信号が高電圧（ＶＨＨ）になっていない限り、消去処理を実行するこ
とはできない。
ートを示す。このシーケンスは、コマンドレジスタ（コード６０Ｈ）のロード、
アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは、ブ
ロックが保護されているかどうかを判定する。ブロックが保護されていなければ
、ブロックに対してメモリは書き込み処理（０１Ｈ）を実行し、ステータスレジ
スタを監視し、処理が終了しているかどうかをチェックする。また、オプション
として、ステータスチェックを実行するようにしてもよい。ブロック保護処理が
終了すると、メモリはアレイ読み出しモードに入る。ブロックが保護されていれ
ば、ＲＰ＃信号が高電圧（ＶＨＨ）になっていない限り、消去処理を実行するこ
とはできない。
【０１０２】
図２１は、本発明の一実施の形態に係る完全なブロックステータスチェックシ
ーケンスのフローチャートを示す。このシーケンスでは、ステータスレジスタビ
ット３、４、５が監視され、エラーが検出されたかどうかが判定される。
ーケンスのフローチャートを示す。このシーケンスでは、ステータスレジスタビ
ット３、４、５が監視され、エラーが検出されたかどうかが判定される。
【０１０３】
図２２は、本発明の一実施の形態に係るデバイス保護シーケンスのフローチャ
ートを示す。このシーケンスは、コマンドレジスタ（コード６０Ｈ）のロード、
アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは、Ｒ
Ｐ＃がＶＨＨになっているかどうかを判定する。メモリは、書き込み処理（Ｆ１
Ｈ）を実行し、ステータスレジスタを監視し、書き込み処理が終了しているかど
うかをチェックする。また、オプションとして、ステータスチェックを実行する
ようにしてもよい。デバイス保護処理が終了すると、メモリはアレイ読み出しモ
ードに入る。
ートを示す。このシーケンスは、コマンドレジスタ（コード６０Ｈ）のロード、
アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは、Ｒ
Ｐ＃がＶＨＨになっているかどうかを判定する。メモリは、書き込み処理（Ｆ１
Ｈ）を実行し、ステータスレジスタを監視し、書き込み処理が終了しているかど
うかをチェックする。また、オプションとして、ステータスチェックを実行する
ようにしてもよい。デバイス保護処理が終了すると、メモリはアレイ読み出しモ
ードに入る。
【０１０４】
図２３は、本発明の一実施の形態に係るブロック保護解除シーケンスのフロー
チャートを示す。このシーケンスは、コマンドレジスタのロード（コード６０Ｈ
）、アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは
、当該メモリデバイスが保護されているかどうかを判定する。保護されていない
場合、メモリは、ブートロケーション（ブロック０および１５）が保護されてい
るかどうかを判定する。いずれのブロックも保護されていない場合、メモリはブ
ロックに対して書き込み処理（Ｄ０Ｈ）を実行し、ステータスレジスタを監視し
、書き込み処理が終了しているかどうかをチェックする。オプションとして、ス
テータスチェックを実行するようにしてもよい。全ブロック保護解除処理が終了
すると、メモリはアレイ読み出しモードになる。デバイスが保護されている場合
、ＲＰ＃信号が高電圧（ＶＨＨ）になっていない限り、消去処理を実行すること
はできない。同様に、各ブートロケーションが保護されている場合には、メモリ
は、全てのブロックの保護を解除するべきかどうかを判定する。
チャートを示す。このシーケンスは、コマンドレジスタのロード（コード６０Ｈ
）、アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは
、当該メモリデバイスが保護されているかどうかを判定する。保護されていない
場合、メモリは、ブートロケーション（ブロック０および１５）が保護されてい
るかどうかを判定する。いずれのブロックも保護されていない場合、メモリはブ
ロックに対して書き込み処理（Ｄ０Ｈ）を実行し、ステータスレジスタを監視し
、書き込み処理が終了しているかどうかをチェックする。オプションとして、ス
テータスチェックを実行するようにしてもよい。全ブロック保護解除処理が終了
すると、メモリはアレイ読み出しモードになる。デバイスが保護されている場合
、ＲＰ＃信号が高電圧（ＶＨＨ）になっていない限り、消去処理を実行すること
はできない。同様に、各ブートロケーションが保護されている場合には、メモリ
は、全てのブロックの保護を解除するべきかどうかを判定する。
【０１０５】
図２４は、モードレジスタを初期化およびロードする処理のタイミングを示す
。モードレジスタは、ロードモードレジスタコマンドの発行と、アドレスライン
に対する処理コード（オペコード：opcode）の発行によってプログラムされる。
オペコードは、モードレジスタにロードされる。上述したように、不揮発性モー
ドレジスタのコンテンツは、立ち上がり（power-up）の際に、自動的にモードレ
ジスタにロードされ、ロードモードレジスタ処理が必要とならない場合もある。
。モードレジスタは、ロードモードレジスタコマンドの発行と、アドレスライン
に対する処理コード（オペコード：opcode）の発行によってプログラムされる。
オペコードは、モードレジスタにロードされる。上述したように、不揮発性モー
ドレジスタのコンテンツは、立ち上がり（power-up）の際に、自動的にモードレ
ジスタにロードされ、ロードモードレジスタ処理が必要とならない場合もある。
【０１０６】
図２５は、クロックサスペンドモード処理のタイミングを示し、図２６は、別
のバースト読み出し処理のタイミングを示している。図２７は、バンク読み出し
アクセスを交互に行う際のタイミングを示している。ここで、バンクアドレスを
変更するためには、アクティブコマンドが必要である。図２８は、フルページバ
ースト読み出し処理を示す。フルページバーストは、自己同期方式で行われるこ
となく、終了コマンドの発行を必要とする。
のバースト読み出し処理のタイミングを示している。図２７は、バンク読み出し
アクセスを交互に行う際のタイミングを示している。ここで、バンクアドレスを
変更するためには、アクティブコマンドが必要である。図２８は、フルページバ
ースト読み出し処理を示す。フルページバーストは、自己同期方式で行われるこ
となく、終了コマンドの発行を必要とする。
【０１０７】
図２９は、データマスク信号を使用した読み出し処理のタイミングを示す。Ｄ
ＱＭ信号は、ＤＱ端子にＤｏｕｔ ｍ＋ｌが出力されないように、データ出力を
マスクするために使用される。
ＱＭ信号は、ＤＱ端子にＤｏｕｔ ｍ＋ｌが出力されないように、データ出力を
マスクするために使用される。
【０１０８】
図３０は、書き込み処理を行った後、異なるバンクに対して読み出し処理を行
う場合のタイミングを示している。この処理においては、書き込み処理が、バン
クａに対して行われ、その後、読み出し処理が、バンクｂに対して行われる。各
々のバンクにおいて同一の行がアクセスされる。
う場合のタイミングを示している。この処理においては、書き込み処理が、バン
クａに対して行われ、その後、読み出し処理が、バンクｂに対して行われる。各
々のバンクにおいて同一の行がアクセスされる。
【０１０９】
図３１は、書き込み処理を行った後、同一のバンクに対して読み出し処理を行
う場合のタイミングを示している。この処理においては、書き込み処理が、バン
クａに対して行われ、その後、読み出し処理が、バンクａに対して行われる。読
み出し処理において、別の行がアクセスされ、メモリは、書き込み処理が終了す
るのを待機する必要がある。これは、図３０に示すような読み出し処理の場合、
即ち、読み出し処理の開始の際に書き込み処理による遅延時間が生じない場合と
は異なる。
う場合のタイミングを示している。この処理においては、書き込み処理が、バン
クａに対して行われ、その後、読み出し処理が、バンクａに対して行われる。読
み出し処理において、別の行がアクセスされ、メモリは、書き込み処理が終了す
るのを待機する必要がある。これは、図３０に示すような読み出し処理の場合、
即ち、読み出し処理の開始の際に書き込み処理による遅延時間が生じない場合と
は異なる。
【０１１０】
ゼロレイテンシ書き込み処理／ゼロバスターンアラウンド
シンクロナスフラッシュメモリは、書き込み処理にレイテンシを必要としない
。つまり、読み出し処理と同様に書き込み処理にレイテンシを必要とするＳＤＲ
ＡＭとは異なる。ＳＤＲＡＭの場合に較べ、システムバスにおける書き込み処理
のサイクルが少ないため、システムの読み出しスループットが向上する。図１２
に示すように、書き込みデータＤｉｎの供給と、書き込みコマンドおよび列アド
レスの供給とは、同一のクロックサイクルで行われる。図１２において、クロッ
クサイクルＴ１は、ＮＯＰコマンドでなくともよい（図３０参照）。読み出しコ
マンドは、書き込みデータの供給後の次のクロックサイクルで供給される。従っ
て、読み出し処理においては、読み出しコマンドが供給された後、所定のサイク
ル数にわたってＤＱ接続端子が利用可能である必要があるが（レイテンシ有り）
、書き込み処理においては、書き込みコマンドが供給された直後にＤＱ接続端子
が利用可能となる（レイテンシ無し）。つまり、本発明は、ゼロバスターンアラ
ウンド機能を提供する。この機能は、読み出し処理と書き込み処理とを交互に行
う際、システムバスにおいて複数の待機時間を必要とするＳＤＲＡＭの場合とは
大幅に異なる。シンクロナスフラッシュにおけるこれらの２つの特徴によってバ
スのスループットが向上する 図３２に本発明のシステム３００を例示する。システム３００は、シンクロナ
スメモリ３０２を有する。このようなシンクロナスメモリ３０２は、ＤＱ入力端
子３０６に供給された書き込みデータを格納するための書き込みラッチ３０４を
内部に有する。書き込みラッチ３０４は、メモリアレイ３１０に接続される。ま
た、メモリアレイは、数多くのアドレス指定可能なブロックに配列される。ある
バンクでデータを書き込みしている間に他のブロックに対する読み出し処理を実
行することができる。アレイのメモリセルは、不揮発性メモリセルを使用しても
よい。データ通信接続端子３０６は、プロセッサ３２０や他のメモリコントロー
ラなどの外部デバイスと双方向通信を行うために使用される。
。つまり、読み出し処理と同様に書き込み処理にレイテンシを必要とするＳＤＲ
ＡＭとは異なる。ＳＤＲＡＭの場合に較べ、システムバスにおける書き込み処理
のサイクルが少ないため、システムの読み出しスループットが向上する。図１２
に示すように、書き込みデータＤｉｎの供給と、書き込みコマンドおよび列アド
レスの供給とは、同一のクロックサイクルで行われる。図１２において、クロッ
クサイクルＴ１は、ＮＯＰコマンドでなくともよい（図３０参照）。読み出しコ
マンドは、書き込みデータの供給後の次のクロックサイクルで供給される。従っ
て、読み出し処理においては、読み出しコマンドが供給された後、所定のサイク
ル数にわたってＤＱ接続端子が利用可能である必要があるが（レイテンシ有り）
、書き込み処理においては、書き込みコマンドが供給された直後にＤＱ接続端子
が利用可能となる（レイテンシ無し）。つまり、本発明は、ゼロバスターンアラ
ウンド機能を提供する。この機能は、読み出し処理と書き込み処理とを交互に行
う際、システムバスにおいて複数の待機時間を必要とするＳＤＲＡＭの場合とは
大幅に異なる。シンクロナスフラッシュにおけるこれらの２つの特徴によってバ
スのスループットが向上する 図３２に本発明のシステム３００を例示する。システム３００は、シンクロナ
スメモリ３０２を有する。このようなシンクロナスメモリ３０２は、ＤＱ入力端
子３０６に供給された書き込みデータを格納するための書き込みラッチ３０４を
内部に有する。書き込みラッチ３０４は、メモリアレイ３１０に接続される。ま
た、メモリアレイは、数多くのアドレス指定可能なブロックに配列される。ある
バンクでデータを書き込みしている間に他のブロックに対する読み出し処理を実
行することができる。アレイのメモリセルは、不揮発性メモリセルを使用しても
よい。データ通信接続端子３０６は、プロセッサ３２０や他のメモリコントロー
ラなどの外部デバイスと双方向通信を行うために使用される。
【０１１１】
データバッファ３３０は、データ通信端子に接続され、双方向データ通信の調
整を行う。このバッファは、従来のＦＩＦＯバッファ回路でもよく、パイプライ
ン入出力バッファ回路でもよい。書き込みラッチは、データバッファとメモリア
レイとの間に接続され、データ通信接続端子に供給されたデータをラッチする。
また、制御回路は、アレイに対する読み出し処理および書き込み処理を制御する
。
整を行う。このバッファは、従来のＦＩＦＯバッファ回路でもよく、パイプライ
ン入出力バッファ回路でもよい。書き込みラッチは、データバッファとメモリア
レイとの間に接続され、データ通信接続端子に供給されたデータをラッチする。
また、制御回路は、アレイに対する読み出し処理および書き込み処理を制御する
。
【０１１２】
入力書き込みデータをラッチすることによって、データバス３０６（ＤＱ）が
開放され、このラッチされたデータを用いて書き込み処理が実行される。メモリ
に対する最初の書き込み処理が実行されている間は、このメモリに対する後続す
る書き込み処理は禁止される。しかしながら、バスは、メモリに対し、遅延時間
を必要とすることなく、即座に読み出し処理を実行することができる。
開放され、このラッチされたデータを用いて書き込み処理が実行される。メモリ
に対する最初の書き込み処理が実行されている間は、このメモリに対する後続す
る書き込み処理は禁止される。しかしながら、バスは、メモリに対し、遅延時間
を必要とすることなく、即座に読み出し処理を実行することができる。
【０１１３】
本発明は、従来の入出力バッファアーキテクチャとは異なるアーキテクチャを
有する。つまり、従来のメモリデバイスは、ＤＱ入力パスに入力バッファ、ＤＱ
出力パスに出力バッファを使用しているが、読み出し処理と書き込み処理の双方
に同じクロックレイテンシを必要とする。本発明では、ＤＱ接続端子と外部プロ
セッサとの間のインタフェースとして機能する入出力バッファ回路を用いること
ができる。さらに、書き込みラッチにより、書き込みパス（処理）をメモリの一
領域に制限することができるとともに、データの読み出し処理を他の領域で行う
ことができる。
有する。つまり、従来のメモリデバイスは、ＤＱ入力パスに入力バッファ、ＤＱ
出力パスに出力バッファを使用しているが、読み出し処理と書き込み処理の双方
に同じクロックレイテンシを必要とする。本発明では、ＤＱ接続端子と外部プロ
セッサとの間のインタフェースとして機能する入出力バッファ回路を用いること
ができる。さらに、書き込みラッチにより、書き込みパス（処理）をメモリの一
領域に制限することができるとともに、データの読み出し処理を他の領域で行う
ことができる。
【０１１４】
一実施の形態においては、シンクロナスメモリデバイスに対するデータ書き込
み処理を行う方法が提供される。この方法は、第１のクロックサイクルでプロセ
ッサからの書き込みコマンドおよび書き込みデータをシンクロナスメモリデバイ
スに供給するステップを含む。次に、書き込みデータは、シンクロナスメモリデ
バイスの書き込みラッチに格納される。書き込みデータは、書き込みラッチから
シンクロナスメモリデバイスのメモリアレイにコピーされ、書き込み処理が実行
される。第１のクロックサイクルの直後の第２のクロックサイクルでプロセッサ
からの読み出しコマンドがシンクロメモリデバイスに転送され、メモリアレイに
対する読み出し処理が開始する。
み処理を行う方法が提供される。この方法は、第１のクロックサイクルでプロセ
ッサからの書き込みコマンドおよび書き込みデータをシンクロナスメモリデバイ
スに供給するステップを含む。次に、書き込みデータは、シンクロナスメモリデ
バイスの書き込みラッチに格納される。書き込みデータは、書き込みラッチから
シンクロナスメモリデバイスのメモリアレイにコピーされ、書き込み処理が実行
される。第１のクロックサイクルの直後の第２のクロックサイクルでプロセッサ
からの読み出しコマンドがシンクロメモリデバイスに転送され、メモリアレイに
対する読み出し処理が開始する。
【０１１５】
さらに、本発明は、読み出し処理と、後続する書き込み処理との間にクロック
レイテンシ、即ち、ＣＡＳレイテンシを必要としない。図９に示すように、列読
み出しサイクル（Ｔ０）の直後のクロックサイクルＴ１でＬＣＲコマンド（４０
Ｈ）が供給される。上述したように、書き込み処理コマンドシーケンスは、少な
くとも３つのクロックサイクル、即ち、ＬＣＲサイクル、活性化／行サイクル、
さらに、書き込み／列サイクルを含む。読み出し処理のレイテンシに応じて、バ
スの競合を回避するため、１つ以上のＮＯＰクロックサイクルを使用してもよい
。つまり、本発明では、列読み出しコマンドサイクルとＬＣＲ書き込みサイクル
との間にレイテンシを必要としない。従って、本発明では、読み出し処理から書
き込み処理に切り替える際にレイテンシが存在せず、書き込み処理から読み出し
処理に切り替える際にクロックサイクル遅延が存在しないため、データバスの利
用を効率化することができる。
レイテンシ、即ち、ＣＡＳレイテンシを必要としない。図９に示すように、列読
み出しサイクル（Ｔ０）の直後のクロックサイクルＴ１でＬＣＲコマンド（４０
Ｈ）が供給される。上述したように、書き込み処理コマンドシーケンスは、少な
くとも３つのクロックサイクル、即ち、ＬＣＲサイクル、活性化／行サイクル、
さらに、書き込み／列サイクルを含む。読み出し処理のレイテンシに応じて、バ
スの競合を回避するため、１つ以上のＮＯＰクロックサイクルを使用してもよい
。つまり、本発明では、列読み出しコマンドサイクルとＬＣＲ書き込みサイクル
との間にレイテンシを必要としない。従って、本発明では、読み出し処理から書
き込み処理に切り替える際にレイテンシが存在せず、書き込み処理から読み出し
処理に切り替える際にクロックサイクル遅延が存在しないため、データバスの利
用を効率化することができる。
【０１１６】
結論
上述したように、シンクロナスフラッシュメモリは、不揮発性メモリセルのア
レイを含む。メモリアレイは、複数の行および複数の列に配列され、さらに、ア
ドレスを指定可能なブロックに配列される。プロセッサやメモリコントローラ等
の外部デバイスと双方向データ通信を行うためにデータ通信接続端子が使用され
る。このデータ通信接続端子にデータバッファを接続することにより、双方向デ
ータ通信の調整を行うことができる。データバッファとメモリアレイの間には、
データ通信接続端子に供給されるデータをラッチするための書き込みラッチが接
続される。
レイを含む。メモリアレイは、複数の行および複数の列に配列され、さらに、ア
ドレスを指定可能なブロックに配列される。プロセッサやメモリコントローラ等
の外部デバイスと双方向データ通信を行うためにデータ通信接続端子が使用され
る。このデータ通信接続端子にデータバッファを接続することにより、双方向デ
ータ通信の調整を行うことができる。データバッファとメモリアレイの間には、
データ通信接続端子に供給されるデータをラッチするための書き込みラッチが接
続される。
【０１１７】
上述したように、メモリは、書き込みデータサイクルの後、ゼロバスターンア
ラウンドを可能にする。つまり、書き込みデータサイクルの直後に読み出し処理
を開始することができる。シンクロナスメモリデバイスにおける処理を実行する
方法の１つは、データ接続端子で書き込みデータを受け取るステップと、書き込
みデータを書き込みラッチにラッチするステップと、書き込みデータをラッチし
た後、データ接続端子を開放するステップとを含む。書き込みデータが書き込み
ラッチからメモリセルに転送されている間にシンクロナスメモリデバイスに対す
る読み出し処理を実行することができる。さらに、メモリデバイスは、書き込み
処理の間にクロックレイテンシを必要としない。
ラウンドを可能にする。つまり、書き込みデータサイクルの直後に読み出し処理
を開始することができる。シンクロナスメモリデバイスにおける処理を実行する
方法の１つは、データ接続端子で書き込みデータを受け取るステップと、書き込
みデータを書き込みラッチにラッチするステップと、書き込みデータをラッチし
た後、データ接続端子を開放するステップとを含む。書き込みデータが書き込み
ラッチからメモリセルに転送されている間にシンクロナスメモリデバイスに対す
る読み出し処理を実行することができる。さらに、メモリデバイスは、書き込み
処理の間にクロックレイテンシを必要としない。
【図１】
図１Ａは、本発明に係るシンクロナスフラッシュメモリを示すブロック図であ
り、図１Ｂは、本発明の一実施の形態に係る集積回路の端子接続を示す図であり
、図１Ｃは、本発明の一実施の形態に係る集積回路のバンプグリッドアレイの配
列を示す図である。
り、図１Ｂは、本発明の一実施の形態に係る集積回路の端子接続を示す図であり
、図１Ｃは、本発明の一実施の形態に係る集積回路のバンプグリッドアレイの配
列を示す図である。
【図２】
本発明の一実施の形態に係るモードレジスタを示す説明図である。
【図３】
ＣＡＳレイテンシが１、２、３クロックサイクルのときの読み出し処理を示す
動作説明図である。
動作説明図である。
【図４】
本発明の一実施の形態に係るメモリのバンクの特定の行を活性化する処理を示
す動作説明図である。
す動作説明図である。
【図５】
活性化コマンドと読み出しコマンドまたは書き込みコマンドとの間のタイミン
グを示す説明図である。
グを示す説明図である。
【図６】
読み出しコマンドを示す説明図である。
【図７】
本発明の一実施の形態に係る連続した読み出しバーストのタイミングを示す図
である。
である。
【図８】
本発明の一実施の形態に係るページ内でのランダム読み取りアクセスのタイミ
ングを示す図である。
ングを示す図である。
【図９】
読み出し処理に続いて行われる書き込み処理のタイミングを示す図である。
【図１０】
本発明の一実施の形態において、バーストターミネートコマンドを用いて読み
出しバースト処理が終了するタイミングを示す図である。
出しバースト処理が終了するタイミングを示す図である。
【図１１】
書き込みコマンドを示す説明図である。
【図１２】
書き込み処理に続いて行われる読み出し処理のタイミングを示す図である。
【図１３】
本発明の一実施の形態に係るパワーダウン処理のタイミングを示す図である。
【図１４】
バースト読み出しの際のクロックサスペンド処理のタイミングを示す図である
。
。
【図１５】
メモリが２つのブートセクタを有する実施の形態におけるメモリアドレスマッ
プを示す説明図である。
プを示す説明図である。
【図１６】
本発明の一実施の形態に係る自己同期書き込みシーケンスを示すフローチャー
トである。
トである。
【図１７】
本発明の一実施の形態に係る完全な書き込みステータスチェックシーケンスを
示すフローチャートである。
示すフローチャートである。
【図１８】
本発明の一実施の形態に係る自己同期消去シーケンスを示すフローチャートで
ある。
ある。
【図１９】
本発明の一実施の形態に係る完全なブロック消去ステータスチェックシーケン
スを示すフローチャートである。
スを示すフローチャートである。
【図２０】
本発明の一実施の形態に係るブロック保護シーケンスを示すフローチャートで
ある。
ある。
【図２１】
本発明の一実施の形態に係る完全なブロックステータスチェックシーケンスを
示すフローチャートである。
示すフローチャートである。
【図２２】
本発明の一実施の形態に係るデバイス保護シーケンスを示すフローチャートで
ある。
ある。
【図２３】
本発明の一実施の形態に係るブロック保護解除シーケンスを示すフローチャー
トである。
トである。
【図２４】
モードレジスタの初期化、ロード処理のタイミングを示す図である。
【図２５】
クロックサスペンドモード処理のタイミングを示す図である。
【図２６】
バースト読み出し処理のタイミングを示す図である。
【図２７】
バンク読み出しアクセスを交互に行うタイミングを示す図である。
【図２８】
フルページバースト読み出し処理のタイミングを示す図である。
【図２９】
データマスク信号を用いて行われるバースト読み出し処理のタイミングを示す
図である。
図である。
【図３０】
読み出し処理に続いて異なるバンクに対して読み出し処理を行うタイミングを
示す図である。
示す図である。
【図３１】
書き込み処理に続いて同一のバンクに対して読み出し処理を行うタイミングを
示す図である。
示す図である。
【図３２】
本発明のメモリシステムを示す図である。
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ
，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，
ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ
Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ
，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，
ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，
ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ
Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＯ，ＣＲ，ＣＵ，ＣＺ，ＤＥ
，ＤＫ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，
ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，Ｉ
Ｓ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ
，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，
ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，Ｐ
Ｔ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ
，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，
ＶＮ，ＹＵ，ＺＡ，ＺＷ
【要約の続き】
バイスは、書き込み処理の間にクロックレイテンシを必
要としない。
Claims (27)
- 【請求項１】 第１のクロックサイクルで書き込みデータを受け取り、データ書き込み処理を
実行するステップと、 前記第１のクロックサイクルの直後、次のクロックサイクルでデータの読み出
し処理を実行するステップとを含むことを特徴とするシンクロナス不揮発性メモ
リデバイスに対するデータ書き込み方法。 - 【請求項２】 請求項１記載の方法において、 前記シンクロナス不揮発性メモリデバイスの第１のメモリバンクでデータ書き
込み処理を実行し、第２のメモリバンクでデータの読み出し処理を実行すること
を特徴とするシンクロナス不揮発性メモリデバイスに対するデータ書き込み方法
。 - 【請求項３】 請求項１記載の方法において、 前記第１のクロックサイクルで前記書き込みデータをラッチするステップを含
むことを特徴とするシンクロナス不揮発性メモリデバイスに対するデータ書き込
み方法。 - 【請求項４】 請求項１記載の方法において、 前記データ書き込み処理が、 書き込みコマンドを受け取るステップと、 行アドレスを受け取るステップと、 列アドレスを受け取るステップとを含み、 前記第１のクロックサイクルで前記列アドレスと前記書き込みデータとを同時
に受け取ることを特徴とするシンクロナス不揮発性メモリデバイスに対するデー
タ書き込み方法。 - 【請求項５】 請求項１記載の方法において、 前記第１のクロックサイクルで前記書き込みデータを書き込みラッチにラッチ
するステップと、 次のクロックサイクルで書き込み処理を実行し、前記書き込みデータを前記シ
ンクロナス不揮発性メモリデバイスに格納するステップとを含むことを特徴とす
るシンクロナス不揮発性メモリデバイスに対するデータ書き込み方法。 - 【請求項６】 データ接続端子で書き込みデータを受け取るステップと、 前記書き込みデータを書き込みラッチにラッチするステップと、 前記書き込みデータをラッチした後、前記データ接続端子を開放するステップ
と、 前記書き込みデータが前記書き込みラッチからメモリセルに転送されている間
にシンクロナスメモリデバイスに対する読み出し処理を実行するステップとを含
むことを特徴とするシンクロナスメモリデバイスに対するデータ書き込み方法。 - 【請求項７】 請求項６記載の方法において、 第１のクロックサイクルの直後の第２のクロックサイクルで、前記シンクロナ
スメモリデバイスが前記書き込みデータの受け取りと同時に受け取った読み出し
コマンドに基づいて読み出し処理を開始することを特徴とするシンクロナスメモ
リデバイスに対するデータ書き込み方法。 - 【請求項８】 請求項６記載の方法において、 第１のクロックサイクルで行アドレスを受け取るステップと、 前記第１のクロック信号の後の第２のクロック信号で列アドレスを受け取るス
テップをさらに含み、 前記第２のクロックサイクルで、前記書き込みデータが前記データ接続端子を
通じて受け取られることを特徴とするシンクロナスメモリデバイスに対するデー
タ書き込み方法。 - 【請求項９】 請求項８記載の方法において、 第２のクロックサイクルの直後の第３のクロックサイクルで、前記シンクロナ
スメモリデバイスが受け取った読み出しコマンドに基づいて前記読み出し処理を
開始することを特徴とするシンクロナスメモリデバイスに対するデータ書き込み
方法。 - 【請求項１０】 請求項６記載の方法において、 前記シンクロナスメモリデバイスが不揮発性メモリセルのアレイを含むことを
特徴とするシンクロナスメモリデバイスに対するデータ書き込み方法。 - 【請求項１１】 第１のクロックサイクルでプロセッサからの書き込みコマンドおよび書き込み
データをシンクロナスメモリデバイスに供給するステップと、 前記書き込みデータを前記シンクロナスメモリデバイスの書き込みラッチに格
納するステップと、 書き込み処理を実行し、前記書き込みデータを前記書き込みラッチから前記シ
ンクロナスメモリデバイスのメモリアレイにコピーするステップと、 前記第１のクロックサイクルの直後の第２のクロックサイクルで、前記プロセ
ッサからの読み出しコマンドを前記シンクロナスメモリデバイスに供給し、前記
メモリアレイに対する読み出し処理を開始するステップとを含むことを特徴とす
るシンクロナスメモリデバイスに対するデータ書き込み方法。 - 【請求項１２】 請求項１１記載の方法において、 前記書き込みデータを前記メモリアレイの第１のバンクにコピーし、前記読み
出し処理を前記メモリアレイの第２のバンクで実行することを特徴とするデータ
書き込み方法。 - 【請求項１３】 請求項１１記載の方法において、 前記プロセッサが行アドレスおよび列アドレスを供給し、前記第１のクロック
サイクルで前記列アドレスと前記書き込みデータとが同時に供給されることを特
徴とするデータ書き込み方法。 - 【請求項１４】 複数の列および複数の行に配列されたメモリアレイと、 外部デバイスと双方向データ通信を行うためのデータ通信接続端子と、 前記データ通信接続端子に接続され、前記双方向通信を調整するデータバッフ
ァと、 前記データバッファと前記メモリアレイとの間に接続され、前記データ通信端
子に供給されたデータをラッチする書き込みラッチとを含むことを特徴とするシ
ンクロナスメモリデバイス。 - 【請求項１５】 請求項１４記載のシンクロナスメモリデバイスにおいて、 前記データを前記書き込みラッチから前記メモリアレイにコピーする制御回路
をさらに含むことを特徴とするシンクロナスメモリデバイス。 - 【請求項１６】 請求項１５記載のシンクロナスメモリデバイスにおいて、 前記メモリアレイが複数のメモリブロックに配列され、前記制御回路は、前記
複数のメモリブロックにおける第１のブロックに前記書き込みラッチからの前記
データをコピーすることを特徴とするシンクロナスメモリデバイス。 - 【請求項１７】 請求項１６記載のシンクロナスメモリデバイスにおいて、 前記制御回路は、前記データを前記第１のブロックにコピーする間に前記複数
のメモリブロックにおける第２のブロックからデータを読み出すことを特徴とす
るシンクロナスメモリデバイス。 - 【請求項１８】 請求項１４記載のシンクロナスメモリデバイスにおいて、 前記メモリアレイが不揮発性メモリセルを含むことを特徴とするシンクロナス
メモリデバイス。 - 【請求項１９】 シンクロナスメモリデバイスにおける処理の実行方法において、 第１のクロックサイクルで読み出しコマンドと当該読み出しコマンドに対応す
る列アドレスを受け取って前記シンクロナスメモリのメモリアレイからの出力デ
ータを要求するステップと、 前記第１のクロックサイクルの直後、第２のクロックサイクルで、書き込みコ
マンドシーケンスにおける第１のコマンドを受け取って前記メモリアレイに対す
る書き込み処理を開始するステップとを含み、 前記出力データは、前記第１のクロックサイクルの後、所定数のクロックサイ
クルを経過した後に、外部データ接続端子に供給され、 前記書き込みコマンドの供給は、前記外部データ接続端子に対する前記出力デ
ータの供給と同時に、または、前記外部データ接続端子に対する前記出力データ
の供給よりも前に行われることを特徴とするシンクロナスメモリデバイスにおけ
る処理の実行方法。 - 【請求項２０】 請求項１９記載の方法において、 前記書き込みコマンドシーケンスは、 前記書き込み処理を開始するためのロードコマンドレジスタサイクルと、 前記メモリアレイにおいて選択された行の定義と、活性化を行うための活性化
サイクルと、 前記メモリアレイの列を定義し、前記外部データ接続端子に書き込みデータを
供給するための書き込みサイクルとを含むことを特徴とするシンクロナスメモリ
デバイスにおける処理の実行方法。 - 【請求項２１】 請求項１９記載の方法において、 前記メモリアレイが不揮発性メモリセルを含むことを特徴とするシンクロナス
メモリデバイスにおける処理の実行方法。 - 【請求項２２】 メモリシステムにおいて書き込み処理を開始する方法において、 プロセッサからの読み出しコマンドをシンクロナスメモリデバイスに供給する
ステップと、 メモリアレイロケーションにおける第１のクロックサイクルで前記プロセッサ
からのメモリアレイアドレスを前記シンクロナスメモリデバイスに供給し、読み
出し処理を実行するステップと、 前記第１のクロックサイクルの直後の第２のクロックサイクルで、前記プロセ
ッサからの前記書き込みコマンドシーケンスにおける第１のコマンドを前記シン
クロナスメモリデバイスに供給し、前記メモリアレイの書き込み処理を開始する
ステップとを含み、前記書き込みコマンドの供給は、前記メモリアドレスからの
出力データが外部データ接続端子に供給する前に行われることを特徴とするメモ
リシステムにおいて書き込み処理を開始する方法。 - 【請求項２３】 請求項２２記載の方法において、 前記書き込みシーケンスは、 前記書き込み処理を開始するためのロードコマンドレジスタサイクルと、 前記メモリアレイにおいて選択された行の定義と、活性化を行うための活性化
サイクルと、 前記メモリアレイの列を定義し、前記外部データ接続端子に書き込みデータを
供給するための書き込みサイクルとを含むことを特徴とするメモリシステムにお
いて書き込み処理を開始する方法。 - 【請求項２４】 プロセッサと、 前記プロセッサに双方向データバスを通じて接続されたシンクロナスメモリデ
バイスとを含むメモリシステムにおいて、 前記シンクロナスメモリデバイスは、 複数の行および複数の列に配列されたメモリアレイと、 前記双方向データバスに接続されたデータ通信接続端子と、 前記データ通信接続端子に接続され、双方向データ通信を調整する入出力デー
タバッファと、 前記データバッファと前記メモリアレイとの間に接続され、前記データ通信接
続端子に供給されたデータをラッチする書き込みラッチとを含むことを特徴とす
るメモリシステム。 - 【請求項２５】 請求項２４記載のメモリシステムにおいて、 前記メモリアレイが複数のメモリブロックに配列され、 前記シンクロナスメモリは、前記書き込みデータを前記書き込みラッチから複
数のメモリブロックにおける第１のブロックにコピーする制御回路を含むことを
特徴とするメモリシステム。 - 【請求項２６】 請求項２５記載のメモリシステムにおいて、 前記制御回路が、前記データを前記第１のブロックにコピーしている間に前記
複数のメモリブロックにおける第２のブロックからデータを読み出すことを特徴
とするメモリシステム。 - 【請求項２７】 請求項２４記載のメモリシステムにおいて、 前記メモリアレイが不揮発性メモリセルを含むことを特徴とするメモリシステ
ム。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US19350600P | 2000-03-30 | 2000-03-30 | |
| US60/193,506 | 2000-03-30 | ||
| US09/608,580 US6728161B1 (en) | 2000-06-30 | 2000-06-30 | Zero latency-zero bus turnaround synchronous flash memory |
| US09/608,580 | 2000-06-30 | ||
| PCT/US2001/010379 WO2001075623A2 (en) | 2000-03-30 | 2001-03-30 | Zero-latency-zero bus turnaround synchronous flash memory |
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|---|---|
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