CN110008154B - 提高处理器与访存总线时序的方法及内存属性预测器 - Google Patents

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Abstract

本发明公开了一种提高处理器与访存总线时序的方法及内存属性预测器，该方法包括：将处理器中设置内存属性预测器，内存属性预测器包括多个存储内存属性的寄存器单元，每个寄存器单元的地址是内存空间的地址范围按照内存属性类别进行分类后的每一类别中的所有地址的tag位段；当处理器接收到访问指令后对内存属性进行预测，该预测过程包括：内存属性预测器根据所述访问指令中的访问地址找到该访问地址的tag位段从而找到其对应的区域，将该区域中的寄存器单元的内存属性作为预测的内存属性；处理器将该预测的内存属性输出。该提高处理器与访存总线时序的方法及内存属性预测器能够提高CPU与外围总线或设备的接口时序，从而提高MCU的性能。

Description

提高处理器与访存总线时序的方法及内存属性预测器
技术领域
本发明是关于芯片技术领域，特别是关于一种提高处理器与访存总线时序的方法及内存属性预测器。
背景技术
在MCU(微控制单元)中通常CPU核使用AHB总线(高级高性能总线)作为核与外围数据存储模块的传输总线，AHB总线具有Hprot(保护控制信号)位段用于表示当前的内存属性，输出的Hprot直接输出到总线系统上，因此MCU核外逻辑会对该信号有严格的时序要求，该内存类型Hprot位段来源为MPU(内存保护单元)，MPU使用要访问的地址进行内存属性查询，MPU具有N个Region(存储区域)，当要访问的地址落在某个Region上时，那么Hprot的内存属性由当前Region给出，CPU将从MPU得到的Hprot属性直接输出到AHB总线上。
在微控制领域的CPU流水线级数通常为3级左右，图1是CPU核根据访问地址获取内存保护单元中的内存属性的过程示意图。在图1中，用D触发器组成的寄存器用来存储访问指令的信息，在第一级流水线，CPU核首先进行根据接收的访问指令的寄存器单元50(D触发器作为示意)进入解码模块51进行解码从而获取访问指令中的2个操作数和2个立即数信息，根据操作数从Register(寄存器堆)52的相应位置输出相应的数据，将一个操作数对应的Register中的数据与立即数进入多路选择器(MUX)53进行多路选择，选出的数据再与另一个操作数所对应的Register中的数据进行相加从而得到访问指令的访问地址，根据该访问地址从内存保护单元54中找到该访问地址所对应的内存属性MPU_HPROT。
发明人在实现本发明的过程中，CPU不会对查询MPU划分一个流水线级数，因此会在同一个周期将从MPU得到的Hprot属性直接输出到AHB总线上，因为MPU使用要访问的地址进行内存属性查询，MPU具有N个Region，当要访问的地址落在某个Region上时，那么Hprot的内存属性由当前Region给出，因此当地址时序紧张或者MPU的Region过多时，由于MPU组合逻辑过多那么Hprot的时序会变差进而成为整个MCU时序的关键路径，甚至成为制约MCU性能的关键之一。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种提高处理器与访存总线时序的方法及内存属性预测器，其能够提高CPU与外围总线或外围设备的接口时序，从而提高MCU的性能。
为实现上述目的，本发明提供了一种提高处理器与访存总线时序的方法，其包括：将所述处理器中设置内存属性预测器，其中，所述内存属性预测器包括多个用于存储内存属性的寄存器单元，每个寄存器单元的地址是内存空间的地址范围按照内存属性类别进行分类后的每一类别中的所有地址的tag(标志)位段，每个寄存器单元存储相应类别的所述内存属性；当所述处理器接收到访问指令后对该访问地址所对应的内存属性进行预测，该预测过程包括：所述内存属性预测器根据所述访问指令中的访问地址，找到该访问地址的tag位段，并根据该tag位段找到其对应的区域，将该区域中的寄存器单元的内存属性作为预测的内存属性；所述处理器将该预测的内存属性进行输出。
在一优选的实施方式中，该方法还包括：当所述处理器接收到访问指令后将访问地址发送给内存保护单元；所述处理器接收所述内存保护单元根据所述访问指令中的访问地址找到的该访问地址所对应的实际内存属性；所述处理器中的所述内存属性预测器将该实际内存属性与所述预测的内存属性进行对比，若两者不一致，则确定所述预测的内存属性是错误的，并将该访问地址所对应的实际内存属性更新到该访问地址所对应的区域的寄存器中。
在一优选的实施方式中，该方法还包括：若所述预测的内存属性是错误的，则所述处理器终止输出该内存属性。
在一优选的实施方式中，该方法还包括：如果增加内存属性类别，则相应地增加所述区域的个数。
在一优选的实施方式中，该方法还包括：如果增加内存属性类别，则动态调整所述区域的使用方式，即在所述每个区域的寄存器单元中增加寄存器的个数，增加的寄存器用于存储该区域所适用的tag位段，在进行内存属性预测时，通过该增加的寄存器中的tag位段和所述访问指令的访问地址的tag位段进行比较，选择与所述访问指令的访问地址的tag位段相同的寄存器中的内存属性作为预测的内存属性。
本发明还提供了一种内存属性预测器，该内存属性预测器包括：多个寄存器单元、tag地址比较模块、多路选择器。多个寄存器单元用于存储内存属性，每个寄存器单元的地址是内存空间的地址范围按照内存属性类别进行分类后的每一类别中的所有地址的tag位段，每个寄存器单元存储相应类别的所述内存属性。tag地址比较模块用于根据接收到的访问地址查找该访问地址所对应的tag位段，并将该tag位段与所述每个寄存器单元的地址进行对比。多路选择器的输入端与每个所述寄存器单元的输出端以及所述tag地址比较模块的输出端均相连，用于选择与所述访问地址的tag位段相同的寄存器单元，将该寄存器单元所存储的内存属性作为预测的内存属性进行输出。
在一优选的实施方式中，该内存属性预测器还包括：内存属性比较及更新模块。内存属性比较及更新模块与所述多路选择器的输出端以及所述tag地址比较模块的输出端以及每个所述寄存器单元的输入端均相连，用于接收所述多路选择器输出的预测的内存属性，还用于接收所述内存保护单元根据所述访问指令中的访问地址所查找到的实际的内存属性，并将所述实际的内存属性与所述预测的内存属性进行对比，若两者不一致，则确定所述预测的内存属性是错误的，并向存储该预测的内存属性的寄存器单元传输信号，使得该访问地址所对应的实际内存属性更新到该访问地址所对应的区域的寄存器单元中。
本发明还提供了一种非暂存的计算机可读存储介质，所述计算机可读存储介质存储有计算机可执行指令，所述计算机可执行指令用于执行上述的提高处理器与访存总线时序的方法。
与现有技术相比，根据本发明的提高处理器与访存总线时序的方法及内存属性预测器，其设置了对内存属性进行预测的环节，预测的方法是将相同属性的内存空间划分为一个区域，每个区域的地址是该区域中所包含的所有地址范围的tag位段，通过将访问地址的tag位段与每个区域的地址进行比较，选择出相匹配的区域的内存属性作为预测的内存属性，CPU将该预测的内存属性直接输出到外围总线或接口上，该过程只是比较tag位段，组合逻辑相对较少会大大增加内存属性的预测速度，能够有效提高CPU与外围总线或外围设备的接口时序，从而提高MCU的性能。另外还同步进行了实际内存属性的获取，当实际内存属性获取之后再跟预测的内存属性进行比较，从而进行校对，预测错误的话，内存属性预测器再将正确的结果在下一个周期输出，从而保证了内存属性的正确性。
附图说明
图1是根据现有技术的获取内存属性的过程示意图；
图2是根据本发明一实施方式的提高处理器与访存总线时序的方法的流程图；
图3是根据本发明一实施方式的内存属性预测器的组成示意图；
图4是根据本发明一实施方式的内存属性预测器的预测过程示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
为了克服现有技术的问题，本发明提出了一种提高处理器与访存总线时序的方法及内存属性预测器，通过内存属性预测的方式提高总线接口Hprot以及其他类似情形下的时序，进而提高MCU性能，主要思想是通过内部设计预测器输出Hprot来代替具有大量组合逻辑的MPU的输出。
如图2所示，在一实施方式中，提高处理器与访存总线时序的方法包括步骤S1～步骤S3。
在步骤S1中，将处理器中设置内存属性预测器。其中，内存属性预测器包括多个用于存储内存属性的寄存器单元，每个寄存器单元的地址是内存空间的地址范围按照内存属性类别进行分类后的每一类别中的所有地址的tag位段。
在步骤S2中，当处理器接收到访问指令后对该访问地址所对应的内存属性进行预测，该预测过程包括：内存属性预测器根据访问指令中的访问地址，找到该访问地址的tag位段，并根据该tag位段找到其对应的区域，将该区域中的寄存器单元的内存属性作为预测的内存属性。
在步骤S3中，处理器将该预测的内存属性进行输出。
在一优选的实施方式中，该方法还包括：当处理器接收到访问指令后将访问地址发送给内存保护单元；处理器接收内存保护单元根据访问指令中的访问地址找到的该访问地址所对应的实际内存属性；处理器中的内存属性预测器将该实际内存属性与预测的内存属性进行对比，若两者不一致，则确定预测的内存属性是错误的，并将该访问地址所对应的实际内存属性更新到该访问地址所对应的区域的寄存器中。若预测的内存属性是错误的，则处理器终止输出该内存属性，在下一周期，内存属性预测器使用正确的内存属性进行输出。
在一实施方式中，如果增加内存属性类别，如在MCU的应用场景中对内存属性的划分粒度教习则相应地增加区域的个数或者采用动态调整区域的使用方式，即在每个区域的寄存器单元中增加寄存器的个数，增加的寄存器用于存储该区域所适用的tag位段，在进行内存属性预测时，通过该增加的寄存器中的tag位段和访问指令的访问地址的tag位段进行比较，选择与访问指令的访问地址的tag位段相同的寄存器中的内存属性作为预测的内存属性。如果在进行预测过程中，出现了所有区域都不命中的情况，则可以使用上一次的属性输出作为预测的内存属性。预测过程中，出现不命中或错误预测的时候，都需要CPU用实际的内存属性对区域中存储的内存属性进行更新。
基于同样的发明构思，本发明还提供了一种内存属性预测器。该内存属性预测器不限于设置在处理器中。如图3所示，该内存属性预测器包括：多个寄存器单元10、tag地址比较模块11、多路选择器12。
多个寄存器单元10用于存储内存属性，每个寄存器单元10的地址是内存空间的地址范围按照内存属性类别进行分类后的每一类别中的所有地址的tag位段。每个寄存器单元10存储的内存属性是其包含的tag位段所在的地址所对应的内存属性。tag地址比较模块11用于根据接收到的访问地址查找该访问地址所对应的tag位段，并将该tag位段与每个寄存器单元10的地址进行对比。多路选择器12的输入端与每个寄存器单元10的输出端以及tag地址比较模块11的输出端均相连，用于选择与访问地址的tag位段相同的寄存器单元10，将该寄存器单元10所存储的内存属性作为预测的内存属性PRED_HPROT进行输出。
在一实施方式中，如图3所示，该内存属性预测器还包括：内存属性比较及更新模块13。
内存属性比较及更新模块13与多路选择器12的输出端以及tag地址比较模块11的输出端以及每个寄存器单元10的输入端均相连，用于接收多路选择器12输出的预测的内存属性PRED_HPROT，还用于接收内存保护单元根据访问指令中的访问地址所查找到的实际的内存属性MPU_HPROT，并将实际的内存属性与预测的内存属性PRED_HPROT进行对比，若两者不一致，则确定预测的内存属性是错误的，并向存储该预测的内存属性的寄存器单元10传输信号，使得该访问地址所对应的实际内存属性MPU_HPROT更新到该访问地址所对应的区域的寄存器单元10中。
为了更加清楚的说明，假设CPU架构的系统内存映射如表1所示，共4G的内存空间。以该系统内存映射的实例来进一步阐述本发明。
表1
Figure BDA0002029366540000071
在该实施方式中，提高处理器与访存总线时序的方法如下：
首先，将4G的内存空间的地址范围0x00000000-0xFFFFFFFF按照内存属性类别分为四个区域，第一区域、第二区域、第三区域以及第四区域。每个区域的地址为该区域中的所有地址的tag位段。本实施方式中，tag位段取最高的3位，即Addr[31:29]。每个区域的内存属性相同。第一区域所包括的Memory region有Code区，内存属性为Normal-Non-shareable，第一区域的Addr[31:29]＝＝3’b000(3位二进制数000)。第二区域所包括的Memory region有SRAM和RAM区，第二区域的内存属性为Normal-Non-shareable，第二区域的Addr[31:29]＝＝3’b001/3’b011/3’b100。第三区域所包括的Memory region有PrivatePeripheral Bus、Device以及Vendor-SYS区，第三区域的内存属性为Device-nGnRnE-shareable，第三区域的Addr[31:29]＝＝3’b111。第四区域所包括的Memory region有Peripheral和External device区，第四区域的内存属性为Device-nGnRE-shareable。第四区域的Addr[31:29]为不在上述区域内的剩余情况。
其次，内存属性预测器为每个区域分配用于存储内存属性的寄存器单元10。可以根据AHB总线Hprot的位宽选择每个区域的寄存器数量。
其次，当接收到访问指令后将访问地址发送给内存属性预测器，内存属性预测器对该访问地址所对应的内存属性进行预测。图4为本实施方式的预测器的预测过程示意图。内存属性预测器的寄存器单元10用D触发器所构成。内存属性预测器的预测过程如下：内存属性预测器的tag地址比较模块11根据访问地址中的tag位段，即Addr[31:29]，找到其对应的区域，例如，若Addr[31:29]＝＝3’b000，则对应的区域为第一区域，然后多路选择器(MUX)12收到tag地址比较模块11的区域选择信号Region_sel后选择第一区域的内存属性Normal-Non-shareable，将其输出，该内存属性即为预测的内存属性PRED_HPROT。在当内存保护单元根据访问指令中的访问地址找到该访问地址所对应的实际内存属性MPU_HPROT后，将其发给预测器的内存属性比较及更新模块13，内存属性比较及更新模块13将该实际内存属性MPU_HPROT与预测的内存属性PRED_HPROT进行对比，若两者不一致，则确定预测的内存属性PRED_HPROT是错误的，内存属性比较及更新模块13给该访问地址所对应的区域的寄存器的使能端ENB发送信号，然后实际内存属性MPU_HPROT被写入相应的区域的寄存器中，并且终止输出错误的内存属性PRED_HPROT，在下一个周期，内存属性预测器输出实际的内存属性MPU_HPROT至外围总线或设备接口。
本发明还提供了一种非暂存的计算机可读存储介质，在一实施方式中，计算机可读存储介质存储有计算机可执行指令，计算机可执行指令用于执行上述实施方式中的提高处理器与访存总线时序的方法。本实施例中不再进行赘述。
综上，根据本实施方式的提高处理器与访存总线时序的方法及内存属性预测器，其设置了对内存属性进行预测的环节，预测的方法是将相同属性的内存空间划分为一个区域，每个区域的地址是该区域中所包含的所有地址范围的tag位段，通过将访问地址的tag位段与每个区域的地址进行比较，选择出相匹配的区域的内存属性作为预测的内存属性，CPU将该预测的内存属性直接输出到外围总线或接口上，该过程只是比较tag位段，组合逻辑相对较少会大大增加内存属性的预测速度，能够有效提高CPU与外围总线或外围设备的接口时序，从而提高MCU的性能。另外还同步进行了实际内存属性的获取，当实际内存属性获取之后再跟预测的内存属性进行比较，从而进行校对，预测错误的话，内存属性预测器再将正确的结果在下一个周期输出，从而保证了内存属性的正确性。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的CPU核以产生一个机器，使得通过计算机或其他可编程数据处理设备的CPU核执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

Claims (5)

1.一种提高处理器与访存总线时序的方法，其特征在于，包括：
将所述处理器中设置内存属性预测器，其中，所述内存属性预测器包括多个寄存器单元，每个寄存器单元的地址是内存空间的地址范围按照内存属性类别进行分类后的每一类别中的所有地址的tag位段，每个寄存器单元存储相应类别的所述内存属性；
当所述处理器接收到访问指令后对所述访问指令中的访问地址所对应的内存属性进行预测，该预测过程包括：所述内存属性预测器根据所述访问指令中的访问地址，找到该访问地址的tag位段，并根据该tag位段找到其对应的区域，将该区域中的寄存器单元的内存属性作为预测的内存属性；
所述处理器将该预测的内存属性进行输出；其中，当所述处理器接收到访问指令后将访问地址发送给内存保护单元；所述处理器接收所述内存保护单元根据所述访问指令中的访问地址找到的该访问地址所对应的实际内存属性；所述处理器中的所述内存属性预测器将该实际内存属性与所述预测的内存属性进行对比，若两者不一致，则确定所述预测的内存属性是错误的，并将该访问地址所对应的实际内存属性更新到该访问地址所对应的区域的寄存器中；若预测的内存属性是错误的，则处理器终止输出该预测的内存属性，在下一周期，内存属性预测器使用正确的内存属性进行输出。
2.如权利要求1所述的提高处理器与访存总线时序的方法，其特征在于，该方法还包括：
如果增加内存属性类别，则相应地增加所述区域的个数。
3.如权利要求1所述的提高处理器与访存总线时序的方法，其特征在于，该方法还包括：
如果增加内存属性类别，则动态调整所述区域的使用方式，即在所述每个区域的寄存器单元中增加寄存器的个数，增加的寄存器用于存储该区域所适用的tag位段，在进行内存属性预测时，通过该增加的寄存器中的tag位段和所述访问指令的访问地址的tag位段进行比较，选择与所述访问指令的访问地址的tag位段相同的寄存器中的内存属性作为预测的内存属性。
4.一种内存属性预测器，其特征在于，所述内存属性预测器用于对内存属性进行预测，该内存属性预测器包括：
多个寄存器单元，用于存储内存属性，每个寄存器单元的地址是内存空间的地址范围按照内存属性类别进行分类后的每一类别中的所有地址的tag位段，每个寄存器单元存储相应类别的所述内存属性；
tag地址比较模块，用于根据接收到的访问地址查找该访问地址所对应的tag位段，并将该tag位段与所述每个寄存器单元的地址进行对比；
多路选择器，其输入端与每个所述寄存器单元的输出端以及所述tag地址比较模块的输出端均相连，用于选择与所述访问地址的tag位段相同的寄存器单元，将该寄存器单元所存储的内存属性作为预测的内存属性进行输出；
其中，该内存属性预测器还包括：
内存属性比较及更新模块，与所述多路选择器的输出端以及所述tag地址比较模块的输出端以及每个所述寄存器单元的输入端均相连，用于接收所述多路选择器输出的预测的内存属性，还用于接收内存保护单元根据所述访问指令中的访问地址所查找到的实际的内存属性，并将所述实际的内存属性与所述预测的内存属性进行对比，若两者不一致，则确定所述预测的内存属性是错误的，并向存储该预测的内存属性的寄存器单元传输信号，使得该访问地址所对应的实际内存属性更新到该访问地址所对应的区域的寄存器单元中。
5.一种非暂存的计算机可读存储介质，所述计算机可读存储介质存储有计算机可执行指令，其特征在于，所述计算机可执行指令用于执行权利要求1-3任意一项所述的提高处理器与访存总线时序的方法。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103927130A (zh) * 2014-03-14 2014-07-16 山东大学 基于内存管理单元mmu的统一内外存架构
CN105095762A (zh) * 2015-07-31 2015-11-25 中国人民解放军信息工程大学 基于地址随机和段隔离的全局偏移表保护方法
CN107526696A (zh) * 2016-06-20 2017-12-29 北京忆芯科技有限公司 软件定义的sr‑iov模块
US9954552B2 (en) * 2016-07-22 2018-04-24 Intel Corporation Technologies for performing low-latency decompression with tree caching

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001075623A2 (en) * 2000-03-30 2001-10-11 Micron Technology, Inc. Zero-latency-zero bus turnaround synchronous flash memory
BR112014017543A2 (pt) * 2012-01-17 2017-06-27 Intel Corp técnicas de validação de comando para o acesso a um dispositivo de armazenamento por um cliente remoto
CN102609378B (zh) * 2012-01-18 2016-03-30 中国科学院计算技术研究所 一种消息式内存访问装置及其访问方法
CN103942156B (zh) * 2013-01-18 2018-01-16 华为技术有限公司 存储器输出页面零数据的方法及存储器
GB2522906B (en) * 2014-02-10 2021-07-14 Advanced Risc Mach Ltd Region identifying operation for identifying a region of a memory attribute unit corresponding to a target memory address
US20180285274A1 (en) * 2017-03-31 2018-10-04 Intel Corporation Apparatus, method and system for just-in-time cache associativity
US10719474B2 (en) * 2017-10-11 2020-07-21 Samsung Electronics Co., Ltd. System and method for providing in-storage acceleration (ISA) in data storage devices
US10969997B2 (en) * 2018-11-07 2021-04-06 Intel Corporation Memory controller that filters a count of row activate commands collectively sent to a set of memory banks

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103927130A (zh) * 2014-03-14 2014-07-16 山东大学 基于内存管理单元mmu的统一内外存架构
CN105095762A (zh) * 2015-07-31 2015-11-25 中国人民解放军信息工程大学 基于地址随机和段隔离的全局偏移表保护方法
CN107526696A (zh) * 2016-06-20 2017-12-29 北京忆芯科技有限公司 软件定义的sr‑iov模块
US9954552B2 (en) * 2016-07-22 2018-04-24 Intel Corporation Technologies for performing low-latency decompression with tree caching

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