CN103927130A - 基于内存管理单元mmu的统一内外存架构 - Google Patents

Abstract

本发明公开了一种基于内存管理单元MMU的统一内外存架构，包括处理器，所述处理器与内存管理单元MMU通信，所述内存管理单元MMU与外部设备通信，所述内存管理单元MMU包括管理模块和存储器控制模块；所述外部设备包括DDR3SDRAM和PCM；所述管理模块包括内存映射模块、内存保护模块和动态数据管理模块；所述内存映射模块包括彼此通信的地址映射模块和映射表，所述内存保护模块和动态数据管理模块均接收地址映射模块发送的数据；它使用多种类型的存储器作为统一内外存架构下混合存储器，用于存放数据和执行程序，利用不同存储器的特点，为系统提供性能好、能耗低的存储功能。

Description

基于内存管理单元MMU的统一内外存架构

技术领域

本发明涉及一种基于内存管理单元MMU的统一内外存架构。

背景技术

在传统的计算机存储架构里，计算机的存储系统包括内存和外存两部分，内存主要存放运行时的程序和数据，而外存用于持久性的存放程序和数据，传统的计算机架构参见附图1。当加载执行某个程序时，所用时间为：

$T_{\mathrm{load}}=T_{\mathrm{mem}}+T_{\frac{I}{O}}$                 ①

其中，Tmem为访问内存获取要加载程序在外存存放的信息所用的时间，为访问外存的I/O操作所用时间，且 影响系统的整体性能。

目前主要的存储器有多种，DRAM作为传统计算机体系里的内存，具有读写速度快的特性，但掉电会丢失；Nand Flash通常作为嵌入式设备的外存，具有存储容量大的特点，但写操作前需要进行擦除操作，读速度不快；而Nor Flash主要作为芯片内执行（XIP）的存储器，读速度较快，但是写操作耗时长，也需要进行擦除操作，擦除操作耗时较长；相变存储器（PCM）作为一种新型存储器拥有类似Flash存储器的非易失性，同时具备较快的读速度，可以作为XIP，有优于Flash的写速度，写操作无需擦除操作，可直接修改数据，且具有功耗低的特点。

传统的MMU，主要包括两个方面的功能：

1、将线性地址映射成物理地址。现代操作系统大部分是多用户多进程，需要使用MMU机制，才能保证每个进程拥有自己独立的地址空间。对每个运行的进程来说只能看到自己的内存执行空间，是一段线性和连续的内存空间；而对操作系统而言，需要管理进程的内存空间，最大化内存的使用率，同一进程的内存空间未必连续。例如，进程A的执行地址为0x20000，进程B的执行地址为0x20000，虽然执行地址一样，但是经过MMU的映射后，在进程A,B在内存的执行地址不同。

2、提供硬件机制的内存访问授权。在一些低端的MCU上，不存在MMU，程序可以访问任意地址空间，包括一些芯片寄存器地址，这给芯片的正常运行造成潜在的威胁；在多用户多进程的系统中，当一个进程正在执行时，对其他进程的执行空间进行有意或无意的破坏或访问，可能造成其他进程的执行错误或产生安全问题，甚至会造成系统内核的损坏，造成系统的崩溃。因此，现代计算机需要提供MMU，保护系统和进程。MMU可以提高系统的安全性和稳定性，同时更容易检测应用程序产生的错误，如堆栈溢出，指针访问错误；MMU保证系统不会因为一个进程的错误而影响系统的正常运行。

传统的MMU主要由软件实现地址映射，由软件完成映射操作，会增加一定程度的系统开销，而本发明设计了一种基于软硬件协同技术的MMU机制，利用FPGA技术改善系统性能和提高稳定性。

发明内容

本发明的目的就是为了解决上述问题，提供一种基于内存管理单元MMU的统一内外存架构，它使用多种类型的存储器作为统一内外存架构下混合存储器，用于存放数据和执行程序，利用不同存储器的特点，为系统提供性能好、能耗低的存储功能。

为了实现上述目的，本发明采用如下技术方案：

一种基于内存管理单元MMU的统一内外存架构，包括处理器，所述处理器与内存管理单元MMU通信，所述内存管理单元MMU与外部设备通信，

所述内存管理单元MMU包括管理模块和存储器控制模块；所述外部设备包括DDR3SDRAM和PCM；

所述管理模块包括内存映射模块、内存保护模块和动态数据管理模块；所述内存映射模块包括彼此通信的地址映射模块和映射表，所述内存保护模块和动态数据管理模块均接收地址映射模块发送的数据；

所述存储器控制模块包括DDR3SDRAM控制器和PCM控制器，所述存储器控制模块接收内存保护模块和动态数据管理模块发出来的数据，所述DDR3SDRAM控制器与外部设备DDR3SDRAM连接，所述PCM控制器与外部设备PCM连接。

所述内存映射模块：利用BRAM（本质为SRAM）临时存放映射表，采用两级映射表机制，增加访问空间，系统正常运行时，将二级映射表放在临时存放映射表BRAM中，将一级映射表存放在外部设备PCM中；两级的映射表的数据采用多处备份，同时对存入两级的映射表的数据进行ECC校验；两级的映射表均存放在外部设备PCM内，保证掉电后两级的映射表不丢失，在上电后系统开始运行，从外部设备PCM中读出二级映射表的数据，装入BRAM中；当二级映射表发生改变时，会立刻更改存放在外部设备PCM中备份的二级映射表信息，保证数据的一致性。

所述内存保护模块：用于实现对内存空间的保护，当处理器正在运行时，根据程序运行时的参数，由处理器设定能够访问的内存空间，通过FPGA提供硬件保护机制，保证程序能够在安全的内存范围内运行；内存保护模块，同时提供错误和异常处理功能，当进行访存操作，若访存地址超过允许范围，则返回无效数据；若进行程序跳转操作，跳转到非安全区域，则由FPGA实现程序自动跳回指令，阻止程序跳转到非安全区域的位置。

所述动态数据管理模块：用于检测内存数据的属性以及基于内存数据的属性，判断是热数据还是冷数据，从而决定数据的存放位置是放在DRAM还是PCM中；由于PCM的写寿命有限，所述动态数据管理模块通过PTL（PCM Translation Layer）对PCM进行损耗均衡的处理；由于DDR3SDRAM需要进行刷新操作，且掉电丢失，所述动态数据管理模块采取数据置换方案，减少异常掉电所产生的危害。在程序运行时，程序分为代码段和数据段，数据段分为只读数据和可读写数据；对代码段和只读数据段，更多的是进行读取操作，这部分内容放在PCM中；而对于可读写的数据，需要根据数据的写操作频率判定数据是否为热数据，若为热数据，则修改它对应的映射表表项数据，将数据地址映射到DDR3SDRAM中，对该热数据的写操作，处理器仅修改DDR3SDRAM中的数据，而由FPGA实现对PCM中原先数据的修改，保证数据一致性，通过FPGA实现数据一致性，避免占用过多的CPU时间，提高CPU的执行效率。

所述存储器控制模块：需要根据DDR3的操作时序设计DDR3SDRAM控制器，根据PCM的操作时序设计PCM控制器；所述DDR3SDRAM控制器提供对DDR3SDRAM进行读、写访问的接口和所述PCM控制器提供对PCM进行读、写等操作的接口。

本发明的有益效果：

1在这种新型架构下，计算机对内存和外存进行统一管理，内存和外存由同一个存储控制器管理，不存在传统意义的内存和外存；数据和程序存放在存储器上，程序可以直接在存储器上执行，无需加载过程，且掉电不丢失数据，上电后可继续执行。因此在统一内外存的架构下，对于公式①，不存在，Tload降低，系统的性能将大大提升。

2多种存储器的混合存储体系，在新型的统一内外存体系架构下，使用多种类型的存储器作为统一内外存架构下混合存储器，用于存放数据和执行程序，利用不同存储器的特点，为系统提供性能好、能耗低的存储功能。

3与传统的MMU相比，新型的MMU有许多优势，比如采用软硬件协同技术，部分MMU功能由FPGA（现场可编程门阵列）实现，可以提高系统的性能和稳定性，同时，新型的MMU还包括访问多种存储器的控制器。

4在本发明中，系统中的存储器包括DDR3SDRAM和PCM，DDR3SDRAM和PCM由同一个存储控制器管理，统一编址，存储控制器位于MMU中，系统的整体架构图参见附图2。系统中不存在外存，程序和数据根据策略存放在DDR3SDRAM或PCM中。PCM既可以充当传统意义的外存，同时也可以与DRAM共同作为主存，程序和数据存放在PCM中，当系统上电后，从PCM取出程序执行，根据运行时的情况，动态调整数据或程序存放的位置（存放在DRAM或PCM中）。

本发明的主要功能包括：

1、将线性地址映射成物理地址。根据来自处理器的线性地址，通过查找映射表，转换成物理地址。传统的MMU也包括这个功能，但本发明中MMU的地址映射，是由FPGA实现，相比传统的MMU拥有更快的速度。

2、内存地址空间保护。根据当前程序的属性，限制当前程序可访问到的内存地址范围，保护系统的安全。采用FPGA实现内存地址空间的保护，可以阻止恶意程序访问非法地址，同时对异常行为进行处理。

3、管理映射表。映射表是处理器能够正确访问内存的基础，因此映射表的内容必须准确无误。在新型的MMU中，将映射表信息存放在PCM，可保证映射表掉电后不丢失；对映射表的信息采用ECC校验，保证映射表数据的正确性；采用冗余数据备份，保存多份映射表信息，在加载映射表时，取出多份映射表信息，对比数据是否一致，若不一致，则根据ECC进行纠正。

4、动态数据分配。在系统运行时，新型MMU会动态检测写频繁数据，并把数据映射到DRAM中，提高写速度，减少对PCM的写操作；由于PCM读速度较快，代码或只读数据可映射到PCM中，直接从PCM访问读取。对于映射在DRAM中的写频繁数据，为了保证与PCM中的数据一致，采用延迟写回或写通机制。

5、混合存储控制器。新型的MMU包括访问和控制多种存储器。在本发明中，存储器包括DDR3SDRAM与PCM，因此，在新型的MMU中，实现DDR3SDRAM与PCM混合存储控制器。基于这一控制器，可以实现对DDR3SDRAM于PCM的访问和控制。

6、在本发明中，MMU的主要功能由FPGA实现。新型MMU基于zedboard开发板设计和实现，通过移植操作系统，经测试，在系统的运行速度和稳定性方面有较大提升；基于统一内外存的架构，动态加载程序时相比较原先的架构，程序运行速度得到较大提高；对新型MMU的设计通过模拟实验验证，PCM的损耗得到改善。

附图说明

图1传统计算机架构；

图2为统一内外存架构图；

图3展示了zedboard的架构；

图4展示了基于zedboard本发明的设计架构；

图5描述了新型MMU的主要功能模块。

具体实施方式

下面结合附图与实施例对本发明作进一步说明。

本发明是基于Xilinx Zedboard开发板设计与实现的。Zedboard开发板采用Zynq7000的处理器，Zynq7000处理器内部结构分为处理器系统（PS）与可编程逻辑（PL）两部分，PS与PL通过AXI内部高速互连总线通信（通信速度最大可达到2400MB/s），PS包含两个ARMCortex A9双核处理器，PL本质为Xilinx FPGA，利用FPGA很适合做并行算法设计，具有灵活、吞吐量大等特点；存储器资源方面，Zedboard上有512MB DDR3SDRAM,同时包含Xilinx的FMC扩展槽，可通过FMC连接PCM扩展板，对PCM进行访问操作；PS端可以通过AXI对PL进行控制，同时PL可以访问控制PCM以及DDR3SDRAM。附图3展示了Zedboard的整体架构。

因此，基于Zedboard开发板可以实现统一内外存的架构。PS的访存操作，需要经过PL访问DDR3SDRAM和PCM；PL即FPGA，实现上文提到的新型的MMU。因此，本发明基于Zedboard可以实现如附图4所描述的架构。本发明的核心部分在于PL端的新型MMU的设计，因此下面详细介绍新型MMU的设计。

新型MMU在设计方面主要包括两部分：管理模块与存储器控制模块。管理模块包括内存映射模块、内存保护模块以及动态数据管理模块；存储器控制模块包括：DDR3SDRAM控制器与PCM控制器。附图5展示了新型MMU的功能模块及联系。

内存映射模块：利用FPGA内部的BRAM（即SRAM）临时存放映射表，SRAM读写速度较快，且功耗比DDR3SDRAM低；由于需要访问大容量的存储器，采用二级映射表机制，增加访问空间，运行时，只把二级映射表放在BRAM中，而把一级映射表放在PCM中，因为对二级映射表的写操作更多，而对一级映射表的读操作较多；映射表是处理器访问存储器的核心，因此为保证映射表的安全，映射的数据采用多处备份，同时对存入映射表的数据进行ECC校验；映射表存放在PCM的特定区域内，保证掉电后映射表不丢失，在上电后，从PCM中读出映射表数据；当在MMU中发生映射表改变时，会立刻更改存放在PCM中备份的映射表信息，保证数据的一致性。

内存保护模块：基于FPGA实现对内存空间的保护。当处理器正在运行时，根据程序运行时的参数，由处理器设定可访问的内存空间，FPGA提供硬件保护机制，保证程序可运行在安全的内存范围内；内存保护模块，同时提供错误和异常处理功能，当进行访存操作，若访存地址超过允许范围，则返回无效数据；若进行程序跳转操作，跳转到非安全区域，则由FPGA实现程序自动跳回指令，阻止程序跳转到非安全区域的位置。

动态数据管理模块：该模块提供的功能包括检测内存数据的属性（冷热数据）以及基于内存数据的属性，决定数据的存放位置（放在DRAM或PCM中）；由于PCM的写寿命有限，新型的MMU实现一种PTL（PCM Translation Layer），对PCM进行损耗均衡的处理；动态的数据管理，同时需要尽可能降低能耗，由于DDR3SDRAM需要进行刷新操作，且掉电丢失，因此需要采取一定的数据置换方案，减少异常掉电所产生的的危害。在程序运行时，程序分为代码段和数据段，数据段可分为只读数据和可读写数据；对代码段和只读数据段，更多的是进行读取操作，这部分内容可以放在PCM中；而对于可读写的数据，需要根据数据的写操作频率判定数据是否为热数据，若为热数据，则修改映射表，把数据地址映射带DDR3SDRAM中，对该热数据的写操作，处理器仅修改DDR3SDRAM中的数据，而由FPGA实现对PCM中原先数据的修改，保证数据一致性，通过FPGA实现数据一致性，可以避免占用过多的CPU时间，提高CPU的执行效率。

混合存储器控制模块：在本发明中，使用的存储器包括DDR3SDRAM和PCM，两种存储器的操作时序完全不同，因此需要基于这两种存储器，分别设计存储控制器。DDR3SDRAM需要根据DDR3的操作时序设计控制器，而PCM的操作是以命令方式进行操作。

在本发明中，MMU的主要功能由FPGA实现。新型MMU基于zedboard开发板设计和实现，通过移植操作系统，经测试，在系统的运行速度和稳定性方面有较大提升；，基于统一内外存的架构，动态加载程序时相比较原先的架构，程序运行速度得到较大提高；对新型MMU的设计通过模拟实验验证，PCM的损耗得到改善。

上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。

Claims (5)

1.一种基于内存管理单元MMU的统一内外存架构，其特征是，包括处理器，所述处理器与内存管理单元MMU通信，所述内存管理单元MMU与外部设备通信，

所述内存管理单元MMU包括管理模块和存储器控制模块；所述外部设备包括DDR3SDRAM和PCM；

所述管理模块包括内存映射模块、内存保护模块和动态数据管理模块；所述内存映射模块包括彼此通信的地址映射模块和映射表，所述内存保护模块和动态数据管理模块均接收地址映射模块发送的数据；

所述存储器控制模块包括DDR3SDRAM控制器和PCM控制器，所述存储器控制模块接收内存保护模块和动态数据管理模块发出来的数据，所述DDR3SDRAM控制器与外部设备DDR3SDRAM连接，所述PCM控制器与外部设备PCM连接。

2.如权利要求1所述的一种基于内存管理单元MMU的统一内外存架构，其特征是，所述内存映射模块：利用BRAM临时存放映射表，采用两级映射表机制，增加访问空间，系统正常运行时，只把二级映射表放在临时存放映射表BRAM中，把一级映射表放在外部设备PCM中；映射的数据采用多处备份，同时对存入两级的映射表的数据进行ECC校验；两级的映射表均存放在外部设备PCM内，保证掉电后两级的映射表不丢失，在上电后，从外部设备PCM中读出二级映射表数据，装入BRAM中；当二级映射表发生改变时，会立刻更改存放在外部设备PCM中备份的二级映射表信息，保证数据的一致性。

3.如权利要求1所述的一种基于内存管理单元MMU的统一内外存架构，其特征是，所述内存保护模块：用于实现对内存空间的保护，当处理器正在运行时，根据程序运行时的参数，由处理器设定能够访问的内存空间，通过FPGA提供硬件保护机制，保证程序能够在安全的内存范围内运行；内存保护模块，同时提供错误和异常处理功能，当进行访存操作，若访存地址超过允许范围，则返回无效数据；若进行程序跳转操作，跳转到非安全区域，则由FPGA实现程序自动跳回指令，阻止程序跳转到非安全区域的位置。

4.如权利要求1所述的一种基于内存管理单元MMU的统一内外存架构，其特征是，所述动态数据管理模块：用于检测内存数据的属性以及基于内存数据的属性，判断是热数据还是冷数据，从而决定数据的存放位置是放在DRAM还是PCM中；由于PCM的写寿命有限，所述动态数据管理模块通过PCM Translation Layer对PCM进行损耗均衡的处理；由于DDR3SDRAM需要进行刷新操作，且掉电丢失，所述动态数据管理模块采取数据置换方案，减少异常掉电所产生的危害。在程序运行时，程序分为代码段和数据段，数据段分为只读数据和可读写数据；对代码段和只读数据段，更多的是进行读取操作，这部分内容放在PCM中；而对于可读写的数据，需要根据数据的写操作频率判定数据是否为热数据，若为热数据，则修改它对应的映射表表项数据，把数据地址映射到DDR3SDRAM中，对该热数据的写操作，处理器仅修改DDR3SDRAM中的数据，而由FPGA实现对PCM中原先数据的修改，保证数据一致性，通过FPGA实现数据一致性，避免占用过多的CPU时间，提高CPU的执行效率。

5.如权利要求1所述的一种基于内存管理单元MMU的统一内外存架构，其特征是，所述存储器控制模块：需要根据DDR3的操作时序设计DDR3SDRAM控制器，根据PCM的操作时序设计PCM控制器；所述DDR3SDRAM控制器提供对DDR3SDRAM进行读、写访问的接口和所述PCM控制器提供对PCM进行读、写等操作的接口。