JP2003501856A

JP2003501856A - Ａ／ｄ変換器の中のスタティック・エラーの補正

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Publication number: JP2003501856A
Application number: JP2001500437A
Authority: JP
Inventors: エクルンド、ヤン、エリク; ルドベルグ、ミカエル
Original assignee: テレフオンアクチーボラゲツトエルエムエリクソン（パブル）
Priority date: 1999-05-28
Filing date: 2000-05-29
Publication date: 2003-01-14
Also published as: CN1352823A; DE60029584D1; DE60029584T2; SE516157C2; EP1181777B1; EP1181777A1; HK1047198A1; SE9902000L; CA2374843A1; CN1183680C; AU5720500A; US6229467B1; SE9902000D0; KR20020008198A; TW499796B; WO2000074242A1

Abstract

(57)【要約】アナログ・ディジタル変換器（ＡＤＣ）はスタティック・エラーのヒストグラムに基づく補正を有する。したがって、この変換器の制御および計算ユニット２３において、補正されていないディジタル出力コードのカウントがメモリ５１の中に記憶される。この記憶されたカウントから、モデル分布が計算ユニットの中で、例えば期待されたガウス分布を推定することによって、決定される。このモデル分布が計測されたカウントと比較され、そしてこのカウントの相対エラーが計算される。この相対エラーは粗基準レベルの中のエラーを示す。補正表４７の中に記憶された補正項Ｌ（Ａ）を計算するために、これらのエラーが用いられる。補正項が出力計算ユニット４３′によって用いられて、補正されたさらに正確な出力コードが計算される。複数個のセルを有する並列ＡＤＣデバイスに対して、セルの中のヒストグラムを用いて利得およびオフセット・エラーを補正することができる。また、組込み自己検査にヒストグラムを用いることができる。基準レベル発生器は、漏話のない正確な粗レベルを提供する並列ＡＤＣの中のセルに対して、部分的にだけ共通であることができる。

Description

【発明の詳細な説明】

【０００１】（技術分野）本発明は、逐次近似手続きを用いてアナログ・ディジタル変換器の中のスタテ
ィック・エラーを補正すること、およびアナログ・ディジタル変換器、特に組込
みエラー補正を有するアナログ・ディジタル変換器に関する。

【０００２】（技術の背景と現状）無線通信装置では、入ってくる信号はディジタルの形状に変換されなければな
らないことがよくある。また、この装置から提供されるディジタル信号はアナロ
グの形状に変換されなければならないことがよくある。図１は、このような通信
に用いられる１つの典型的な回路の概要図である。アナログ・ディジタル変換器
（ＡＤＣ(analog-digital converter)）１は入力線路５に接続され、そして信号
処理装置９にディジタル・データを送る。信号処理装置９は、ユーザ回路（図示
されていない）と通信を行ってユーザに情報を送る。実際の実施例では、ＡＤＣ
は移転機能を有しており、そしてこの移転機能は常にエラーを含んでいる。この
エラーのために、信号対雑音比（ＳＮＲ(signal-to-noise ratio))および偽の自
由ダイナミック・レンジ（ＳＦＤＲ(spurious free dynamic range))という用語
で表される特性の劣化が生ずる。１つの典型的な応用では、アンテナ１０から信
号を受信する無線周波数受信のための一定のデバイス８に入力線路５が接続され
る。

【０００３】ＡＤＣの中での変換動作の中に存在するある種類のエラーはスタティック・エ
ラーと呼ばる。これらのエラーは、ＡＤＣへの実際の入力信号には依存しないよ
うなエラーであると定義される。これらのエラーは、時間的に近似的に安定であ
る、または非常にゆっくりと変化する。下記では、これらのエラーは時間的に不
変である、すなわち時間的に一定であると仮定されるであろう。１つの典型的な
例は性質を整合することを含む。

【０００４】ここで考察しているＡＤＣは逐次近似手続きを用いており、そしてＳＡ(succe
ssive approximation)−ＡＤＣと呼ばれる。さらに、これらは２分探索法および
部分範囲法を用い、そして部分範囲法の段階では冗長コードが用いられる。ヤン
・エリック・エクルンド(Jan-Erik-Eklund) 名の学位論文「センサ・システムに
対するＡ／Ｄ変換(A/D conversion for sensor systems) 」、リンケーピング大
学(Linko¨ pings Universitet)、1998年、ジレン・ユアン(Jiren Yuan)、クリ
スタ・スベンソン(Christer Svensson) 名の論文「 1.2μｍＣＭＯＳの中の 70-
ＭＳ／ｓＡＤＣアレイの中に用いられる10ビット5-ＭＳ／ｓ逐次近似ＡＤＣセル
(A 10-bit 5-MS/s Successive Approximation ADC Cell Used in a 70-MS/s ADC Array in 1.2 μm CMOS) 」、ＩＥＥＥジャーナル・オブ・ソリッド・ステート
・サーキッツ(IEEE Journal of Solid State Circuits)、第29巻、第８号、 866
頁〜 872頁、1994年８月、および「ＳＰＴ７８６０、１０ビット、４０ＭＳＰＳ
、１７５ｍＷＡ／Ｄ変換器(SPT7860, 10-BIT, 40 MSPS, 175 mW A/D CONVERTER)
」、データ・シート、7/24/96 、シグナル・プロセッシング・テクノロジ・イン
ク(Signal Processing Technology, Inc.)、4755フォージ・ロード、コロラド・
スプリングス、コロラド 80907、米国(4755 Forge Road,Colorado Springs, Col
orado 80907, USA) を参照されたい。

【０００５】（発明の概要）本発明の１つの目的は、ＡＤＣの効率的なディジタル・エラー補正を得ること
である、特に特別のトリミング信号を用いない並列ＡＤＣの効率的なディジタル
・エラー補正を得ることである。

【０００６】本発明のまた別の目的は、ＡＤＣの中のスタティック不整合を補正するための
方法とデバイスを得ることである。

【０００７】したがって、ディジタルの領域において、スタティック・エラーを補正する方
法、およびアナログの領域において特に不整合エラーを補正する方法が得られる
。この方法では、下記の段階が実行される。１．ＡＤＣから出力される補正されていないディジタル値の実際のヒストグラ
ムを計測する段階。２．計測されたヒストグラムから期待されたヒストグラムを推定する段階。３．計測されたヒストグラムの期待されたヒストグラムからの偏差を計算する
段階。４．計算された偏差に基づいて補正表を計算する段階。５．補正されていないデータを補正するために補正表からの値を用いることに
よって、例えばこの値を補正されていないディジタル値に加算することによって
、出力データを補正する段階。

【０００８】並列ＡＤＣの中のＡＤＣセルの利得エラーおよびオフセット・エラーを補正す
ることができる。発生された粗基準レベルの良好な安定度を与えるがしかしなお
微細基準レベルを得るのにあまりにも多くの部品を必要としない、基準レベル発
生器を備えたＡＤＣが得られる。

【０００９】（好ましい実施例の説明）下記において添付図面を参照して本発明を説明する。添付図面に示された実施
例は、本発明の範囲がこの実施例に限定されることを意味するものではない。

【００１０】逐次近似を用いたアナログ・ディジタル変換器（ＳＡ−ＡＤＣ(analog-to-dig
ital converter using successive aproximation))は２分探索法を用いることが
できる。この場合、入力信号のサンプルされた値Ｖ_Sが既知の基準値のシーケン
スと比較される。これらの基準値は、複数個の出力信号または複数個の基準レベ
ルを有する基準源から選定される。ディジタル・コードｘに対して、この比較に
用いられる出力基準信号はＶ_R（ｘ）である。このＶ_R（ｘ）は、大きさ（ｘ・Ｖ _unit ）［Ｖ］を有する電圧であるのが典型的な場合である。ここで、Ｖ_unitは単
位電圧である。出力コードを探索するのに用いられる基準信号のシーケンスは、
２分探索アルゴリズムによって決定される。サンプルされた値Ｖ_Sは、探索範囲
の中央にある基準値Ｖ_R（中央）とまず比較される。この比較から得られる結果
は、探索されたディジタル出力ワードの最上位ビット（ＭＳＢ(most significan
t bit)）である。この最上位ビットは、サンプルされた値Ｖ_Sから最も少ない可
能な量だけ偏差した基準値Ｖ_R（ｘ）に対応するディジタル・コードｘである。
この最初の比較に応じて、新しい基準値が選定される。もしＶ_S＜Ｖ_R（中央）な
らば、その結果はＭＳＢ＝０であり、そしてＶ_Sと比較されるべき新しい基準値
はＶ_R（中央）よりも低い。もしＶ_S≧Ｖ_R（中央）ならば、その結果はＭＳＢ＝
１であり、そして比較されるべき次の新しい基準値はＶ_R（中央）よりも高い。
次に、探索された出力ワードの中の残りのビットに対して同じ比較の手続きが繰
り返される。

【００１１】ｎビットの分解度に対して、要求された基準レベルまたは基準値の総数は通常
は２ⁿであり、全く大きな数であることができる。この場合、部分範囲技術を用
いることができる。M.P.V.コルリ(M.P.V.Kolluri) 名の論文「12ビット 500ナノ
秒部分範囲ＡＤＣ（A 12-bit 500ns Subranging ADC)」、ＩＥＥＥジャーナル・
オブ・ソリッド・ステート・サーキッツ(IEEE Journal of Solid State Circuit
s)、第24巻、第６号、1989年12月、を参照されたい。変換されてべき信号Ｖ_Sの
範囲の全体は、基準レベルＶ_RC（ｙ）およびＶ_RF（ｚ）の粗部分Ｖ_RCシーケンス
と微細部分Ｖ_RFシーケンスとに含まれる基準レベルを用いることによって分割さ
れる。１つの粗基準レベルおよび１つの微細基準レベルが加えられて「複合」基
準レベルが得られる。そして次に、この複合基準レベルがサンプルされた信号Ｖ _S と比較される。ここで、ｙおよびｚは、基準レベルの一定の順序数である。「
等」分割の場合には、粗部分および微細部分はおのおのは２^n/2個の基準値を有
するであろう。したがって、ＡＤＣは２^n/2+1個の基準値を有する。アルゴリズ
ムは次の通りである。下記の式を最小にする整数ｙ、ｚを見出す。

【００１２】

【数１】

【００１３】あるいは多分、下記の差の値ができるだけ小さな正の値を有するようなｙ、ｚを
見出すことである。

【００１４】

【数２】

【００１５】ｙおよびｚは、ｎ／２ビットでおのおのが構成される２進ワードに対応する整
数であるように選定される。したがって、これらの両方は［０，２^n/2−１］の
範囲内にある。この時、対応するディジタル・コードはｘ＝ｙ・２^n/2＋ｚであ
り、したがって２ⁿ個の可能な結果が存在する。この作業を行うために、基準値
Ｖ_RCおよびＶ_RFを正しく選択しなければならない。実際の処理系を解析するため
に、ハードウエア指向の表現を用いることができる。すなわち、図２に示された
回路処理系から得られるような下記の式を最小にするｙ、ｚを見出す。

【００１６】

【数３】

【００１７】そこで、基準発生器１１、１３はそれぞれ、出力基準電圧ｙ・Ｖ_Cunitおよび
ｚ・Ｖ_Funitをスイッチ１５、１７を通してコンデンサＣ_CおよびＣ_Fに送る。サ
ンプルされた値Ｖ_Sは、スイッチ１９を通して、基準発生器１１に接続された電
極においてコンデンサＣ_Cに接続される。それぞれの基準発生器１１、１３に接
続されていないコンデンサＣ_C、Ｃ_Fの電極はノードＮにおいて相互に接続され、
そしてスイッチＳ_Sを通してアースに接続され、および比較器２１の１つの入力
に接続される。比較器２１の他の入力には、いくらか小さな基準電圧が加えられ
る。比較器２１の出力は制御回路２３に接続される。制御回路２３は基準発生器
１１、１３およびスイッチ１５、１７、１９、Ｓ_Sを制御し、そして探索された
ディジタル出力ワードｘを提供する。

【００１８】図２の回路において、式（２）は下記のように実行される。すなわち、ノード
Ｎに電荷（Ｖ_S・Ｃ_C＋０・Ｃ_F）を得るために、コンデンサＣ_C、Ｃ_Fの中にアナ
ログ値Ｖ_Sをサンプルする。コンデンサＣ_C、Ｃ_Fに基準電圧を加えることによっ
て、電荷を減算する。一定の基準電圧によって発生された電荷がノードＮにおい
てサンプルされた電荷にほぼ等しい時、正しい基準レベルが見出される。利用可
能な基準電荷は（ｙ・Ｖ_Cunit・Ｃ_C）および（ｚ・Ｖ_Funit・Ｃ_F）である。部分
範囲法の例が図３ａ、図３ｂに示されている。

【００１９】また、ＳＡ−ＡＤＣの中に冗長出力コードを利点をもって用いることができる
。M.P.V.コルリ名の前記論文を参照されたい。冗長コードという用語は、サンプ
ルされた入力信号の値Ｖ_Sの少なくともいくつかのレベルに対して、複数個の可
能な出力コードが存在することを意味する。冗長度を導入する理由はもともとは
、ＭＳＢの変換の期間中のダイナミック・エラーを取り扱うことである。けれど
も、後で説明されるように、スタティック・エラーを補正するために冗長コード
を用いることができる。冗長度は、要求されたよりもさらに多くの電圧レベルを
微細基準が有することによって達成され、したがって１つの粗電圧ユニットより
も大きな範囲を取り扱わせることによって達成される。図４ａ、図４ｂを参照。
分解度、すなわち最も細かい基準源の２つのレベルの間の最小距離、は冗長度を
用いないＡＤＣの中では同じであるが、しかし出力ワードはさらに短い、すなわ
ちさらに少数個のビットを有する。図３ｂ、図４ａおよび図４ｂには、Ｖ_Sの同
じ入力レベルに対する変換の結果が示されている。したがって、この結果は同じ
（＝８）でなければならない。図４ａおよび図４ｂには、この結果を得る２つの
方法が示されている。

【００２０】したがって、２つのＭＳＢを計算する時１つの誤りを許容することができ、そ
してなお示されているサンプルされた値Ｖ_Sに対する正しい値を見い出すことが
できる。図４ａでは、ＭＳＢはｙ＝１０_BINを読み出すべきであるが、しかしそ
の代わりにｙ＝０１_BINが見い出される。ｙに対するコード０１_BINと１０_BINと
の間の微細基準値のシーケンスはコード１０_BINと１１_BINとの間の領域に延長さ
れ、正しいレベルを見い出すことが可能になる。図４ｂでは、正しいＭＳＢが見
い出され、そしてｙ値１０_BINと１１_BINとの間の微細基準レベルを直接に用いる
ことができる。

【００２１】前記のように、ＭＳＢはｙと呼ばれ、そしてＬＳＢはｚと呼ばれる。次に、こ
れらが下記の式によりディジタル出力コードｘに組み合わされる。

【００２２】

【数４】

【００２３】値４は、微細スケール上の４個のレベルが粗スケール上の１個のレベルに等し
いことを示す。値２は、微細スケール上の２つのコードの負の重なりによるもの
である。

【００２４】基準レベルの発生は受動成分を整合することに基づいている。なかんずく、コ
ンデンサＣ_CおよびＣ_Fは深刻な問題点を通常は生じないように整合しなくてはな
らない。それは、コンデンサは集積回路の中で高い精度で比較的容易に作成でき
るからである。けれども、電圧レベルＶ_RC（ｙ）＝ｙ・Ｖ_CunitおよびＶ_RF（
ｚ）＝ｚ・Ｖ_Funitの十分に良好な整合は容易には得られない。大きな数の電圧
レベルを発生する簡単で通常用いられる１つの方法は、すべてが同じ抵抗値を有
するべきであるがしかし実際にはそれらの抵抗値が前記の同じ抵抗値からわずか
に偏差している複数個の抵抗器で構成される梯子型抵抗器で、電圧を分割する方
法である。この場合、コードｙに対する粗電圧ユニットＶ_Cunit（ｙ）＝Ｖ_RC（
ｙ＋１）−Ｖ_RC（ｙ）のおのおのはまた小さなエラーを有するであろう。そして
ｙ・Ｖ_Cunitに等しくなければならないレベルＶ_RC（ｙ）は下記の式で表される
。

【００２５】

【数５】

【００２６】ここで、

【外１】はコードｙに対する電圧レベルのエラーである。図５ａではレベル１０は期待値
の上にあり、そして図５ｂではそれは下にある。入力信号の変換は実際のレベル
Ｖ_RC（ｙ）を用いるが、しかしＡＤＣからのディジタル出力ｘは期待されたレベ
ルを表す。

【００２７】コードｙに対する基準レベルの寸法すなわちスパンは、すなわち量

【数６】は、多数の変換された値を得るために多少ランダムな形状を有する入力信号を変
換する時、そのレベルの中に起こるコードの総数に影響するであろう。したがっ
て、統計的な方法を用いて寸法すなわちスパンを計測することができる。このよ
うな計測から計算することができる粗基準レベルの寸法の偏差の計測単位は、微
分非線形度（ＤＮＬ(Differential Non-Linearity)）と呼ばれる。計測の際、テ
スト信号がＡＤＣの入力信号として加えられ、そして出力コードのヒストグラム
が計測される。入力信号が変換領域に対応する降れ幅を有する完全な正弦波であ
る場合、このヒストグラムはバス・タブのように見えるであろう。図６を参照。
このヒストグラムは、理想的なＡＤＣに対する滑らかな曲線に従う。けれども、
例えば前記で説明した抵抗値の偏差から得られるようなスタティックな整合エラ
ーにより、任意のＡＤＣからの出力コードのヒストグラムは、理想的な曲線から
偏差するであろう。この偏差すなわちエラーは、下記の式によって与えられるよ
うに、それぞれのコードに対するＤＮＬ値によって定量化される。

【００２８】ＤＮＬ(i) ＝（＃計測された(i) −＃理論的(i) ）／＃理論的(i) （５）

【００２９】図５ａに示された基準レベルの場合、ここではすべてのビットの変換が正しく
実行されると仮定される。したがって、図４ａに示されたような状態は得られな
い。粗基準電圧の中のレベル１０は整合エラーを受ける。Ｖ_Sに応じて、微細基
準レベルＶ_RF（ｚ）は０１と１０との間にマップされる（図７ａを参照）、また
は１０と１１との間にマップされる（図７ｂを参照）。理想的には、出力コード
の微細基準部分はコードｚ＝０１０_BIN、０１１_BIN、１００_BINまたは１０１_BIN を含まなければならない。けれども図７ａにおいて、少数個の出力値は微細部分
に対してコードｚ＝１１０_BINを有することができる。コードｚ＝１１０_BINの密
度は、粗レベルｙ＝１０_BINにおけるエラーの計測単位である。同様の方法で、
微細コードｚ＝１０１_BINに対するコード密度は図７ｂにおいてあまりにも小さ
く、これはコードｙ＝１０_BINとｙ＝１１_BINとに対応する粗レベルの間の距離が
あまりにも短いことを示す。

【００３０】アナログ・ディジタル変換器はディジタル・コードを与える。このディジタル
・コードは、真の基準レベルを表し、この真の基準レベルは整合エラーにより未
知である。出力コードの補間を見出すためにそしてこの出力コードをさらに便利
な線形スケールでマップするために、この計測されたＤＮＬ情報を用いることが
できる。図７ａおよび図７ｂを調べることによって、コードｙ＝１０_BINはむし
ろ１０．００１_BINであるべきであることが観察される。すべてのコードをそれ
らの物理的レベルに整合するように調整するために、この種の情報を用いること
ができる。

【００３１】計測の際、48個の独自のレベルを有する６ビットの出力を与えるために、２つ
の部分範囲段階を有するＡＤＣが用いられた。３個のＭＳＢおよび３個のＬＳＢ
はおのおの８個のレベルを与える。８個の微細レベルの６個は１個の粗レベルに
等しい。このことは図４ａ、図４ｂと比較することができる。図４ａ、図４ｂで
は、４個の微細レベルが１個の粗レベルに等しい。ディジタル出力コードｘは下
記の式から見出される。

【００３２】

【数７】

【００３３】粗基準は範囲［０００_BIN，１１１_BIN］を有し、そして微細基準は範囲［００
１_BIN，１１０_BIN］の中に独自のレベルを有する。コードｙ＝０１０_BINおよび
ｚ＝１１１_BINはｙ＝０１１_BINおよびｚ＝００１_BINと同じ出力コードを与える
、すなわち19を与える。

【００３４】次に、明確に見える不整合を得るために、微細基準電圧のスパンが 1.8Ｖから 1.6Ｖに変更された。その結果は、図７ａに示された種類の不整合である。この
場合には微細基準値のシーケンスは少し圧縮されるから、ｚ＝１１１_BINはこの
場合には独自のアナログ値を表す。けれども、式（６）によって与えられるよう
なディジタル・デコーダはそれを考慮に入れない。その結果は、図８のヒストグ
ラムの中のコード１９、２５、３１および３７に対するピークに見られるように
、一定のコードに対する密度があまりにも高いことである。

【００３５】もし微細基準レベルのシーケンスが、下記の式に従って、粗基準レベルのシー
ケンスにマップするためにそれに代わって変更されるならば、

【００３６】

【数８】

【００３７】すなわち、したがって微細スケールの上の７個のレベルが１個の粗レベルに対応
するならば、結果として得られるヒストグラムは図９に示されたようになる。少
数個のコード、すなわち２１、２８、３５および４２は、非常にまばらに起こる
。

【００３８】図８および図９から分かるように、ＤＮＬ計測は不整合が存在することを示す
。この場合の不整合は外側から強制されたものであったけれども、内部の不整合
を見出すためにＤＮＬ計測を用いることは可能である。計測された場合において
、すべての粗レベルは微細基準レベルに対して同じ誤った関係を有する。実際の
場合には、粗基準レベルのシーケンスの中のすべてのレベルは、微細基準レベル
に対してそれら自身の関係を有するであろう。それに対する補正のために、粗基
準レベルのおのおのに対する補正値を記載した表を用いることができる。

【００３９】下記で説明されるいくらかさらに複雑であるがしかしさらに現実的である実施
例では、ＡＤＣは４ビット、４ビットおよび５ビットをそれぞれ有する３つの部
分範囲段階を有する。コードは冗長であり、そして図８に示されたようにセグメ
ンテーションが行われる。４ビット、４ビットおよび５ビットをそれぞれ有する
る分離した２進ワードであるために部分範囲段階に対応するコード・ブロックＡ
、ＢおよびＣを考える。これらのブロックは、１つの単一ディジタル・ワードに
組み合わされるために加重されなければならない。この加重関数は下記のように
このデザインの中にある。

【００４０】

【数９】

【００４１】ここで、これらの段階からの実際のコードはまたＡ、ＢおよびＣと呼ばれる。
ＡＤＣからの供給されるべき結果としてのコードはＤである。ＡおよびＢは［０
，15］の範囲の中にあり、そしてＣは［０，31］の範囲の中にある。出力コード
Ｄは［０，4619］の範囲の中にあるであろう、すなわち12ビットよりも少し大き
いであろう。同じ結果Ｄを与えるコードＡ、ＢおよびＣの組み合わせは複数個存
在し、そしてまたいくつかの組み合わせは起こることができない。この時、Ｃの
24個の中央コードはＢのユニット・コード間隔に対応し、およびＢの12個の中央
コードはＡのユニット・コード間隔に対応する。

【００４２】実際の出力ワードＤは、下記の式で与えられるようなオフセットを有しなけれ
ばならない。

【００４３】

【数１０】

【００４４】部分範囲段階の個々のオフセットはここではＣ_offsおよびＢ_offsによって示さ
れ、そしてそれらは理想的にはそれぞれ４および２に等しい。したがって、合計
のオフセットは52に等しい。けれども下記の説明では、この合計のオフセットは
考慮されない。それは１つの定数の減算だけであるからである。

【００４５】この場合には、非冗長の出力コードは下記の式によって与えられるであろう。

【００４６】

【数１１】

【００４７】 12は16よりも小さいから、最上位のビットは冗長な出力コードの中において小
さな加重を有する。

【００４８】Ａ、ＢおよびＣの値のおのおのは、前記の説明に従う整合エラーを有する一定
の物理的成分によって発生される。この物理的レベルは原理Ｖ_A（ｘ）に従って
命名される。ここで、ｘはコードである。変数のないＶ_Aは、通常はＡに関する
物理的レベルの群のことである。したがって、Ｖ_A（３）は、ディジタル出力コ
ードＡ＝３（ＭＳＢｓ＝０１１_BIN）に対応する物理的レベルである。

【００４９】物理的部品を極めて注意深くレイアウトすることを用いて、約 0.1％のエラー
を有する整合を達成することができる。けれども下記で示されるように、合計の
出力ワードが10ビット以上を有する時、このエラーは大き過ぎる。けれども、成
分値のエラーおよびしたがって整合はスタティックすなわち定常的であり、そし
てこの例の部分範囲段階に対して次に説明されるように、スタティックな計測手
段によって取り扱うことができる。

【００５０】まず、（８）式に従ってＡＤＣ出力信号の一部分として９個のＬＳＢ（Ｂ段階
およびＣ段階）からワードＰが形成される。

【００５１】

【数１２】

【００５２】この時、出力ワードは（ディジタル・オフセットを考慮しなくて）下記の式で
表される。

【００５３】

【数１３】

【００５４】Ｐは［０，391 ］（15・24＋31＝ 391）の範囲内にある。Ｐの中央 288（＝12
・24）はＶ_Aのおのおののステップの中に位置している、すなわちＶ_A（ｘ）とＶ _A （ｘ＋１）との間に位置しているこれらの基準レベルに対応し、そしてこれら
のコードはＡのおのおのの値に対して独自である。図１１を参照。したがって、
Ａの中のステップのおのおのは、コードＰの中の 288個のステップと同じ加重を
有する。

【００５５】冗長度により、下記の例に示されているように、Ａ、Ｂ、Ｃの複数個の組合わ
せは同じ出力コードＤを与える。

【００５６】

【数１４】

【００５７】Ｖ_Pの精度は、典型的には１ＬＳＢよりは良好でなければならない。したがっ
て、Ｖ_Pに対する整合の要求は整合エラー＜ 1/288＜0.35％である。これは、
既に説明したように注意深い配置設計によって達成することができる。したがっ
て、Ｖ_C（ｘ）およびＶ_B（ｘ）の中のエラーを考慮しなければならない。１ＬＳ
Ｂよりは良好なＶ_Aの精度に対しては、Ｖ_Aの整合の要求は整合エラー＜1/4608
＜ 0.022％である。これは、容易には達成することができない。明らかに、Ｖ_A
に関する要求はＶ_Pに関する要求よりも高くなければならない。それは、Ｖ_AはＶ _P よりも大きな信号範囲を扱っているからである。

【００５８】スタティック・エラーを補正するために、Ｖ_Aの中のステップのおのおのの寸
法、すなわちステップ階または間隔Δ_A（ｘ）＝Ｖ_A（ｘ＋１）−Ｖ_A（ｘ）を計
測するために、ＰまたはＶ_Pによって形成された範囲を用いることができる。実
際にＡＤＣが用いられる時に補正が行われ、そして次に一定のアナログ信号がＡ
ＤＣに送られそして変換され、それにより複数個の出力ディジタル値が与えられ
る。式（１１）を用いて計算されるようなＡＤＣによって供給されるべき出力値
Ｄのおのおのに対し、Ａに対して１つの値が存在しおよびＰに対して１つの値が
存在する。Ａの値のおのおのに対するコードＰは、１つの群の中に記憶される。
Ａ＝３に対するＰの値はＰ_A=3で示される、などである。したがって、Ｐ_A=3、ｘ
＝０、１、…、15のそれぞれの群に対して１つずつの16個の異なるヒストグラム
が得られる。もしステップの高さΔ_A（ｘ）がすべてのｘに対して同じであるな
らば、適切に選定された入力アナログ信号に対して、Ｐ_Aの 288個の異なるコー
ドが用いられることをヒストグラムが示すであろう。それは、理想的にはΔ_A（
ｘ）＝ 288・Δ_Pであるからである。ここで、Δ_PはＰの中の単位ステップである
。もしステップ寸法Δ_A（ｘ）がコードｘに対して誤っているならば、Ｐ_Aの中に
異なる数のコードが用いられるであろう。Ａのコードに対する真値を記載したル
ック・アップ・テーブルを生成するために、計測からの結果が用いられる。ルッ
ク・アップ・テーブルＬ（Ａ）に対して、ＡＤＣ出力は下記の式のように形成さ
れる。

【００５９】

【数１５】

【００６０】ここで、Ａはルック・アップ・テーブルＬの中のレコードのアドレスとして用
いられる。

【００６１】Ｖ_A=2に対応するステップはあまりにも広くそして全範囲の0.28％のエラーを
有していると仮定する。このことは、0.28％・16・288 ＬＳＢ＝ 13 ＬＳＢのエ
ラーに対応する。この場合、もしダイナミック・エラーが存在しないならば、Ｐ _A=2 の中の（288＋13）個のコードが用いられるであろう。したがって、物理的ス
テップΔ_A=2に対応する正しいディジタル範囲はΔＬ（２）＝Ｌ（３）−Ｌ（２
）＝ 304である。この時、補正表は下記の式のように形成される。

【００６２】

【数１６】

【００６３】それからサンプルが取られる入力信号の形状により、サンプルされた値から得
られるコードの均一でない分布が一般的には存在するであろう。図６のバスタブ
曲線を参照。したがって、一定の入力信号レベルＶ_Sはさらに共通であることが
でき、その結果一定の出力コードはさらに共通である。この問題点に対する１つ
の解決法は、ＡＤＣから出力値のヒストグラムｈ_mを計測し、そしてそれを入力
信号のヒストグラム、すなわち真のヒストグラムと比較することであろう。その
偏差はエラーの計測単位であるであろう。この偏差は、前記のようにＤＮＬ（Di
fferential Non-Linearity（微分非線形度））と呼ばれる。けれども、真のヒス
トグラムは未知である。したがってその代わりに、期待されるヒストグラムｈ_e
の知的推定を行うために、期待される入力信号に関して存在する情報を用いなけ
ればならない。

【００６４】

【数１７】

【００６５】ここで、ｈ_mは計測されたヒストグラムであり、θは期待されたヒストグラム
を一定の方法で特徴付ける量である。下記で定義されるパラメータ

【外２】は、例えば量θの中に含めることができる。

【００６６】この場合、補正されていない出力ディジタル値のおののに対して、相対エラー
ｅは一般的に下記の式のように計算される。

【００６７】

【数１８】

【００６８】正しい密度に対してはｅ＝０である。あまりにも多いコードに対してはｅ＞０
であり、そしてあまりにも少ないコードに対してはｅ＜０である。この時、下記
で説明されるように補正表を生成するためにエラーｅを用いることができる。

【００６９】図１２は、Ａの１つのステップにおける相対エラーｅを示した図である。この
図は、Ｄ＝2068に対応するＡ＝６およびＰ＝340 付近およびＡ＝７およびＰ＝52
付近の出力コードに対するエラーを示している。図１１と比較せよ。そしてこの
図は、相対エラーは約20個のコードに対して１に等しいステップ以上の領域の中
を除いてほぼゼロに等しい、すなわち約2088までの領域の中を除いてほぼゼロに
等しい。このことは、基準レベルＶ_A（７）があまりにも高いことを意味し、お
よび正しいレベルが20個の微細レベルに対応するステップだけ低いレベルに位置
することを意味する、すなわちＶ_C以上のレベルにあることを意味し、そしてし
たがって出力データは補正されなければならないことを意味する。

【００７０】図１３ａ、図１３ｂは図１２と同様の図であるが、しかし縮尺されている。図
１３ａは、あまりに高く位置するレベルを備えた図１２と同様の場合の図である
。図１３ｂには、ダイナミックな変換に対する場合が示されている。その場合、
粗変数Ａのシフトの両側に、ゼロから偏差するエラーが存在する。シフトの一方
側に関しては＋１に等しいエラーが存在し、そして反対側に関しては−１に等し
いエラーが存在する。けれども、合計のエラーは均衡し、したがってもしエラー
が可変なシフトにおいて範囲Ｒにわたって積算または加算されるならば、ゼロに
等しい結果が得られる。これは、ダイナミックなエラーの典型的な場合である。
実際の場合には、図１３ａ、図１３ｂに示された場合の組合わせであることがで
きる。シフトにおける１つの領域にわたって加算することにより、ダイナミック
なエラーを常になくすることができる。この時、エラーの正の和は対応する基準
レベルがあまりにも高いことを直接的に示し、そして負の和は基準レベルがあま
りにも低いことを示す。和の絶対値は、対応する数のＬＳＢの中の基準レベルの
エラーを与える。

【００７１】期待されたヒストグラムを推定することが、または期待されたヒストグラムを
全体的に決定することが、下記で説明されるであろう。一定の応用に対して、出
力コードの特定の分布が期待される。例えば、ＤＭＴシステム（Discrete Muti
Tone（離散多重トーン））に対してはガウス分布が期待される。もし期待される
コード密度の形状がガウス分布であると仮定されるならば、補正されていないデ
ータＤ（ｉ）のシーケンスから分布のパラメータ

【外３】を推定することができる。

【００７２】

【数１９】

【００７３】

【数２０】

【００７４】推定され期待された分布はｘ＝［０，4711］に対して下記の式から見出される
。

【００７５】

【数２１】

【００７６】図１４は、適切に選定された入力アナログ信号に対してシミュレートされたヒ
ストグラムを示した図である。図１２に示されたような１つのレベル・エラーが
仮定され、そしてこのエラーはレベル・シフトに対応する高いカウントによって
見ることができる。シミュレートされたヒストグラムから推定されたガウス分布
が図１５に示されている。

【００７７】よく知られている統計的な方法を用いて前記で説明したのと同様の方法で、出
力コードの分布の他の期待された形状、例えば長方形の形状を推定することがで
きる。一定の応用の場合、汎用目的のＡＤＣの場合にそうであるように、分布の
期待された形状は未知であるであろう。その場合には下記で説明されるように、
計測されたヒストグラムに低域フィルタ作用を行うことによって、期待されたヒ
ストグラムを決定することができる。このようなフィルタ作用では、高い周波数
特性を一般的に有する不整合エラーが除去される、または少なくとも減少される
であろう。

【００７８】ヒストグラムの全体を用いる代わりに、Ａの値のおのおのに対して決定される
図１６に示された種類の部分ヒストグラムを用いることができ、そしてそれから
Ｐ_Aを計算することができる。図１６では、入力アナログ信号が変換範囲の中心
において平均

【外４】を有するサンプルを生ずると仮定され、そして適切な標準偏差

【外５】が変換範囲の縁においてゼロに近い周波数を生ずると仮定される。滑らかな曲線
は、サンプルされた値の完全なガウス分布を与える理想的な入力信号に対するお
よび理想的なＡＤＣに対する、理想的なヒストグラムを示す。ノイズまたはリッ
プルを有する曲線は、典型的な入力信号に対するおよびＡ変換回路の中の一定の
ステップ・エラーに対する、シミュレートされたヒストグラムを示す。図１６で
は、範囲の下側境界および上側境界におけるＡ値［０，１］および［10，11］に
対するヒストグラムは非常に小さいので、主として中央の８個のＡ値に対するヒ
ストグラムを見ることができる。前記で説明したように、Ｐに対するコード［０
，51］および［340，391］は用いられるとは期待されない。図１１を参照。これ
らが実際の変換工程において計測されるとしてなお用いられる時、これは明確に
ステップ・エラーを信号する、または変換ブロックＡ＝３に対して見ることがで
きるように、冗長特性によって補正されたダイナミック変換エラーを多分信号す
る。

【００７９】１つの例として、もし実際のヒストグラムおよび期待されたヒストグラムが決
定されたならば、範囲Δ_A=3を補正する。間隔の縁における１つの範囲内にサン
プルガ出現する期待値Ｈ_e（Ａ＝３）は、期待されたヒストグラムから見出され
る。その範囲は例えば上側の縁において64個の引き続くレベルを有する。

【００８０】

【数２２】

【００８１】ここで、和は（前記の範囲Ｒに対応する）変数の中で指定された範囲の中のす
べての整数値にわたって行われる。計測されたヒストグラム値は、同じ範囲また
は対応する範囲の中の値のカウントの和である。

【００８２】

【数２３】

【００８３】この時、補正項は下記の式で与えられる。

【００８４】

【数２４】

【００８５】したがって、Ａ＝３の期待された高さの上の32個のコードだけおよびＡ＝３の
期待された高さの下の32個のコードだけがカウントされる、すなわちレベルＶ_A
（４）においてである。したがって、最も粗い基準レベルＶ_A（ｘ）、ｘ＝０，
１，…，15の中の最大に許容されるエラーは＋／−32ＬＳＢに対応する電圧であ
る。

【００８６】したがって、その中でＡの中のエラーが許容される範囲、例えば＋／−32ＬＳ
Ｂを仮定する。コードの期待された重なりのカウントを一緒に加算する。この時
、メモリはＡの中のステップのおのおののまわりの２・３２＋２・３２に対する
カウントのみを含むことができ、そしてこれらのカウントに基づいて推定された
ガウス分布を決定することができる。Ｐの低い縁および高い縁の両方に位置する
これらのメモリ・アドレスは、０〜63と番号付けされる。もしＡのステップがあ
まりにも大きいならば、メモリ位置32〜63の中に増加したカウントが見出される
。図１２と比較せよ。もしＡのステップがあまりにも小さいならば、メモリ位置
０〜３１の中に縮小したカウントが見出される。ガウス分布を決定する際、それ
ぞれの区間の上側縁におけるこれらの値の間のヒストグラムは、例えばそれぞれ
の区間の端におけるヒストグラム値の間で直線であると仮定することができる。
図１５を参照。しかしまた、標準的な統計的方法を用いて、ガウス分布の直接の
推定を行うことができる。

【００８７】次のようにまた別の方法で期待されたヒストグラムｈ_eを見出すことができる
。

【００８８】ビットで計測されたＡの中のエラーｅｒｒ（Ａ）が下記のように制限されると
仮定する。

【００８９】

【数２５】

【００９０】この時、範囲Ｐ＝［123，267］の中のコードの総数は常に補正されるであろう
。この場合、推定されたガウス分布のような期待されたヒストグラムを推定する
ために、これらの間隔の中のカウントが用いられる。またはそれとは異なって、
可能なＡ値に対するこの範囲内のカウントの合計を計算することができる。

【００９１】

【数２６】

【００９２】これは１つの曲線上に16個の点を与える。中間の値は補間によって見出すこと
ができる。この場合、Ａの中のステップにおいて適切な数のカウントとの比較に
、これらの中間の値が直接に用いられる。またはそれとは異なって、ガウス分布
のような一定の適切な分布を推定するために、曲線全体または16個の点を用いる
ことができる。

【００９３】図１８に示されそして図１４と同様であるシミュレートされたカウント分布に
対して、時間に対応する変数としておよび信号フィルタ作用におけるような瞬間
の信号値に対応するカウントとして補正されない出力コードを用いて、フィルタ
作用工程が適用される。「高い周波数」の振動またはリップルを除去するために
、低域フィルタが用いられる。その結果として得られるフィルタ作用を受けた信
号が図１９に示されている。コンピュータ・プログラム・マットラブ(Matlab)に
用いられるプログラム・コードは下記の通りである。

【００９４】

【数２７】

【００９５】補正されていないディジタル値のおのおのに対する相対エラーを計算するため
に、前記で説明されたような期待されたヒストグラムと同様にフィルタ作用を受
けたヒストグラムを用いることができ、そして次に訂正項が見出される。

【００９６】２分探索および出力ワード計算に対する論理制御回路２３（図２を参照）は、
前記で説明されたような補正をなんら用いないＡＤＣの中で、図２０に示された
ような２分探索制御のためのユニット４１を有する。このユニットは、基準レベ
ルＶ_C、Ｖ_B、Ｖ_Aを発生する基準発生器に信号を提供する。この信号の提供は、
クロック信号に応答して開始する。これらの提供された信号は、比較器２１から
受け取られた信号に従って変更される。サンプルされた入力信号と最もよく一致
する基準レベルの組合わせが達成されたことが比較器からの信号で示された後、
Ａ、Ｂ、Ｃの見出された２進値が、新しい値が利用可能であることを計算ユニッ
トに指示する信号と一緒に、計算ユニット４３に出力される。計算ユニットはそ
の信号を受け取ると式（８）に従って出力ワードＤを計算し、そして変換器の出
力信号としてそれを送り出す。

【００９７】図２１は、前記で説明したような補正を用いた２分探索および出力ワード計算
のための論理制御回路２３を示した図である。この制御回路は、図１３で説明さ
れた２分探索制御ワーキングのためのユニット４１を有する。ここで、Ａ、Ｂ、
Ｃの見出された２進値が評価ユニット４５に出力される。Ｂ、Ｃの見出された２
進値はまた計算ユニット４３′に直接に出力されるが、しかし見出された２進値
Ａは補正表Ｌ（Ａ）を保持しているユニットまたはメモリ４７に送られる。新し
い２進値Ａが受け取られる時、補正ユニット４７はその中に記憶された値Ｌ（Ａ
）を計算ユニットに転送する。計算ユニット４３′は２進テーブル値Ｌ（Ａ）を
受け取ると式（１２）に従って出力ワードＤ_correctedを計算し、そしてそれを
変換器の出力信号として供給する。

【００９８】評価ユニット４５の中では、記憶制御ユニット４９が新しく見出された値Ａ、
Ｂ、Ｃを受け取る。これらは、例えば量Ｐをまず計算しそしてそれを予め決定さ
れた境界値と比較することにより評価される。もし見出されたＡ、Ｂ、Ｃの組合
わせによって表されたディジタル値がカウントされるべきであることが決定され
るならば、カウント・メモリ５１の中のメモリ・セルが、例えばアレイの中の行
アドレスおよび列アドレスとしてＡおよびＰを用いることによってアドレスされ
、そしてセルのカウントが１だけ増分される。十分な数のカウントがカウント・
メモリ５１の中で行われる時、例えばその中のカウントが増大していってメモリ
・セルの中でオーバフローが起こっていることが信号された場合、記憶制御の動
作が停止し、したがって見出されたＡ、Ｂ、Ｃの新しい組合わせはカウントされ
なく、そして信号が補正表Ｌ（Ａ）の計算のためにユニット５３に送られる。こ
の時、ユニット５３は前記で説明した方法の１つに従って計算を開始する。計算
が終了した時、新しい補正表値Ｌ（Ａ）がテーブル・ユニット４７の中に記憶さ
れ、カウント・メモリ５１がリセットされ、そして信号が記憶制御ユニット４９
に送られて、カウント・メモリ５１の中のカウントの増分が再び開始される。Ａ
ＤＣのそれぞれの開始の後に補正表メモリ４７をリセットすることができる、ま
たはそれはＡＤＣを再開始する時に用いられる不揮発性のメモリであることが好
ましい。

【００９９】従って前記で説明したように、メモリ５１の中で十分な数の変換されたサンプ
ルがカウントされた後、計算ユニット５３によって発生されるような出力値Ｄの
補正のための新しいデータＬ（Ａ）をこのユニットが有するであろう。メモリ・
セルの中のカウントのオーバフローの条件に加えて、ＡＤＣの開始時またはＡＤ
Ｃのリセットの後に１回だけのように、または周期的に、計算を行うことができ
る。図２２は、この計算に用いられる段階の流れ図である。

【０１００】第１のブロック６１において、カウント・メモリ５１の中に用意されたアレイ
の中のカウントされた値を評価することにより、推定されたヒストグラムｈ_eが
決定される。このことは、例えば下記の方法の１つによって実行することができ
る。１．すべての組合せ（Ａ、Ｂ、Ｃ）または（Ａ、Ｐ）に対するカウントされた値
を用いて、期待された分布、例えばガウス分布を推定する。２．Ａレベルのおのおのにおける１つの範囲内の組合せ（Ａ、Ｐ）だけに対する
カウントされた値を用いて、期待された分布、例えばガウス分布を推定する。３．Ａレベルの以上のＡ間隔の十分内側の１つの範囲内の組合せ（Ａ、Ｐ）に対
するカウントされた値を用いて、期待された分布、例えばガウス分布を推定する
。４．Ａのそれぞれのステップの中央の間隔の中の全カウントを計算する、および
補間によって全カウントを通る滑らかな曲線を見出す。５．補正されていないコードの関数としてカウントに低域フィルタ作用を行う。

【０１０１】次のブロック６３において、Ａレベルのおのおのにおける範囲の全カウントが
計算され、そして次にブロック６５において、対応する推定された全カウントが
推定されたヒストグラムから計算される。そこでブロック６７において、補正因
子ｃｏｒｒ（Ａ）が全カウントから計算され、そして最後に補正表Ｌ（Ａ）が、
ブロック６９において、例えば相対補正因子に対して下記の式に従い生成される
。

【０１０２】

【数２８】

【０１０３】ここで、ｓｐａｎ_Aは１つのＡレベルの対応する微細レベルの総数、すなわち
Ｐレベルの総数である。前記で説明した実施例では、ｓｐａｎ_A＝288 である。

【０１０４】またはそれとは異なって、ΔＬ（Ａ）＝Σｅから補正表を生成することができ
る。ここで、和はＡ−１からＡへのシフトにおいて補正されていないディジタル
値の範囲にわたって行われる。

【０１０５】単一のディジタル・アナログ変換器は、応用によっては遅過ぎることがある。
その場合には、ＡＤＣセルまたはＡＤＣチヤンネルと呼ばれる単一のすなわち個
別のＡＤＣが複数個配置され、そして順次にサンプルされた値を循環的な工程で
変換する。それぞれのセルの中でのこの変換は、他のセルの中の変換と並列に、
すなわち時間的に多重化して実行される。この変換工程は、順次にサンプルされ
たアナログ値に対して逐次の時刻に開始される。このような複合デバイスは並列
ＡＤＣデバイス（ＰＳＡ−ＡＤＣ）と呼ばれる。例えば、クリスタ M. セブンソ
ン(Christer M. Svensson)ほか名の米国特許第 5,585,796号を参照されたい。図
２３は、ｍ個の並列チヤンネルを有する並列ＡＤＣデバイスの概要図である。そ
れぞれのサンプル・アンド・ホールド回路の中に保持または記憶されるべきＶ_S
の瞬間値を作成するために、時間制御ユニット１１５からのクロック信号によっ
て制御される時、ＡＤＣセル１１３₁，１１３₂，…，１１３_mのおのおのに対し
て１つずつのサンプル・アンド・ホールド回路１１１₁，１１１₂，…，１１１_m
の中のスイッチ１９に対応するスイッチを順次に閉じることによって、入力アナ
ログ信号Ｖ_Sがサンプルされる。１つのサンプル・アンド・ホールド回路に接続
されたＡＤＣセルは、その中に保持された値と基準値とを比較する。このＡＤＣ
セルは、マルチプレクサ１１７への出力線路に出力ワードを供給する。マルチプ
レクサ１１７から、ディジタル・ワードのフローがデバイス全体の出力として得
られる。

【０１０６】図２４は、変換工程のタイミング図である。それぞれのＡＤＣに対して、長さ
ｔ_cの時間間隔が存在する。この時間間隔の中でサンプルされた値の変換が実行
され、その後１９で示された短い中間時間間隔が伴われる。チヤンネルのおのお
のは同じでかつ固定された周波数で周期的に変換工程を繰り返す。ＡＤＣセルの
時間のずれすなわち時間のオフセットは、図２４では傾斜した線で示されている
。

【０１０７】説明されたようなスタティック・エラーに対する補正の手続きでは、並列ＡＤ
Ｃの中のＡＤＣセルのおのおのの中のエラーを丸めることによるエラーの積算が
現れることがある。ステップΔ_Aは量子化されたスケールＰによって計測される
。Ｐの精度は１ＬＳＢであると期待される。このエラーは明らかに積算され、そ
して１６ＬＳＢの利得エラーに最大限に結果することができる、すなわち 16/40
96＝ 0.4％であることができる。したがって、それぞれのＡＤＣチヤンネルの中
の利得の補正または均衡が要求される。

【０１０８】また、並列ＡＤＣセルは、図２に示された回路の１１、１３のような基準発生
器を用いて、等しい基準レベルを有するように設計される。実際には、これらの
基準レベルは異なることがあり、したがってエラーが存在することが可能である
。これらのエラーは、すべての基準レベルの全体的なレベル、すなわち平均レベ
ルの中にエラーを特に含む。これらはオフセット・エラーと呼ぶことができ、お
よびその中で変換される全変換範囲の中のエラー、すなわち入力信号の範囲の中
のエラーと呼ぶことができる。これらのエラーを利得エラーと呼ぶことができる
。利得は原理的には、基準発生器の中の物理的レベル、特に粗レベル、の範囲と
Ａに対する補正表の中のコードとの間の比であると定義される。

【０１０９】ＡＤＣセルのおのおのは、説明されたようなスタティック・エラーを補正する
特性を備えることができる。補正の場合には、ヒストグラムが計算され、したが
って補正されていない出力値の計測された分布が得られる。一定の方法で、分布
の幅および分布の中心の計測単位が生成される。例えば、セルのおのおののカウ
ントに対して標準偏差σ_kおよび平均μ_kを計算することができる。

【０１１０】

【数２９】

【０１１１】

【数３０】

【０１１２】これらの計算された値は、ガウス分布の中の対応するパラメータ（μ_k、σ_k）
の特に良好な推定である。

【０１１３】標準偏差の代わりに、下記の式から計算されるような出力コードのおのおのの
偏差の絶対値の平均のような他の幅の計測単位を用いることができる。

【０１１４】

【数３１】

【０１１５】この時、セルのおのおのの中のオフセットおよび利得は、これらの計測に従っ
て調整される。ＡＤＣデバイス全体の出力信号に対する推定された平均は、もし
ディジタル化された値の総数Ｎがすべてのチヤンネルに対して同じであるならば
、下記の式によって与えられる。

【０１１６】

【数３２】

【０１１７】ＡＤＣデバイスにより供給されるすべての値の推定された標準偏差は、同様の
方法で下記の式によって与えられる。

【０１１８】

【数３３】

【０１１９】ＡＤＣセルのおのおのに対するオフセットは下記の式から計算される。

【０１２０】

【数３４】

【０１２１】ここで、定数はＬ_k（０）が負の値にならないために用いられる一定の値であ
る。このオフセットは、考察されたＡＤＣに対する補正表の中のすべてのＬ_k（
Ａ）値に加算されるべきである。この後、ＡＤＣのおのおのに対して既に生成さ
れた補正Ｌ_k（Ａ）に加算されるべきであるそれぞれのステップに対する新しい
補正Δ′Ｌ_k（Ａ）は、下記の式から得られる。

【０１２２】

【数３５】

【０１２３】ここで、ｓｐａｎ_Aは前記のように１つのＡレベルに対応する微細レベルの総
数、すなわちＰレベルの総数である。したがって、この最後の補正はそれぞれの
セルの中の利得の可能な不等度を補正する。

【０１２４】この場合、図２３に示されているような並列ＡＤＣは、図２５のブロック線図
に示されているように、中央補正ユニット１１９でもって補足されなければなら
ない。したがって、ＡＤＣセルのおのおのから、中心および幅の計測単位μ_kお
よびσ_kが中央補正ユニットに供給される。中央補正ユニットは、全体的な中心
計測単位

【外６】および全体的な幅計測単位

【外７】を計算する。次に、これらの値はＡＤＣセルのおのおのの評価ユニット４５に送
られる。評価ユニットの中で、補正表を計算するためのユニット５３は表の最後
の補正を行う。ユニット５３によって実行されるべき付加的な段階は、図２６の
ブロック線図に示されている。ここでは、中心および幅の計測単位μ_kおよびσ_k がブロック７１で計算され、そして次のブロック７３で中央補正ユニットに送ら
れる。ブロック７５では、全体的な中心および幅の計測単位

【外８】の値の受け取りが待機される。それらが受け取られた後、ブロック７５において
、オフセットが計算され、そして最後に、変換された値をＡＤＣから送るときに
用いられるべき最終の補正表を生ずるために、利得調整が計算される。

【０１２５】スタティック・エラーのヒストグラムに基づく補正をセルが用いない並列ＡＤ
Ｃの中で、前記で説明したようなオフセットおよび利得を補正する方法をまた用
いることができる。このようなＡＤＣセル（図２１を参照）では、ヒストグラム
に基づく方法の中でまた行われる等しいステップを用いて、オリジナルのＬ（Ａ
）、すなわち最初のＬ（Ａ）、が生成される。けれども、評価ユニット４５を単
純化することができ、そして特に、カウントのための大型のメモリは存在しない
ことができる。その場合に用いられるべき評価ユニット４５′は、図２７のブロ
ック線図に示されている。アナログ値の比較の結果を受け取る時、第１計算ユニ
ット２０１の中で、補正されていないディジタル出力コードが前記で説明された
例のようにＤ＝Ａ・288 ＋Ｂ・24＋Ｃから計算される。このコードが第１レジス
タ２０３の中に記憶されたこのようなコードの和に加算される。このコードはま
た２乗され、そして第２レジスタ２０５の中に記憶されたこのような２乗の和に
加算される。例えば予め定められた十分な数の補正されていないコードおよびそ
れらの２乗を加算した後、この加算が停止され、そして第２計算ユニット２０７
が作動される。第２計算ユニットは記憶された和から平均μ_kおよび標準偏差σ_k を計算し、そしてこの計算された値を中央計算ユニット１１９に送る。第３計算
ユニット２０９はこの計算された全体的平均および標準偏差

【外９】を受け取り、そしてそれから新しいオフセットおよび新しい補正項Δ′Ｌ（Ａ）
を計算する。新しいＬ（Ａ）値を生ずるために、これらの補正項が等しいステッ
プ高さに対して妥当なオリジナルのＬ（Ａ）値に加算され、そしてこれらの新し
いＬ（Ａ）値が最終的に表４７に記憶される。次に、レジスタがリセットされ、
そして加算工程が再び開始される。

【０１２６】もしカウントされた値の分布が時間的に一定であると考えることができるなら
ば、並列ＡＤＣのセルの利得を調整するための前記で説明した方法はまた、単一
のＡＤＣセルに対して用いることができる。この時、幅の計測単位は丸め現象お
よび同様な現象による累算されたエラーのみを示すであろう。ヒストグラム法に
基づく補正表Ｌ（Ａ）の新しい決定のおのおのに対して行われた複数個のカウン
トに対応する非常に大きな数のカウントから、正しい幅の計測単位を決定するこ
とができる。

【０１２７】並列ＡＤＣでは、基準レベルはＡＤＣセルのおのおのに対して個別に発生する
ことができる、またはクリスタ M. セブンソンほか名の前記で引用した米国特許
に開示されているように、共通の基準発生器によって発生することができる。図
２８は、２＋２ビットを有するＡＤＣに対する共通の基準発生器構成の回路図で
ある。２つの基準電圧ＶＲ１、ＶＲ２がそれぞれ梯子型の抵抗器Ｒ１およびＲ２
に加えられる。ここでは、１つの基準電圧が梯子型の抵抗器のおのおのに加えら
れる。抵抗器Ｒ_pを有する梯子型線路の中の接続点のおのおのからそれぞれのセ
ルに延長され、そしてセルの中でスイッチを通して加算ノードｒｅｆに接続され
る。加算ノードｒｅｆは、図２の加算ノードＮのように設備することができる。
この場合、Ｖ_CunitはＶＲ１／４であり、そしてＶ_FunitはＶＲ２／４に等しい。
セルのおのおのの中のスイッチは、入力信号が比較される基準レベルの選択を行
う。セル３の中のスイッチ作用は、セル２およびセル１の中に合図を送る原因と
なるであろう。最上位のビットに対する基準発生器の場合には、これは大きな問
題点である。この妨害は要求される分解度よりも小さくなければならない。けれ
どもそれよりも下位のビットに対しては、分解度に対する要求は小さく、そして
妨害に対する要求も小さい。漏話は線路の中に分配される。

【０１２８】共通の基準発生器を有することの利点は明らかに、異なるセルの中の利得が整
合する、すなはち等しいことである。欠点は、前記で説明したように基準ワイヤ
を通して異なるセルの間で結合することである。この結合はコード（信号）によ
って変化し、そして負荷が最も大きくそして相対的に要求が最も高いＭＳＢに対
してこの結合は最も厳しい。

【０１２９】セルのおのおのに対して１個ずつの分離した個別の基準発生器を有する並列Ａ
ＤＣでは、セルの間の結合の問題点は存在しない。このような構成体の欠点は、
前記で説明したように、回路が非常に大型になることがあることであり、そして
利得エラーが存在する可能性があることである。図２９は、図２８の回路と同様
な並列ＡＤＣの中の個々の基準発生器の回路図である。

【０１３０】セルの中で部分範囲が用いられるから、基準発生器の最も重要な部分のみが、
すなわちＡを見出すために用いられる部分のみが、またセルのおのおのに対して
個別にすることができる。Ａに対する補正項が基準発生器の共通部分から見出さ
れ、したがってＡの個別のレベルと同じ方法で利得が調整される。図３０は、並
列ＡＤＣの中の最上位のビットだけに対して個別の基準発生器を有し、そして図
２８および図２９と同様である構成体の回路図である。２つの基準電圧ＶＲ１、
ＶＲ２がそれぞれ梯子型の抵抗器Ｒ１およびＲ２に加えられる。セルのおのおの
の中に抵抗器Ｒ１の１つの梯子型抵抗器が備えられるが、しかしＭＳＢに対して
抵抗器Ｒ２の梯子型抵抗器はすべてのセルに対して共通である。セルに対して個
別の梯子型抵抗器の中で、並列抵抗器Ｒ_pは用いられない。

【０１３１】このように、セルの間の接続すなわち結合が小さくなる。基準電圧に対する接
続ワイヤはすべてのセルに対してなお共通であるが、しかしそれは小さなインピ
ーダンスを有して作成することができる。

【０１３２】並列ＡＤＣでは、期待されたヒストグラムｈ_eはＡＤＣの全体からのカウント
を用いて推定することができ、そして次にセルのおのおのを個別に補正すること
ができる。このような構成体のブロック線図が図３１に示されている。この場合
、補正されていない出力データに対するカウントを記憶するために用いられるメ
モリ５１（図２１を参照）の内容はすべて、期待されたヒストグラムを見出すた
めに共通の計算ユニット１１９′によって用いられるであろう。この時、図２２
のブロック６１の中で実行される操作はユニット１１９′の中で行われ、そして
ＡＤＣセルのおのおのの中では行われないであろう。

【０１３３】ここで説明されたようなエラー補正はまた、ＢＩＳＴ(Built In Self Test(組
込み自己検査))として用いることができる。これはディジタル回路では標準的な
手続きであるが、しかしアナログ回路の中で実施することは困難である。エラー
補正手続きは、前記で説明した方法によってＡＤＣの中の一定のエラーを見出す
ことができる。計測されたヒストグラムを解析することによって、ＡＤＣに関し
て結論を下すことができる。

【０１３４】例１．もし微細基準（コードＢおよび／またはＣ）が１個または少数個の基
準レベルだけを提供するように正しく機能しないならば、これらのコードの群は
ヒストグラムの計測において失われるであろう。

【０１３５】非冗長（Ｄ＝Ａ・16・32＋Ｂ・32＋Ｃ）コードを仮定する。もしＣが期待され
た32個のコードの４個だけを提供するならば、すべてのコードの内の (32-4)/32
＝7/8 が失われるであろう。

【０１３６】冗長コード（例えばＤ＝Ａ・24・12＋Ｂ・12＋Ｃ）に対しては、もし期待され
た24個の独自のコードの４個だけを提供するならば、失われるコードの総数は動
作しているのは４個のコードであるが、しかし故障率は (24-4)/24＝5/6 と 23/
24との間にあることに依存する。

【０１３７】これらの場合は、ヒストグラム論理装置のセロ・カウンタによって容易に検出
することができる。けれども、もしＡＤＣが用いられなかったならば、すなわち
入力信号はいずれも受け取られなかったならば、値またはカウントは期待されな
い。したがって、現在のコードの最小と最大との間のセロ・カウントのみを検出
のために用いることができる。

【０１３８】したがって、下記の手続きを実行することができる。エラー補正のために要求
されるようなヒストグラムを計測し、そして次に適切な間隔の中のゼロをカウン
トする。もしエラーが検出されるならば、エラー・フラッグがセットされる、ま
たはエラーを知らせる一定の同様な標識がセットされる。

【０１３９】例２．もし粗基準（コードＡ）が失敗する、すなわちコードを失うならば、
または期待された値から大きな偏差を有するならば、表Ｌ（Ａ）の中の補正表は
期待されたレベルから非常に大きく偏差するであろう。このことは、減算と比較
（閾値回路）によって容易に検出することができる。

【０１４０】例３．もしアナログ回路、すなわち比較器、があまりにも遅いならば、特定
のパターンのコードを失うことが起こるであろう。ダイナミック・エラー補正は
この種のエラーを処理することが期待されるが、しかし比較器はあまりにも遅い
などの理由によりもしエラーがあまりにも大きいならば、ダイナミック・エラー
補正はオーバフローするであろう。

【０１４１】このパターンを検出することができる。このパターンは典型的な形状を有して
いるが、しかし正確な形状は設備に応じて変化する。原理的には、失われるコー
ドは一定の基準レベルの一方側の群の中に現れる。これらの群は、さらに高位の
ビットに対応するレベルにおいて、さらに大きくおよびさらに確率が高い。

【０１４２】このパターンを決定するために、ＡＤＣ回路の製品から一定のサンプルを取り
出し、そしてこの特定のデザインの中で起こっていることを検査することができ
る。次に、他のすべての回路に１つのプログラムがロードされて、その出力する
パターンを調べる。

【０１４３】また別の方法は、ダイナミック・エラー補正が過大な大きさになっていると仮
定することである。この場合、ダイナミック・エラー補正の中のオーバフローが
、例えば前記のサンプルの中で同じサンプルに対してＢ＝15およびＣ＝31として
検出することができる。同じサンプルに対してＢ＝０およびＣ＝０として、アン
ダーフローが検出される。もしオーバフロー／アンダーフローがしばしばである
ならば、回路は正しくは機能していない。

【０１４４】ヒストグラムに基づく補正法の説明において、最も粗な基準レベル、すなわち
Ａ値、のみが補正される。冗長のＣ値を用いて、最も粗な基準レベルに次ぐ粗な
基準レベル、すなわちＢ値、を補正するのに、そして最も微細な基準レベルの次
に微細な基準レベルを補正するのに、一定の補正法を用いることができることは
明らかである。異なる場合において同じ補正法を用いることは、必ずしも必要で
はない。

【０１４５】このように、ヒストグラムに基づく検定法は、スタティック整合の要求を緩和
できることを許容することが説明された。その検定技術は完全にディジタルであ
る。リアルタイムの補正がルックアップ・テーブルに基づいているから、余分の
待ち時間は少ない。検定は最初は、検定のために十分なデータを取得するために
10⁷個のサンプルの程度の大きさの変換時間に対応する一定の時間を要求する。

【図面の簡単な説明】

【図１】無線信号を受け取るためのデバイスの概要図。

【図２】ＡＤＣの回路図。

【図３ａ】部分範囲を示した図。

【図３ｂ】部分範囲を示した図。

【図４ａ】冗長な部分範囲を示した図。

【図４ｂ】冗長な部分範囲を示した図。

【図５ａ】粗基準レベルの間のあまりにも大きいステップおよびあまりにも小さいステッ
プのそれぞれに対する冗長な部分範囲を示した図。

【図５ｂ】粗基準レベルの間のあまりにも大きいステップおよびあまりにも小さいステッ
プのそれぞれに対する冗長な部分範囲を示した図。

【図６】入力正弦信号に対する出力コードの分布を示したグラフ。

【図７ａ】２つの粗基準レベルの間のあまりにも大きいステップに対するおよび２つの粗
基準レベルの高い方のレベルのそれぞれの少し下および少し上の入力信号に対す
る冗長な部分範囲を示した図。

【図７ｂ】２つの粗基準レベルの間のあまりにも大きいステップに対するおよび２つの粗
基準レベルの高い方のレベルのそれぞれの少し下および少し上の入力信号に対す
る冗長な部分範囲を示した図。

【図８】スタティック・エラーを有するＡＤＣに対する出力コードのシミュレートされ
たヒストグラム。

【図９】異なるスタティック・エラーを有するＡＤＣに対する出力コードのシミュレー
トされたヒストグラム。

【図１０】 13ビットのＡＤＣの中の部分範囲ステージを示した概要図。

【図１１】図１０の部分範囲ステージを用いてコード化された出力の計算を示した図。

【図１２】粗基準レベルのエラーに対して計算されたエラーを示した図。

【図１３ａ】粗基準レベルのスタティック・エラーとダイナミック変換エラーとのそれぞれ
に対する計算されたエラーを示したグラフ。

【図１３ｂ】粗基準レベルのスタティック・エラーとダイナミック変換エラーとのそれぞれ
に対する計算されたエラーを示したグラフ。

【図１４】粗基準レベルのスタティック整合エラーを有するＡＤＣのシミュレートされた
ヒストグラムを示したグラフ。

【図１５】図１４のヒストグラムから推定された期待されたカウス分布を示したグラフ。

【図１６】整合エラーを有するＡＤＣに対するシミュレートされたヒストグラムおよび期
待されたヒストグラムを示したグラフ。

【図１７】エラーを有する粗基準レベルにおける期待されたヒストグラムを示したグラフ
。

【図１８】図１４と同様な粗基準レベルのスタティック整合エラーを有するＡＤＣのシミ
ュレートされたヒストグラムを示したグラフ。

【図１９】図１８のヒストグラムに低域フィルタ作用を行うことによって得られたヒスト
グラムを示したグラフ。

【図２０】先行技術に従うＡＤＣの中の制御および計算ユニットのブロック線図。

【図２１】スタティック・エラー補正を有するＡＤＣの中の制御および計算ユニットのブ
ロック線図。

【図２２】図２１の制御および計算ユニットの中の計算ユニットによって実行される段階
の流れ図。

【図２３】並列ＡＤＣデバイスのブロック線図。

【図２４】並列ＡＤＣデバイスの中のセルの変換時刻を示した図。

【図２５】セルの利得およびオフセット補正を有する並列ＡＤＣの部分を示したブロック
線図。

【図２６】利得およびオフセット補正を行うための並列ＡＤＣのセルのおのおのの制御お
よび計算ユニットの中の計算ユニットによって実行される付加的な段階の流れ図
。

【図２７】利得およびオフセット補正を行うための並列ＡＤＣのセルのおのおのの制御お
よび計算ユニットの中の計算ユニットのブロック線図。

【図２８】並列ＡＤＣに対する共通基準レベル発生器の回路図。

【図２９】並列ＡＤＣに対して部分的にだけ共通である基準レベル発生器の回路図。

【図３０】並列ＡＤＣのセルのおのおのに対して個別である基準レベル発生器の回路図。

【図３１】推定されたモデル分布またはフィルタ作用を受けたモデル分布を計算するため
に単一の計算ユニットを有する並列ＡＤＣを示したブロック線図。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ【要約の続き】にだけ共通であることができる。

Claims

【特許請求の範囲】

【請求項１】順序数をおのおのが有する基準値のシーケンスを用意する段
階と、サンプルされた値と最もよく一致する基準値を決定するためにサンプルされた
アナログ値のおのおのと前記基準値とを比較する段階と、前記決定された基準値の順序数からサンプルされたアナログ値を表す補正され
ていないディジタル値を決定する段階とを有し、予め定められた時間間隔の期間中またはサンプルされたアナログ値の予め定め
られた数に対し、少なくともいくつかの補正されていないディジタル値の出現を
カウントする段階と、ディジタル値のモデル出現を得るためにカウントされた出現から補正されてい
ないディジタル値の出現のモデル分布を計算する段階と、前記カウントされた出現と前記モデル出現とを比較する段階と、補正されていないディジタル値を決定する前記段階において、前記補正されて
いないディジタル値に等しい精度またはさらに高い精度でもって前記サンプルさ
れたアナログ値を表す補正されたディジタル値を決定するために、前記決定され
た基準値の順序数に加えて、前記カウントされた出現と前記モデル出現との比較
する段階の結果をまた用いる段階と、の付加的段階を有することを特徴とするアナログ信号から逐次にサンプルされた
アナログ値からディジタル値を決定する方法。
【請求項２】請求項１記載の方法において、モデル分布を計算する前記段
階において、前記モデル分布であると取られる期待された分布を得るために前記
補正されていないディジタル値の関数として前記カウントされた出現が推定され
ることを特徴とする方法。
【請求項３】請求項１記載の方法において、モデル分布を計算する前記段
階において、前記モデル分布を得るために前記補正されていないディジタル値の
関数として前記カウントされた出現が低域フィルタ作用を受けることを特徴とす
る方法。
【請求項４】請求項１記載の方法において、モデル分布を計算する前記段
階において、それからモデル分布が補間によって計算される加算された出現を得
るために前記カウントされた出現の予め定められた出現が加算されることを特徴
とする方法。
【請求項５】請求項１〜請求項４のいずれかに記載の方法において、基準値のシーケンスを得る前記段階において、粗基準値の第１シーケンスと微
細基準値の第２シーケンスとが備えられることと、前記補正されていないディジタル値を決定する前記段階において、前記サンプ
ルされたアナログ値から最小の偏差を有する値または最もよく一致する値を相互
に加算された時に与える粗基準値の１つと微細基準値の１つとが決定されること
と、前記決定された基準値の順序数から補正されていないディジタル値を決定する
前記段階において、前記決定された粗基準値および微細基準値の順序数がそれぞ
れ第１シーケンスおよび第２シーケンスに配置される時前記アナログ値を表す前
記ディジタル値を与えるために相互に組合わされるまたは相互に加算されること
と、を特徴とする方法。
【請求項６】変換器から出力されそして入力信号からサンプルされたアナ
ログ値を表す少なくともいくつかの補正されていないディジタル値の出現を一定
の時間間隔の期間中カウントする段階と、前記ディジタル値のモデル出現を得るために前記補正されていないディジタル
値のモデル分布、特に期待された分布、フィルタ作用を受けた分布または補間さ
れた分布を前記カウントされた出現から計算する段階と、前記カウントされた出現と前記モデル出現とを比較する段階と、前記時間間隔の後、前記補正されていないディジタル値よりもさらに正確に前
記アナログ値を表す補正されたディジタル値を得るために前記補正されていない
ディジタル値を補正するための前記比較段階の結果を用いる段階と、を特徴とするアナログ・ディジタル変換器の中のスタティク・エラーを補正する
方法。
【請求項７】請求項６記載の方法において、モデル分布を計算する前記段
階において、類似の分布の群の１つであると取られる期待された分布が計算され
、前記群のメンバのおのおのが少なくとも１つのパラメータによって定義され、
および前記少なくとも１つのパラメータを前記カウントされた出現から決定する
段階とを特徴とする方法。
【請求項８】請求項６〜請求項７のいずれかに記載の方法において、前記
出現をカウントする前記段階において、予め定められた間隔の中の補正されてい
ないディジタル値の出現のみがカウントされ、前記予め定められた間隔が補正さ
れていないディジタル値の範囲内の区切り点の付近に位置する方法。
【請求項９】粗基準値の第１シーケンスと微細基準値の第２シーケンスと
を用意する段階と、サンプルされた値を前記第１シーケンスの前記粗基準値および前記第２シーケ
ンスの前記微細基準値と比較する段階と、相互に加算される時前記サンプルされた値から最小の偏差を有する値を与える
前記粗基準値の１つおよび前記微細基準値の１つを決定する段階と、前記アナログ信号を表すディジタル値を与えるために前記第１シーケンスおよ
び前記第２シーケンスにそれぞれ配置されるように前記決定された粗基準値およ
び微細基準値の順序数を相互に組合わせる段階または加算する段階とを有し、逐次のアナログ値の大きさに対し、粗基準値の順序数と微細基準値の順序数と
の対のおのおのに対してカウントを与えるために前記決定された粗基準値および
微細基準値の順序数の出現の総数が記憶されることと、前記記憶されたカウントからカウントのモデル分布、特に推定された分布、フ
ィルタ作用を受けた分布または補間された分布を決定する段階と、前記モデル分布から計算された同じ対をカウントするために、微細基準レベル
のシーケンスの上側境界における微細基準レベルと第１粗基準レベルとの対のカ
ウントと、微細基準レベルのシーケンスの下側境界における微細基準レベルと第
１粗基準レベルのすぐ上に配置された第２粗基準レベルとの対のカウントとを比
較する段階と、それから値が決定されたアナログ信号を表すディジタル値を与えるために、ア
ナログ値に対する順序数が決定された後、決定された粗基準値および決定された
微細基準値の順序数の和と組合わされるべきまたは前記和に加算されるべき補正
項を前記比較段階の結果から決定する段階と、を特徴とするアナログ信号から逐次にサンプルされたアナログ値からディジタル
値を決定する方法。
【請求項１０】請求項９記載の方法において、それぞれのカウントを加算
することおよび記憶されたカウントの和の推定されたカウントの和からの相対偏
差を見出しおよび前記相対偏差によって微細基準レベルのシーケンスの中のレベ
ルの総数を乗算することによって前記補正項が決定される方法。
【請求項１１】請求項９〜請求項１０のいずれかに記載の方法において、
相互に加算される時に前記サンプルされた値から最小の偏差を有する値を与える
前記粗基準値の１つおよび前記微細基準値の１つを決定する時、前記加算が負の
オフセットを有して行われ、したがって粗基準値を少なくとも最低の微細基準値
に加算するために前記粗基準値よりも低いオフセットの和が得られる方法。
【請求項１２】請求項９〜請求項１１のいずれかに記載の方法において、
前記第１シーケンスおよび第２シーケンスを得る際前記シーケンスが冗長度を備
え、それにより前記粗基準値の１つを前記微細基準値の少なくとも最高の値に加
算する時前記粗基準値よりも高い結果値または等しい結果値が前記粗基準値の前
記１つよりも次に高いことを特徴とする方法。
【請求項１３】請求項１〜請求項１２のいずれかに記載の方法において、
変換を行うデバイスの自己検査のために記憶されカウントされた出現が用いられ
ることを特徴とする方法。
【請求項１４】請求項１３記載の方法において、自己検査において下記の
段階、すなわちカウントされた出現の中のゼロをカウントする段階と、あまりにも大きい制御信号を検出する段階と、予め定められたパターンを検出する段階と、前記モデル分布との相関を計測する段階と、特定のパターンを検出するためにシステムを訓練する段階および特にプログラ
ムをロードする段階と、ダイナミック・エラー補正手続きの中のオーバフロー／アンダフローを検出す
る段階と、の少なくとも１つが行われることを特徴とする方法。
【請求項１５】順序数をおのおのが有する基準値のシーケンスを提供する
基準レベル発生器と、サンプルされた値と最もよく一致する基準値を決定するために前記サンプルさ
れた値のおのおのを前記基準レベル発生器から得られた基準値と比較するための
比較器と、前記サンプルされた値を表す補正されていないディジタル値を定められた基準
値の順序数から決定するための第１計算装置とを有し、前記補正されていないディジタル値の少なくともいくつかの出現のカウントを
記憶するために接続されたメモリ装置と、それに対してカウントが前記メモリ装置の中に記憶される補正されていないデ
ィジタル値を受け取る時、前記補正されていないディジタル値の出現の前記記憶
されたカウントを増分するために前記計算装置に接続された装置と、前記ディジタル値のモデル出現を得るための前記補正されていないディジタル
値の出現のモデル分布を前記カウントされた出現から計算するために前記メモリ
装置に接続された第２計算装置と、前記カウントされた出現と前記モデル出現とを比較するために前記メモリ装置
と前記第２計算装置とに接続された比較装置と、前記比較装置に接続され、および前記補正されていないディジタル値よりもさ
らに正確に前記サンプルされた値を表す補正されたディジタル値を決定するため
に前記カウントされた出現と前記モデル出現との比較の結果をまた用いるように
配置された前記第１計算装置と、を特徴とするアナログ信号から逐次にサンプルされたアナログ値からディジタル
値を決定するための変換器。
【請求項１６】請求項１５記載のデバイスにおいて、前記モデル分布であ
ると取られる期待された分布を得るために前記補正されていないディジタル値の
関数として前記カウントされた出現を推定するように前記第２計算装置が配置さ
れることを特徴とするデバイス。
【請求項１７】請求項１５記載のデバイスにおいて、前記モデル分布を得
るために前記補正されていないディジタル値の関数として前記カウントされた出
現に低域フィルタ作用を行うように前記第２計算装置が配置されることを特徴と
するデバイス。
【請求項１８】請求項１５記載のデバイスにおいて、加算された出現を得
るためにおよび前記加算された出現から前記モデル分布を補間するために前記カ
ウントされた出現の予め定められた出現を加算するように前記第２計算装置が配
置されることを特徴とするデバイス。
【請求項１９】変換器から出力されおよび入力信号からサンプルされたア
ナログ値を表す、補正されていないディジタル値の少なくともいくつかの出現の
カウントを記憶するためのメモリ装置と、前記メモリ装置に接続され、およびそれに対してカウントが前記メモリ装置の
中に記憶される補正されていないディジタル値を前記変換器が出力する時一定の
時間間隔の間前記補正されていないディジタル値のカウントを増分するために前
記変換器が出力に接続された装置と、前記ディジタル値のモデル出現、特に推定された出現、低域フィルタ作用を受
けた出現または補間された出現を得るために、前記補正されていないディジタル
値の出現の期待された分布を前記カウントされた出現から計算するための計算装
置と、前記カウントされた出現と前記モデル出現とを比較するために前記メモリ装置
と前記計算装置とに接続された比較装置と、前記比較装置に接続された補正ユニットにして、前記補正されていないディジ
タル値よりもさらに正確に前記アナログ値を表す補正されたディジタル値を得る
ために前記変換器からの補正されていないディジタル値を補正するために前記比
較する段階の結果を一定の時間間隔の後に用いる前記補正ユニットと、を特徴とするアナログ・ディジタル変換器の中のスタティック・エラーを補正す
るためのデバイス。
【請求項２０】請求項１９記載のデバイスにおいて、前記計算装置が同様
な分布の群のメンバーのおのおのが少なくとも１つのパラメータによって定義さ
れるとしてこの群の期待された分布を推定するために配置され、および前記記憶
されカウントされた出現から前記少なくとも１つのパラメータを決定するために
配置されることを特徴とするデバイス。
【請求項２１】請求項１９〜請求項２０のいずれかに記載のデバイスにお
いて、前記メモリ装置の中で、補正されていないディジタル値の範囲内の区切り
点の付近に位置する予め定められた間隔の中の補正されていないディジタル値の
出現だけがカウントされることを特徴とするデバイス。
【請求項２２】請求項１５〜請求項２１のいずれかに記載のデバイスにお
いて、前記基準発生器が粗基準値の第１シーケンスと微細基準値の第２シーケンスと
を発生するために配置されることと、サンプルされた値と最もよく一致する基準値を決定するために前記レベル発生
器から得られた基準値とサンプルされた値のおのおのとを比較し、および前記サ
ンプルされた値を表す補正されていないディジタル値を前記決定された基準値か
ら決定するための比較器と、最もよく一致する基準値を決定する時、前記サンプルされた値から最小の偏差
を有する値を相互に加算された時に与える前記粗基準値の１つおよび前記微細基
準値の１つを決定するために前記比較器が配置されることと、前記決定された基準値の順序数から補正されていないディジタル値を決定する
時、前記アナログ信号を表す前記ディジタル値を与えるために前記第１シーケン
スおよび第１シーケンスのそれぞれの中に配置するように前記決定された粗基準
値および微細基準値の順序数を組合わせるまたは加算するために前記計算装置が
配置されることと、を特徴とするデバイス。
【請求項２３】粗基準値の第１シーケンスと微細基準値の第２シーケンス
とを得るための基準レベル発生器と、サンプルされた値を前記第１シーケンスの前記粗基準値および前記第２シーケ
ンスの前記微細基準値と比較するための比較器と、前記サンプルされた値から最小の偏差を有する値を相互に加算された時に与え
る前記粗基準値の１つおよび前記微細基準値の１つを決定するための装置と、前記アナログ信号を表すディジタル値を与えるために前記第１シーケンスおよ
び第１シーケンスのそれぞれの中に配置されるように前記決定された粗基準値お
よび微細基準値の順序数を組合わせるまたは加算するための計算装置とを有し、逐次のアナログ値の大きさに対し、粗基準値の前記順序数と微細基準値の前記
順序数との対のおのおのに対するカウントを与えるために前記決定された粗基準
値および微細基準値の順序数の出現の総数を記憶するためのメモリおよびカウン
ト装置と、カウントのモデル分布、特に推定された分布、フィルタ作用を受けた分布また
は補間された分布を前記記憶されたカウントから決定するための装置と、前記モデル分布から計算された同じ対に対してカウントするために、微細基準
レベルの前記シーケンスの上側境界における微細基準レベルと第１粗基準レベル
との対のカウントと、微細基準レベルの前記シーケンスの下側境界における微細
基準レベルと第１粗基準レベルのすぐ上の粗基準レベルとの対のカウントとを比
較するための比較装置と、それから値が決定されたアナログ信号を表すディジタル値を与えるために、ア
ナログ値の順序数が決定された後、決定された粗基準値の順序数と決定された微
細基準値の順序数との和と組合わされるべきまたはこの和に加算されるべき補正
項を前記比較する段階の結果から決定するために前記比較装置に接続された装置
と、を特徴とするアナログ信号から逐次にサンプルされたアナログ値からディジタル
値を決定するためのデバイス。
【請求項２４】請求項２３記載のデバイスにおいて、それぞれのカウント
を加算することにより、および記憶されたカウントの推定されたカウントの前記
和からの記憶されたカウントの前記和の相対偏差を見出すことにより、および微
細基準レベルの前記シーケンスの中のレベルの総数に前記相対偏差を乗算するこ
とにより、前記補正項を決定するために前記補正項を決定するための装置が配置
されることを特徴とするデバイス。
【請求項２５】請求項２３〜請求項２４のいずれかに記載のデバイスにお
いて、前記サンプルされた値から最小の偏差を有する値を相互に加算された時に
与える前記粗基準値の１つおよび微細基準値の１つを決定する時、負のオフセッ
トを有して前記加算を行うように前記比較器が配置され、それにより粗基準値を
少なくとも最低の微細基準値に加算するために前記粗基準値よりも低いオフセッ
ト和が得られることを特徴とするデバイス。
【請求項２６】請求項２３〜請求項２５のいずれかに記載のデバイスにお
いて、冗長度を備えた前記第１シーケンスおよび第２シーケンスを得るために前
記基準レベル発生器が配置され、それにより前記微細基準値の少なくとも最高の
値に前記粗基準値の１つを加算する時前記粗基準値の前記１つよりも次ぎに高い
粗基準値よりも高い値または等しい値を前記比較器が結果としてが生ずることを
特徴とするデバイス。
【請求項２７】すべての前記メモリ装置の中の前記カウントされた出現か
ら前記モデル分布を計算するために前記第２計算装置がすべての素子デバイスに
共通でありおよびすべての素子デバイスのメモリ装置に接続されることを特徴と
する、アナログ信号から逐次にサンプルされたアナログ値からディジタル値を決
定するために並列に動作する請求項１５〜請求項２６のいずれかに従う複数個の
素子デバイスを備えた並列変換器デバイス。
【請求項２８】補正されていないディジタル値を受け取るために接続され
、および素子デバイスのおのおのに対しおよびすべての補正されていないディジ
タル値に対し補正されていないディジタル値の分布の中心の計測単位および幅の
計測単位を計算するために配置された第１計算装置を有し、および素子デバイスのおのおのの中に −中心と幅の計測単位をすべての値に対する中心と幅の計測単位と比較するため
に前記第１計算装置に接続された比較装置と、 −補正を記憶するための補正表と、 −前記比較の結果に基づいて特に前記計測単位の差に基づいて前記補正表の中に
記憶された補正を計算するために前記比較装置および前記補正表に接続された第
２計算装置と −前記補正表に接続され、および前記補正されていないディジタル値を受け取る
ために接続され、および前記補正されていないディジタル値および補正から前記
補正されていないディジタル値よりもさらに正確なサンプルされたアナログ値を
表す補正されたディジタル値を決定する補正装置と、を特徴とする、サンプルされたアナログ値を表す補正されていないディジタル値
を得るために素子デバイスのおのおのが配置された、アナログ信号から逐次にサ
ンプルされたアナログ値からディジタル値を決定するために並列に動作する複数
個の素子デバイスを備えた並列変換器デバイス。
【請求項２９】請求項２８記載のデバイスにおいて、補正を計算する時前
記第２計算装置が前記素子デバイスの中の利得および／またはオフセットに対す
る補正を決定するために配置されることを特徴とする並列変換器デバイス。
【請求項３０】基準レベル発生器によって発生されるような粗基準値のサ
ブシーケンスと微細基準レベルのサブシーケンスとから得られる基準値のシーケ
ンスとサンプルされたアナログ値とを比較するために素子デバイスのおのおのの
中に比較器が備えられ、粗基準レベルのサブシーケンスが素子デバイスのおのお
のに対して個別的である基準レベル発生器の複数個の部分によって発生されるこ
とと、微細基準レベルのサブシーケンスがすべての素子デバイスに共通である基
準レベル発生器の単一の部分によって発生されることとを特徴とする、アナログ
信号から逐次にサンプルされたアナログ値からディジタル値を決定するために並
列に動作する複数個の素子変換器デバイスを備えた並列変換器デバイス。