KR20020008198A

KR20020008198A - Ａ/ｄ-변환기의 정적 에러 정정

Info

Publication number: KR20020008198A
Application number: KR1020017015210A
Authority: KR
Inventors: 에크룬드잔에릭; 루드베르그미카엘
Original assignee: 클라스 노린, 쿨트 헬스트룀; 텔레폰악티에볼라겟엘엠에릭슨(펍)
Priority date: 1999-05-28
Filing date: 2000-05-29
Publication date: 2002-01-29
Also published as: CN1352823A; DE60029584D1; DE60029584T2; SE516157C2; EP1181777B1; EP1181777A1; HK1047198A1; SE9902000L; CA2374843A1; CN1183680C; AU5720500A; JP2003501856A; US6229467B1; SE9902000D0; TW499796B; WO2000074242A1

Abstract

아날로그-디지털 변환기(ADC)는 정정 에러의 히스토그램 근거 정정부를 포함한다. 그러므로 변환기의 제어 및 계산 유니트(23)에서, 정정되지 않은 디지털 출력 코드의 카운트는 메모리(51)에 저장된다. 계산 유니트에서, 예를 들어 기대 가우시안 분포를 추정함으로써 저장된 카운트에서 분포가 결정된다. 분포 모델이 측정된 카운트에 비교되고, 거친 기준 레벨에서의 오차를 나타내는 카운트의 상대적인 오차가 계산된다. 에러는 정정표(47)에 저장된 정정 항목(L(A))을 계산하기 위해 이용된다. 정정 항목은 정정된, 즉, 더욱 정확한 출력 코드를 계산하도록 출력 계산 유니트(43')에 의해 이용된다. 다수의 셀을 포함하는 병렬 ADC 장치에 대해서, 셀 내의 히스토그램은 이득 및 오프셋 에러를 정정하는데 이용된다. 또한, 히스토그램은 내장형 셀프 테스트부에서 이용될 수 있다. 기준 레벨 발생기는, 누화 없이 정확한 거친 레벨을 제공하는 병렬 ADC내의 셀의 일부에서만 공통이다.

Description

Ａ/Ｄ-변환기의 정적 에러 정정{CORRECTION OF STATIC ERRORS IN AN A/D-CONVERTER}

무선 통신 장치에서, 인입(incoming) 신호는 자주 디지털 형태로 변환되어야 한다. 또한, 장치에서 발생되는 디지털 신호는 자주 아날로그 형태로 변환되어야 한다. 이런 통신에서 이용되는 통상적인 간단한 회로의 개략도가 도 1에 도시된다. 아날로그-디지털 변환기(ACD)는 인입 라인(5)에 접속되어 디지털 신호를 신호 처리기(9)에 전달하고, 신호 처리기(9)는 도시되지 않은 이용자 회로와 통신하여 그 회로에 정보를 포워드한다. 실제 실시예에서, ACD는 항상 에러를 포함하는 전달 함수를 갖는다. 이 에러는 신호대 잡음 비(SNR) 및 스퓨리어스 자유 동적 범위(spurious free dynamic range)(SFDR) 처럼 성능을 저하시킨다. 통상적인 애플리케이션에서, 인입 라인(5)은 안테나(10)로부터 신호를 수신하는 무선 주파수 수신 장치(8)에 접속된다.

ADC의 변환 동작에 잇는 어떤 종류의 에러는 정적 에러라 불리고, ACD로의실제 입력 신호와 무관한 에러로 한정된다. 이런 에러는 대체로 시간에 대해서 안정되거나 상당히 느리게 변화하고, 이후에는 영구적이거나 일정하다고 가정된다. 통상적인 예는 정합(matching) 특성을 포함한다.

본문에서 고려되는 ADC는 순차적인 근사 절차를 이용하고, SA-ACD라 불린다. 게다가, 이등분 탐색(binary search)와 부분 범위 방식(subranging)을 이용하고, 부분 범위 단계에서 용장(redundent)(冗長) 코드가 이용되는데, 이는 Jan-Erik Eklund에 의한 1998년자, 논문, Linkopings Universitet의 "A/D conversion for sensor systems", Jiren Yuan, Christer Svensson에 의한, IEEE Journal of Solid State Circuits, 1994년 8월자 Vol.29, No.8의 페이지 866 내지 872의 "A 10-bit 5-MS/s Successive Approximation ADC Cell Used in a 70-MS/s ACD Array in 1.2㎛ CMOC" 및, 미국 4775 Forge Road, Colorade Springs, Colorado 80907의, Signal Processing echnology, Inc.,에 의한 Data Sheet 7/24/96의 "SPT7860, 10-BIT, 40 MSPS, 175 mW A/D CONVERTER"에 기술된다.

본 발명은 순차적 근사 절차를 이용하는 아날로그-디지털 변환기에서의 정적 에러(error) 정정 및, 아날로그-디지털 변환기에 관한 것으로서, 특히, 내장형 에러 정정부를 포함하는 아날로그-디지털 변환기에 관한 것이다.

이제, 본 발명은 첨부된 도면을 참조하여 비제한적인 실시예로 기술된다.

도 1은 무선 신호를 수신하기 위한 장치의 개략도이다.

도 2는ADC의 회로도이다.

도 3a 및 도 3b는 부분 범위를 도시하는 다이아그램이다.

도 4a 및 도 4b는 용장 부분 범위를 도시하는 다이아그램이다.

도 5a 및 도 5b는 거친 기준 레벨 사이에서 각각 너무 크고, 너무 작은 용장 부분 범위를 도시하는 다이아그램이다.

도 6은 입력 사인 신호의 출력 코드 분포를 도시하는 그래프이다.

도 7a 및 도 7b는 2개의 거친 기준 레벨 사이에서 너무 큰 단계의 용장 부분 범위 및, 2개의 거친 기준 레벨 중 큰 것보다 조금 아래, 그리고 조금 위에 각각 있는 입력 신호를 도시하는 다이아그램이다.

도 8은 정적 에러를 갖는 ADC에 대한 출력 코드의 모의 히스토그램이다.

도 9는 상이한 정적 에러를 갖는 ADC에 대한 출력 코드의 모의 히스토그램이다.

도 10은 13-비트 ADC에서 부분 범위 상태를 도시하는 개략도이다.

도 11은 도 10의 부분 범위 상태를 이용하여 코드화된 출력부의 계산을 도시하는 다이아그램이다.

도 12는 거친 기준 레벨의 에러에 대해 계산된 에러를 도시하는 다이아그램이다.

도 13a 및 도 13b는 거친 기준 레벨의 정적 에러와 동적 변환 에러에 대해서 각각 계산된 에러를 도시하는 그래프이다.

도 14는 거친 기준 레벨의 정적 정합 에러를 갖는 ADC의 모의 히스토그램을 도시하는 그래프이다.

도 15는, 도 14의 히스토그램에서 추정된 기대되는 가우시안(gaussian) 분포를 도시하는 그래프이다.

도 16은 정합 에러를 갖는 ACD에 대한 모의 및 기대되는 히스토그램을 도시하는 그래프이다.

도 17은 에러를 갖는 거친 기준 레벨에서의 기대되는 히스토그램을 도시하는 그래프이다.

도 18은, 도 14의 정적 정합 에러와 유사한 거친 기준 레벨의 정적 정합 에러를 갖는 ADC의 모의 히스토그램을 도시하는 그래프이다.

도 19는, 도 18의 히스토그램을 저역 필터링함으로서 획득된 히스토그램을 도시하는 그래프이다.

도 20은 종래 기술에 따른 ACD내의 제어 및 계산 유니트의 블록 다이아그램이다.

도 21은 정적 에러 정정을 갖는 ACD 내의 제어 및 계산 유니트의 블록 다이아그램이다.

도 22는, 도 21의 제어 및 계산 유니트 중 계산 유니트에 의해 수행되는 단계의 순서도이다.

도 23은 병렬 ADC 장치의 블록 다이아그램이다.

도 24는 병렬 ADC 장치에서 셀의 변환 시간을 도시하는 다이아그램이다.

도 25는 셀의 이득과 오프셋 정정을 갖는 병렬 ADC의 일부는 도시하는 블록 다이아그램이다.

도 26은 이득과 오프셋을 정정하기 위하여, 병렬 ADC의 각 셀에서 제어와 계산 유니트 중 계산 유니트에 의해 수행되는 추가 단계의 순서도이다.

도 27은 이득과 오프셋을 정정하기 위하여, 병렬 ADC의 각 셀에서 제어와 계산 유니트 중 계산 유니트의 순서도이다.

도 28은 병렬 ADC의 공통 기준 레벨 발생기의 회로 다이아그램이다.

도 29는 병렬 ADC에 대해서 일부에서만 공통인 기준 레벨 발생기의 회로 다이아그램이다.

도 30은 병렬 ADC의 각 셀에 대해서 개별적으로 존재하는 기준 레벨 발생기의 회로 다이아그램이다.

도 31은 추정되거나 필터된 모델 분포를 계산하기 위한 단일 계산 유니트를 가진 병렬 ADC를 도시하는 블록 다이아그램이다.

본 발명의 목적은 ACD, 특히, 특정 트리밍(trimming) 신호를 이용하지 않는 병렬 ACD에서 효과적으로 디지털 에러를 정정하는 것이다.

본 발명의 다른 목적은, ACD에서 정적 부정합(mismatch)을 정정하기 위한 방법 및 장치를 제공하는 것이다.

그러므로, 아날로그 영역에서의 정적, 특히, 정합 에러를 디지털 영역에서 정정하는 방법이 제공된다. 본 방법에서, 이하의 단계가 실행될 수 있다.

1. ADC에서 출력된 정정되지 않은 디지털 값의 실제 히스토그램(histogram)을 측정하는 단계.

2. 측정된 히스토그램에서 기대 히스토그램을 추정하는 단계.

3. 추정된 히스토그램에서 측정된 히스토그램의 편차를 계산하는 단계.

4. 계산된 편차를 근거로 정정표를 계산하는 단계.

5. 정정되지 않은 데이터를 정정하기 위해 정정표의 값을 이용함으로써, 예를 들어, 정정되지 않은 디지털 값에 정정표의 값을 가산함으로써 출력 데이터를 정정하는 단계.

또한, 병렬 ADC의 ADC 셀에서의 이득과 오프셋(offset) 에러가 정정될 수 있다. 거친(coarse) 기준 레벨이 발생되는 양호한 안정성을 제시하는 기준 레벨 발생기를 포함하는 ACD가 제공되지만, 조밀한(fine) 기준 레벨을 제공하는데 지나치게 많은 부품이 요구되는 것은 아니다.

순차 근사법을 이용하는 아날로그-디지털 변환기(SA-ADC)는 이등분 탐색 방법을 이용할 수 있다. 입력 신호의 표본 값 V_S는 공지된 기준 값의 시퀀스와 같다. 기준 값은 다수의 출력 신호나 기준 레벨을 포함하는 기준 소스(source)에서 선택된다. 디지털 코드 x에 대해서, 비교하는데 이용되는 출력 기준 신호는 통상적으로 [V] 크기(x·V 단위)를 갖는 전압인 V_R(x) 이고, 여기에서 V 단위는 단위 전압이다. 출력 코드를 탐색하는데 이용되는 기준 신호의 시퀀스는 이등분 탐색 알고리즘에 의해 결정된다. 표본 값 V_S는 우선 탐색 범위의 중간에 있는 기준 값 V_R(중간)과 비교된다. 상기 비교 결과는 탐색된 디지털 출력 워드내의 최상위 비트(MSB)이고, 이는 표본 값 V_S에서 최소 가능 양만큼 편차가 생기는 기준 신호 V_R(x)에 대응하는 디지털 코드 x이다. 제 1 비교의 결과에 따라서, 새로운 기준 값이 선택된다. V_S<V_R(중간) 이면, 그 결과 MSB = 0 이 되고, V_S에 비교되는 다음 기준 값은 V_R(중간)보다 작다. V_S≥ V_R(중간) 이면, 그 결과 MSB = 1이 되고, 비교되는 다음 기준은 V_R(중간)보다 크다. 탐색된 출력 워드의 남아있는 비트에 동일한 비교 절차가 반복된다.

n-비트의 해상도(resolution)을 위해서 필요한 기준 레벨의 수나 값은 일반적으로 2ⁿ이고, 이는 꽤 큰 수가 될 수 있다. 부분 범위 기술이 이용될 수 있고, 이는 M. P. V. Kolluri에 의한, IEEE Journal of Solid State Circuits, 1989년 12월자 Vol.24, No.6의 "A 12-bit 500ms Subrangeing ADC" 에 기술되어 있다. 변환되는 신호 V_S의 총 범위는 기준 레벨 V_RC(y) 및 V_RF(z)의 거친 부분 V_RC과 조밀한 부분 V_RF시퀀스에 포함된 기준 레벨을 이용함으로써 분할되고, 하나의 거친 기준 레벨과 하나의 조밀한 기준 레벨이 추가되어 "합성(composite)" 기준 레벨을 제공하고, 그 후 이는 표본 신호 V_S에 비교되고, 여기에서 y와 z는 기준 레벨의 명령 횟수이다. "동일하게" 분할하기 위하여, 거친 부분과 조밀한 부분은 각각 2^n/2기준 값을 갖으므로, ADC는 2^n/2+1기준 값을 갖는다. 이 알고리즘은 다음과 같다.

｜V_S- (V_RC(y) + V_RF(z))｜ (1)

상기 식을 최소화하는 정수 y, z를 찾거나, 또는, 가능한 작은 양의 값을 갖는 차(difference)를 만드는 y, z를 찾는다.

V_S- (V_RC(y) + V_RF(z)) (1')

y와 z는 각각 n/2 비트를 포함하는 이진 워드에 대응하는 정수가 되도록 선택되기 때문에, 둘다 [0, 2^n/2-1] 범위에 있게 된다. 대응 디지털 코드는 x = yㆍ2^n/2+ z 가 되고, 2ⁿ개의 결과가 있을 수 있다. 이렇게 하기 위하여, 기준 값 V_RC및 V_RF이 정확하게 선택되어야 한다. 실제 실시예를 분석하기 위하여, 하드웨어형 표현(hardare oriented reperesentation)이 이용될 수 있다. 다음 식은 도 2에 도시된 회로 실시예에서 유도되는데,

｜V_SㆍC_C-yㆍV_CunitㆍC_C-zㆍV_FunitㆍC_f｜ (2)

상기 식을 최소화하는 y, z를 찾는다. 기준 발생기(11, 13)는 스위치(15, 17)를 통해 출력 기준 전압 yㆍV_Cunit와 yㆍV_Funit을 각각 콘덴서 C_C및 C_F에 각각 전달한다. 표본 값 V_S는 기준 발생기(11)에 접속된 전극에서 콘덴서 C_C에 접속된 스위치(19)를 통과한다. 기준 발생기(11, 13)에 각각 접속되지 않는 콘덴서 C_C및 C_F전극은 노드 N에서 서로 접속되어 스위치 S_S를 통해 접지되고, 또한 비교기(21)의 한 입력부에 접속되고, 비교기의 다른 입력부에는 작은 기준 전압이 인가된다. 비교기(21)의 출력부는, 기준 발생기(11, 13)와 스위치(15, 17, 19, S_S)를 제어하는 제어 유니트(23)에 접속되고, 탐색된 디지털 출력 워드 x를 제공한다.

도 2의 회로에서, 등식(2)는 다음의 방법으로 실현된다. 노드 N에서 전하(V_SㆍC_C+ 0ㆍC_F)를 얻기 위해, 콘덴서 C_C, C_F에서 아날로그 값 V_S을 표본화한다. 콘덴서 C_C, C_F에 기준 전압을 인가함으로써 전하를 제거한다. 정정 기준 레벨은 어떤 기준 전압에 의해 발생된 전하가 노드 N에서 표본된 전하와 대략 같을 때 확인된다. 유용한 기준 전하는 (yㆍV_CunitㆍC_C)와 (zㆍV_FunitㆍC_F)이다. 부분 범위 방법의 예는 도 3a 및 도 3b에 기술된다.

또한, 유익하게도 SA-ADC 에서 용장 출력 코드가 이용될 수 있고, 이는 상술된 M. P. V. Kolluri에 의한 논문에 기술된다. 용장 코드란 용어는, 입력 표본 신호 값 V_S의 적어도 일부 레벨에 대해서 다수의 발생 가능한 출력 코드가 존재한다는 것을 의미한다. 최초에 용장성을 도입한 이유는 MSB를 변환하는 동안 동적 에러를 처리하기 위해서였다. 그러나, 용장 코드는, 이후에 기술되는 바와 같이, 정적 에러를 정정하기 위해서 이용될 수 있다. 조밀한 기준이 필요 이상의 전압 레벨을 갖게 하여, 조밀한 기준이 한 거친 전압 단위보다 큰 범위를 커버(cover)하도록 함으로써, 용장성이 달성되고, 이는 도 4a 및 도 4b에 도시된다. 해상도, 즉, 가장 조밀한 기준 소스 두 레벨 사이의 최단 거리는 용장성을 이용하지 않는 ADC에서와 같지만, 출력 워드는 더 짧다, 즉, 더 적은 비트를 갖는다. 도 3b, 도 4a 및 도 4b에서, V_S의 동일한 입력 레벨을 변환한 결과가 도시된다. 그러므로, 이 결과는 같아야 한다(=8). 도 4a와 도 4b에서, 이러한 결과를 획득하는 2가지 방법이 도시된다.

따라서, 2개의 MSB를 계산할 시에 실수가 허용될 수 있고, 도시된 표본 값 V_S에 대한 정정 값을 알 수 있다. 도 4a에서, MSB는 y = 10_BIN으로 판독될 수 있지만, 대신에 y = 01_BIN가 발견된다. y에 대한 코드 10_BIN과 01_BIN사이의 조밀한 기준 값 시퀀스는, 발견되는 정정 레벨을 허용하는 10_BIN과 11_BIN사이 영역으로 연장된다. 도 4b에서, 정정 MSB가 발견되고, y-값 10_BIN과 11_BIN사이의 조밀한 기준 레벨이 직접적으로 이용될 수 있다.

전술된 바와 같이, MSB는 y로, LSB는 z로 불린다. 이러한 것은 디지털 출력 코드 x로 결합된다.

x = 4ㆍy + (z - 2) = 100_BINㆍy + (z - 10_BIN) (3)

값 4는, 조밀한 스케일(scale) 상의 4 레벨은 거친 스케일 상의 한 레벨과 같다는 것을 나타낸다. 값 2는 조밀한 스케일 상의 2 코드의 음의 오버랩으로 인한 것이다.

기준 레벨의 생성은 수동 부품를 정합시키는 것에 따라 달라진다. 무엇보다도, 콘덴서 C_C및 C_F는 집적 회로에서 상당히 정밀하게 제조되기 쉽기 때문에, 콘덴서는 일반적으로 심각한 문제를 일으키지 않는 것과 정합되어야 한다. 그러나, 충분히 양호하게 정합된 전압 레벨 V_RC(y) = yㆍV_Cunit와 V_RF(z) = zㆍV_Funit는 쉽게 획득될 수 없다. 상당히 많은 수의 전압 레벨을 발생시키는 간단하고도 일반적인 방법은 다수의 저항기를 포함하는 저항기 래더(ladder)에서의 전압 분할에 의해 수행되고, 상기 다수의 저항기는 모두 동일한 저항 값을 갖아야 하지만, 실제 저항은 상기 동일한 저항 값에서 약간의 편차가 있다. 코드 y에 대한 각각의 거친 전압 단위 V_Cuit(y) = V_RC(y + 1) - V_RC(y)도 약간의 에러를 갖으며, yㆍV_Cunit와 같아야 하는 레벨 V_RC(y)은 다음 식과 같고,

(4)

여기에서, V_Δ(y)는 코드 y에 대한 전압 레벨에서의 에러이다. 도 5a에서, 레벨 10은 기대값 이상이고, 도 5b에서 레벨 10은 기대값 이하이다. 입력 신호를 변환할 때는 실제 레벨 V_RC(y)을 이용하지만, ADC로 부터의 디지털 출력 x는 기대값을 나타낸다.

코드 y에 대한 기준 레벨의 크기나 스팬(span), 즉, 양(quantity) V_Cunit(y) = V_Cunit+ V_Δ(y) = V_RC(y+1) - V_RC(y) 은, 다수의 변환 값을 제공하는 다소 랜덤(random)한 모양을 갖는 입력 신호를 변환할 때 레벨에서 발생하는 코드 수에 영향을 준다. 그러므로, 크기나 스팬은 통계적인 방법을 이용하여 측정될 수 있다. 상기 측정에서 계산될 수 있는 거친 기준 레벨의 크기 편차의 측정을 DNL(Differential Non-Linearity)이라 부른다. 이 측정에서, 테스트(test) 신호는 ADC의 입력 신호로서 인가되고, 출력 코드의 히스토그램이 측정된다. 변환 범위에 대응하는 스윙(swing)을 갖는 완전한 사인파인 입력 신호는 욕조와 같은 모양이고,이는 도 6에 도시된다. 히스토그램은 이상적인 ADC에 대해 완만한 곡선을 획득한다. 그러나, 전술된 바와 같이, 저항값의 분포에서 유도된 정적 정합 에러로 인해, 임의의 ADC로부터의 출력 코드 히스토그램은 이상적인 곡선에서 벗어난다. 편차나 에러는 다음 식으로 주어지는 각 코드 i에 대한 DNL 값에 의해 정량화된다.

DNL(i) = (#측정된(i) - #이론상(i))/#이론상(i) (5)

도 5a에 도시된 기준 레벨에 대해서, 모든 비트의 변환이 정확하게 수행되어 도 4a에 도시된 것과 같은 상황을 획득할 수 없다고 가정하자. 거친 기준 전압의 레벨 10은 정합 에러가 생긴다. V_S에 따라, 조밀한 기준 레벨 V_RF(z)은 도 7a에 도시된 바와 같이 01과 10 사이에서 맵(map)되거나, 도 7b에 도시된 바와 같이 10과 11 사이에서 맵된다. 원칙적으로, 출력 코드의 조밀한 기준 부분은 코드 z = 010_BIN, 011_BIN, 100_BIN또는 101_BIN를 포함해야 한다. 그러나, 도 7a에서 몇몇의 출력값만이 조밀한 부분에 대한 코드 z = 110_BIN를 갖을 수 있다. 코드 110_BIN의 밀도는 거친 레벨 y = 10_BIN에서의 에러 측도이다. 유사한 방법으로, 조밀한 코드 z = 101_BIN의 코드 밀도는 너무 작아, 도 7b에서 코드 y = 10_BIN과 y = 11_BIN에 대응하는 거친 레벨 사이의 거리가 너무 짧다는 것을 표시한다.

아날로그-디지털 변환은 디지털 코드를 제공한다. 디지털 코드는, 정합 에러로 인해 알 수 없는 실제 기준 레벨을 표시한다. 측정된 DNL 정보는 출력 코드의 해설(interpretation)을 찾는데 이용될 수 있고, 더욱 적절한 선형 스케일상의 출력 코드를 맵할 수 있다. 도 7a와 도 7b를 이해함으로써, 코드 y = 10_BIN는 오히려 10.001_BIN이라는 것을 알 수 있다. 이러한 형태의 정보는, 모든 코드가 자신의 물리적 레벨에 정합되도록 모든 코드를 조절하는데 이용될 수 있다.

측정에서, 2개의 부분 범위 단(stage)을 갖는 ADC는 48개의 고유 레벨을 갖는 6-비트의 출력부를 제공하는데 이용되었다. 3개의 MSB와 3개의 LSB는 각각 8개의 레벨을 제공한다. 8개의 조밀한 레벨 중 6개는 하나의 거친 레벨과 같다. 이러한 것은 도 4a와 도 4b에서 비교될 수 있는데, 여기에서 4개의 조밀한 레벨은 하나의 거친 레벨과 같다. 디지털 출력 코드 x는 다음 식에서 알 수 있다.

x = 6ㆍy + z (6)

거친 기준은 범위 [000_BIN, 111_BIN]를 갖고, 조밀한 기준은 범위 [001_BIN, 110_BIN]에서 고유 레벨을 갖는다. 코드 y = 010_BIN과 z = 111_BIN는 y = 011_BIN과 z = 001_BIN, 즉 19인 동일한 출력 코드를 제공한다.

조밀한 기준 전압의 스팬은 확실하게 알 수 있는 부정합을 얻기 위해 1.8V 에서 1.6V까지 변한다. 그 결과 도 7a에 도시된 형태의 부정합이 발생된다. 조밀한 기준 값의 시퀀스가 약간 압축되기 때문에, 이제 코드 z = 111_BIN는 고유 아날로그 값을 표시한다. 그러나, 등식 (6)으로 제시된 디지털 디코더(decoder)는 이를 참조하지 않는다. 그 결과 일부 코드에 대해 밀도가 너무 커지고, 이는 도 8의 히스토그램에서 코드 19, 25, 31 과 37에 대해 피크(peak)로 도시된다.

조밀한 기준 레벨의 시퀀스가 대신 변하여 다음 식에 따라서 거친 기준 레벨의 시퀀스를 맵하면,

x = 7ㆍy + z (7)

즉, 조밀한 스케일 상의 7개의 레벨이 1 거친 레벨에 대응하면, 그 결과 도 9에 도시된 것과 같은 히스토그램을 발생된다. 몇 안되는 코드가 너무 드물게 발생하는데, 즉, 코드 21, 28, 35 및 42가 발생한다.

도 8 및 도 9에서 알 수 있는 바와 같이, DNL 측정은 부정합이 있다는 것을 나타낸다. 이러한 경우의 부정합이 외부로부터 힘을 받으면, 내부 부정합을 찾는데 DNL 측정치를 이용할 수 있다. 측정된 경우, 모든 거친 레벨은 조밀한 기준 레벨에 관련하여 동일한 에러를 갖는다. 실제 경우에서, 거친 기준 레벨 시퀀스의 모든 레벨은 조밀한 레벨에 관하여 에러를 갖는다. 이에 대한 정정을 위하여, 각각의 조밀한 기준 레벨에 대한 정정 값을 나열하는 표가 이용될 수 있다.

이하에 기술되는 다소 복잡하지만 실제적인 실시예에서, ADC는 각각 4, 4, 및 5 비트를 갖는 3개의 부분 범위 단을 갖는다. 코드는 용장성이 있고, 구분화(segmentation)는 도 8에 도시된 바와 같이 수행된다. 각각 4, 4, 5 비트를 포함하는 개별 2진 워드인 부분 범위 단에 대응하는 코드 블록 A, B 및 C을 보자. 이러한 블록은 하나의 단일 디지털 워드와 결합되어 가중(weight)되어야 한다. 가중 함수는 다음과 같이 설계되고,

D = ( Aㆍ12 + B )ㆍ12ㆍ2 +C (8)

여기에서, 단으로 부터의 실제 코드도 A, B 및 C라 불리고, ADC로 부터 전달된 결과 코드가 D 이다. A와 B는 범위 [0. 15]에 있고, C는 [0, 31] 범위 안에 있다. 출력 코드 D는 범위 [0, 4619]에 있는데, 즉, 12 비트보다 조금 크다. 코드 A, B 및 C의 여러 가지 결합은 동일한 결과 D를 제공하고, 또한 일부 결합은 발생할 수 없다. C의 중간 코드 24는 B의 단위 코드 간격에 대응하고, B의 중간 코드 12는 A의 단위 코드 간격에 대응한다.

실제 출력 워드 D는 다음과 같이 제공되는 오프셋을 갖어야 한다.

D = ( Aㆍ12 + (B-B_offs))ㆍ12ㆍ2 + (C -C_offs) (8')

부분 범위 단의 개별 오프셋은 여기에서 C_offs및 B_offs로 표시되고, 이들은 이상적으로 각각 4 와 2 이다. 그러므로, 총 오프셋은 52이다. 그러나, 이하의 설명에서, 총 오프셋은 단지 상수의 감산이므로 고려되지 않는다.

이러한 경우, 비-용장 출력 코드는 다음과 같이 주어진다.

D = (Aㆍ16 + B)ㆍ16ㆍ2 +C (9)

12가 16보다 작기 때문에, 최상위 비트는 용장 출력 코드에 덜 가중된다.

A, B 및 C의 각각의 값은, 전술된 것에 따라서 정합 에러를 갖는 일부 물리적 성분에 의해 발생된다. 물리적 레벨은 이후에 주(principle) V_A(x)라고 불리고, 여기에서 x는 코드이다. 일반적으로 독립 변수가 없는 V_A는 A와 관련된 물리적 레벨의 그룹이라 불린다. 그러므로, V_A(3)은 디지털 출력 코드 A =3 (MSB = 011_BIN)에 대응하는 물리적 레벨이다.

약 0.1%의 에러를 갖는 정합은 극도로 주의해야 하는 물리적 성분의 레이아웃(layout)을 이용하여 획득될 수 있다. 그러나, 이러한 에러는, 이하에 기술되는 바와 같이 총 출력 워드가 10 비트 이상을 포함할 때는 너무 커진다. 그러나, 성분 값의 에러, 그러므로 정합은 정적 또는 고정적이고, 이 예에서 부분 범위 단에 대해 기술되는 바와 같이, 정적 측정법에 의해 처리될 수 있다.

우선, 워드 P는 등식 (8)에 따른 ADC 출력 신호의 일부로서 9 LSB(B와 C 단)에서 형성된다.

P = Bㆍ24 + C (10)

출력 워드는 다음과 같다.

D = Aㆍ288 + P (11)

P는 범위 [0, 391](15ㆍ24 + 31 = 391)에 있다. P의 중간 288( = 12ㆍ28) 코드는 V_A의 각 단계 내부, 즉, V_A(x)와 V_A(x+1) 사이에 있는 기준 레벨에 대응하고, 이런 코드는 A의 각 값에 대해 고유하고, 이는 도 11에서 알 수 있다. 그러므로, A의 각 단계는 코드 P에서의 288 단계와 동일한 가중치를 갖는다.

용장성으로 인해, A, B 및 C의 여러 가지 결합은 다음과 같이 동알한 출력 코드 D를 제공한다.

{A, B, C} = {1, 13, 28} => {A, P} = {1, 340} => D = 628

{A, B, C} = {2, 2, 4} => {A, P} = {2, 52} => D = 628

V_P의 정확도는 1LSB보다 양호해야 한다. 그러므로, V_P에 대한 정합 요구 사항은 정합_에러 < 1/288 < 0.35% 이고, 이는 전술된 바와 같은 주의해야 하는 레이아웃에 의해 획득될 수 있다. 그러므로, V_C(x)와 V_B(x)의 에러가 있어서는 안된다. 1LSB 보다 양호한 V_A의 정확도에 대해서, V_A의 정합 요구 사항은 정합_에러 < 1/4608 < 0.022% 이고, 이는 쉽게 달성될 수 없다. 명확하게, V_A가 V_P보다 넓은 신호 영역을 커버하고 있기 때문에, V_A의 정합 요구 사항은 V_P의 요구 사항보다 까다로어야 한다.

정적 에러를 정정하는데, P 나 V_P로 형성된 범위는 V_A의 각 단계, 즉, 단계 또는 간격 Δ_A(x) = V_A(x+1) - V_A의 크기를 측정하는데 이용 될 수 있다. 실제로 ADC를 이용할 때 정정이 수행되고, 일부 아날로그 신호는 ADC에 공급되어, ADC에 의해 변환되는 다수의 출력 디지털 값을 제공한다. 등식(11)을 이용하여 계산되는 바와 같이, ADC에 의해 전달되는 각각의 출력 값 D을 위해, A에 대한 값 하나가 있고 P에 대한 값 하나가 있다. A의 각 값에 대한 코드 P는 한 그룹에 저장된다. A = 3에 대한 P의 값은 P_A=3등 으로 표시된다. 그러므로, P_A=x(x = 0, 1, ..., 15)의 각 그룹에 대해서 16개의 상이한 히스토그램이 획득된다. 단계 높이 Δ_A(x)가 모든 코드 x에 대해 같다면, 히스토그램은 적절하게 선택된 입력 아날로그 신호에 대해 이상적으로 Δ_A(x) = 288ㆍΔ_P(여기에서, Δ_P는 단위 단계(step))이기 때문에 288개의 상이한 P_A의 코드가 이용된다는 것을 나타낸다. 단계 높이 Δ_A(x)가 코드 x에 대해다르다면, P_A의 여러 가지 코드가 이용된다. 측정에서 획득된 결과는 A의 코드에 대한 값을 나열하는 참조표를 발생시키는데 이용된다. 참조표(A)에서, ADC 출력부는 다음과 같이 형성될 수 있고,

D_corrected= L(A) + Bㆍ24 + C = L(A) + P (12)

여기에서, A는 참조표 L에서 레코드 어드레스(address)로서 이용된다.

V_A=2에 대응하는 단계가 너무 넓고, 총 범위의 0.28%의 에러를 갖는다고 하자. 이러한 것은 0.28%ㆍ16.288 LSB = 13 LSB에 대응한다. 이러한 경우, P_A=2의 (288 + 13) 코드는 동적 에러가 없다는 것을 나타내는데 이용된다. 그러므로, 물리적 단계 Δ_A=2에 대응하는 정확한 디지털 범위는 ΔL(2) = L(3) - L(2) =304이다. 정정표는 다음과 같이 형성된다.

L(0) = 0

L(1) = ΔL(0)

L(2) = ΔL(0) + ΔL(1)

L(3) = ΔL(0) + ΔL(1) + 304

....

표본 값에서 획득된 코드의 일정하지 않은 분포는 일반적으로, 도 6에 욕조 모양의 곡선으로 도시된, 입력 신호의 모양 때문에 존재하고, 표본는 상기 입력 신호에서 얻은 것이다. 그러므로, 일부 입력 신호 레벨 V_S가 더욱 공통적이 될 수 있고, 그 결과 일부 출력 코드가 더욱 공통적이 될 수 있다. 이러한 문제에 대한 해결 방안은, ADC로 부터의 출력 값 히스토그램 h_m을 측정하여 그것을 입력 신호의 히스토그램, 즉 정확한 히스토그램과 비교하는 것이다. 편차는, 상기에서 DNL이라고 한, 에러의 측정치이다. 그러나, 정확한 히스토그램은 알 수 없다. 그러므로, 그 대신 기대 히스토그램 h_e의 지능 추정치를 작성하는데, 기대 입력 신호 상에 존재하는 정보가 이용되어야 하고,

h_e= f(h_m, θ) (13)

여기에서, h_m은 측정된 히스토그램이고, θ는 기대되는 히스토그램의 특성을 나타내는 어떤 방법에서의 수량이다. 이하에서 정의되는 매개 변수,, N는 수량 θ에 포함될 수 있다.

상대적인 에러 e는 일반적으로 정정되지 않은 출력 디지털 값 각각에 대해서 다음과 같이 계산된다.

e = (h_m- h_e)/h_e(14)

정확한 밀도에 대해서 e = 0이다. 코드가 너무 많으면 e > 0이고, 코다가 거의 없으면 e < 0 이다. 에러 e는 이하에 기술되는 바와 같이 정정표를 발생시키는데 이용될 수 있다.

도 12는 A 단계에서 상대적인 에러 e를 도시하는 다이아그램이다. 다이아그램은, 도 11과 비교하여 D = 2068, A = 7, P = 52에 대응하는 약 A = 6 과 P = 340출력 코드에 대한 에러를 도시하고, 상대적인 에러가 수량 20 코드에 대해서, 즉, 약 2088 까지 상대적인 에러가 1인 단계의 영역만 제외하고, 상대적인 에러는 대략 0이라는 것을 도시한다. 이러한 것은 기준 레벨 V_A(7)가 너무 높고, 정확한 레벨은 20 조밀한 레벨, 즉, 상기 V_C레벨에 대응하는 단계에 의해 더 낮아지는 레벨에 위치되어, 출력 데이터도 따라서 정정되어야 한다는 것을 의미한다.

도 12의 다이아그램과 유사하지만, 스케일이 더 작은 13a와 13b에서, 제 1 다이아그램은 너무 높은 레벨을 가진 도 12에서의 경우와 동일한 경우를 도시한다. 도 13b의 다이아그램에서, 동적 변환에 대한 경우가 도시된다. 이런 경우에, 거친 변수 A의 시프트(shift)의 양 측에 있는 0에서 발생되는 에러가 있다. 시프트의 한 쪽에는 +1인 에러가 있고, 그 반대편에는 -1인 에러가 있다. 그러나, 총 에러는 서로 균형을 이루어, 에러가 가변 시프트의 범위 R 상에서 통합되거나 합쳐지면, 그 결과는 0이 되고, 이는 통상적인 동적 에러이다. 실제로, 도 13a와 도 13b에 도시된 경우가 복합될 수 있다. 동적 에러는 시프트 영역 상에서 합함으로써 항상 제거될 수 있다. 에러의 합이 양이면 대응 기준 레벨이 너무 높다는 것을 나타내고, 에러의 합이 음이면 기준 레벨인 너무 낮다는 것을 나타낸다. 합의 절대값은 LSB의 대응 수에서 기준 레벨의 에러를 제공한다.

기대 히스토그램을 추정하거나, 일반적으로 기대되는 히스토그램을 결정하는 것은 이하에 기술된다. 일부 애플리케이션에서, 출력 코드의 특정 분포가 예상된다. 예를 들어, DMT-시스템(불연속 멀티 톤(Discrete Multi Tone))에 대해서, 가우시안 분포가 기대된다. 기대 코드 밀도의 모양이 가우시안 분포가 되면, 분포의 매개 변수(,, N)는 정정되지 않은 데이터의 시퀀스 D(i)에서 추정될 수 있다.

(15)

(16)

추정된 기대 분포는 다음식에서 알 수 있고,

(17)

x = [0, 4711] 이다.

도 14에서, 적절하게 선택된 입력 아날로그 신호에 대한 모의 히스토그램이 도시된다. 도 12에 도시된 바와 같이 레벨 에러가 가정되고, 에러는 레벨 시프트에 대응하는 높은 카운트(count)에 의해 명확해진다. 모의 히스토그램에서 추정된 가우시안 분포가 도 15에 좌표로 표시된다.

출력 코드 분포의 다른 기대되는 모양, 즉, 직각 모양은 잘 공지된 통계적 방법을 이용하여 전술된 바와 유사하게 추정된다. 일부 애플리케이션에 대해서, 기대 분포 모양은 범용 ADC에 대한 경우처럼 될 수 있어 기술될 필요가 없다. 이런 경우에, 기대되는 히스토그램은, 이하에 기술되는 바와 같이 측정된 히스토그램을 저역 필터링함으로써 결정될 수 있다. 이러한 필터링에서, 일반적으로 고주파 행동(behaviour)을 갖는 부정합 에러가 제거되거나, 또는 최소한 감소될 것이다.

총 히스토그램을 이용하는 대신, A의 각 값에 대해서 결정되는 도 16에 도시된 형태의 히스토그램의 일부만 이용될 수 있고, 그로인해 형성된 P_A가 계산될 수 있다. 도 16에서, 입력 아날로그 신호는 변환 범위의 중앙에서 평균을 갖는 표본을 발생시키고, 적절한 표준 편차는 변환 범위 가장자리에서 0에 가까운 주파수를 발생시킨다고 가정할 수 있다. 매끄러운 곡선은 표본 값의 완벽한 가우시안 분포를 제공하는 이상적인 입력 신호와 이상적인 ADC에 대한 이상적인 히스토그램을 나타낸다. 잡음이나 리플(ripple)을 갖는 곡선은 통상적인 입력 신호 및 A-변환 회로에서의 일부 단계 에러에 대한 모의 히스토그램을 나타낸다. 도 16에서, 범위의 상부와 하부 경계에서 A-값 [0, 1]과 [10, 11]에 대한 히스토그램은 너무 작기 때문에, 주로 중앙의 8개의 A-값에 대한 히스토그램만 볼 수 있다. 전술된 바와 같이, P에 대한 코드 [0, 51] 및 [340, 391]가 이용된다고 기대되지 않으며, 이는 도 11에서 알 수 있다. P에 대한 코드 [0, 51] 및 [340, 391]가 실제 변환 절차에서 실제 측정치로서 이용될 때, 변환 블록 A=3에서 알 수 있는 바와 같이, 이러한 것은 명확하게 단계 에러, 또는 가능하다면 용장 특성에 의해 정정되는 동적 변환 에러의 신호를 나타낸다.

한 예로서, 실제 히스토그램과 기대 히스토그램이 결정되어 제공된 범위 Δ_A를 정정한다. 간격 가장 자리의 범위 내에서 표본 발생 기대 값 H_e(A = 3)은 기대 히스토그램에서 알 수 있고, 예를 들어, 그 범위는 상부 가장자리에서 64개의 순차적인 레벨을 포함하고,

H_e(A = 3) = ∑h_e([(52+4ㆍ288-32), (52+4ㆍ288+32-1)])

여기에서, 합은 독립 변수에서 규정된 범위(상기 범위 R에 대응함)에 있는 모든 정수 값에서 획득된다. 측정된 히스토그램 값은 상기와 같은 범위 또는 대응 범위 내의 값을 카운트한 합이다.

H_e(A = 3) = ∑h_m([P_A=3= [391-52-32, 391-52+32] & P_A=4= [0, 32-1+52]])

정정 항목은 다음과 같다.

corr(A = 3) = (H_m(A=3) - H_e(A=3))/H_e(A=3)

그러므로, 기대 높이 A=3 이상의 32개 코드와, 그 이하의 32개 코드에 대해서만, 즉 V_A(4)에서 카운트된다. 그러므로, 거친 기준 레벨 V_A(x)(x = 0, 1, ..., 15)에서 허용된 최대 에러는 +/- 32 LSB에 대응하는 전압이다.

따라서, A에서의 에러가 허용되는 범위를, 예를 들면 +/- 32 LSB라고 가정하자. 코드의 기대되는 오버랩 카운트를 모두 합한다. 메모리는 A의 각 단계 주변에서 2ㆍ32 +2ㆍ32 값에 대한 카운트만을 포함할 수 있고, 이러한 카운트를 근거로 추정 가우시안 분포가 결정될 수 있다. P의 낮은 가장자리와 높은 가장자리에 위치된 이러한 메모리 어드레스는 0 내지 63으로 정해진다. A 단계가 너무 크면, 증가된 카운트는, 도 12와 비교해서, 메모리 위치 32 내지 63에서 알 수 있다. A 단계가 너무 작으면, 감소된 카운트는 메모리 위치 0 내지 31에서 알 수 있다. 도 15에 도시된 바와 같이, 가우시안 분포의 결정에 있어서, 각 간격에서 상위 경계의 값 사이의 히스토그램은 각 간격의 끝단의 히스토그램 값 사이의 직선(straight line)이라 할 수 있지만, 가우시안 분포의 직접적인 추정은 표분 통계 방법을 이용하여 수행될 수 있다.

기대 히스토그램 h_e는 대안 방법으로 찾을 수 있다.

비트로 측정된 A에서의 에러 err(A)가 제한되어, 다음과 같다고 가정할 수 있다.

｜(err(A)-288)｜/288 < 0.25 (18)

범위 P = [123, 267]에서의 코드 수는 항상 정확할 것이다. 이러한 간격의 카운트는 추정 가우시안 분포와 같은 기대 히스토그램을 추정하는데 이용된다. 대안적으로, 가능한 A-값에 대해 이런 범위에서의 총 카운트는 다음과 같이 계산될 수 있다.

H_e(A) = Δh_A(P_A[123, 267]) (19)

이러한 것은 곡선에서 16개의 포인트(point)를 제공한다. 중간 값은 내삽법에 의해 알 수 있다. 이러한 중간 값은 A 단계에서의 적절한 카운트 횟수 비교시에 직접적으로 이용된다. 대안적으로, 총 곡선 또는 16개의 포인트는 가우시안 분포와 같은 어떤 적절한 분포를 추정하는데 이용될 수 있다.

도 18에 도시되고, 도 14와 유사한 모의 카운트 분포에 대해서, 시간에 대응하는 변수로서 정정되지 않은 출력 코드를 이용하고, 신호 필터링에서 처럼 순시(instantaneous) 신호 값에 대응하는 카운트를 이용하는 필터링 절차가 적용된다. 저역 필터가 "고주파" 발진이나 리플을 제거하는데 이용되어, 그 결과, 도 19에 도시된 바와 같이 필터링된 신호가 발생한다. 컴퓨터 프로그램 Matlab에 이용된 프로그램 코드는 다음과 같다.

c1 = -0.96875

c2 = 0.03125

hny = filtfilt(c2, [1 c], h_mean)

h_filt = filtfilt(c2, [1 c1], hny)

필터링된 히스토그램은 전술된 바와 같이 기대 히스토그램처럼 이용될 수 있어, 각각의 정정되지 않은 디지털 값에 대한 상태 에러를 계산한 후, 정정 항목을 찾는다.

도 2에 도시된 바와 같이, 이등분 탐색과 출력 워드 계산을 위한 논리 제어 회로(23)는, 전술된 바와 같이 어떤 정정도 이용하지 않는 ADC에서 도 20에 도시된 이등분 탐색 제어에 대한 유니트(41)를 포함할 수 있다. 이러한 유니트는 기준 레벨 V_C, V_B, V_A을 발생시키는 기준 발생기에 신호를 발행할 수 있고, 이러한 발행은 클록 신호에 응답하여 시작된다. 발행된 신호는 비교기(21)에서 부터 수신된 신호에 따라서 변화된다. 비교기로 부터의 신호는 표본 입력 값과 가장 양호하게 일치하는 기준 레벨의 결합이 달성되었다는 것을 표시한 후, A, B, C의 발견된 2진 값은, 계산 유니트에게 새로운 값이 이용 가능하다는 것을 지시하는 신호와 함께 계산 유니트(43)로 출력된다. 계산 유니트는 그 신호를 수신하자 마자 등식 (8)에 따른 출력 워드 D를 계산하고, 그것을 변환기의 출력 신호로서 전달한다.

전술된 바와 같이 정정을 이용하는, 이등분 탐색과 출력 워드 계산에 대한 논리 제어 회로(23)의 블록 다이아그램이 도 21에 도시된다. 제어 회로는 도 13을 참조로 기술되는 바와 같이 동작하는 이등분 탐색 제어를 위한 유니트(41)를 포함한다. 여기에서, A, B, C의 발견된 2진 값은 평가 유니트(45)에 출력된다. B, C의 발견된 2진 값도 계산 유니트(43')로 바로 출력되지만, A의 발견된 2진 값은 정정표 L(A)를 보유하는 유니트나 메모리(47)로 전달된다. 새로운 2진 값 A를 수신할 때, 정정 유니트(47)는 상기 유니트나 메모리에 저장된 값 L(A)를 계산 유니트로 포워드한다. 계산 유니트(43')는 2진 표 값 L(A)를 수신하자 마자 등식 (12)에 따라서 출력 워드 D_corrected를 계산하고, 그것을 변환기의 출력 신호로서 전달한다.

평가 유니트(45) 내의 저장 제어 유니트(49)는 새롭게 발견된 값 A, B, C를 수신한다. 이 값들은, 예를 들어, 먼저 수량 P를 계산하고 그것을 설정된 2진 값에 비교함으로써 평가된다. 발견된 A, B, C의 결합으로 표시된 디지털 값이 카운트되어야 한다고 결정되면, 카운트 메모리(51) 내의 메모리 셀은 어레이(array)의 종렬과 횡렬 어드레스로서 A와 P를 이용하여, 셀이 1 증가되었다는 카운트를 지정한다. 메모리 셀내의 카운트 수가 증가될 때 거기에서 발생하는 오버플로(overflow)에 의해 신호되는 것 처럼, 카운트 메모리(51)에서 카운트가 충분하게 수행되었을 때 저장 제어 동작이 멈추어 A, B, C의 새로이 발견된 결합이 카운트되지 않고 신호는 정정표 L(A)의 계산을 위해 유니트(53)에 신호가 공급된다. 유니트(53)는 전술된 방법 중 하나에 따라서 계산하기 시작한다. 계산이 끝날 때, 새로운 정정표 값L(A)이 표 유니트(47)에 저장되고, 카운트 메모리(51)가 리셋(reset)되며, 신호가 저장 제어부(49)에 전송되어 카운트 메모리(51)에서의 카운트를 다시 증가시키기 시작한다. 정정표 메모리(47)는 ADC가 각각 시작된 후에 재설정되고, 또는 정정표 메모리는 바람직하게 ADC를 재시작할 때 이용되는 비휘발성 메모리가 될 수 있다.

그러므로, 전술된 바와 같이, 메모리(51)에서 변환 표본이 충분히 카운트된 후에, 유니트는 계산 유니트(53)에 의해 발생된 출력 값 D의 정정을 위해 새로운 데이터 L(A)를 포함한다. 메모리 셀내의 카운트 오버플로의 상태 외에, 계산은 ADC의 동작시나 ADC의 리셋 후에, 또는 주기적으로 한번만 수행될 수 있다. 계산에 이용된 단계의 순서도가 도 22에 도시된다.

제 1 블록(61)에서, 카운트 메모리(51)에 저장된 어레이에서 카운트된 값을 평가함으로써 추정 히스토그램 h_e이 결정된다. 이러한 방법은 다음의 방법 중 하나에 의해 수행될 수 있다.

1. 모든 결합 (A, B, C) 또는 (A, P)에 대해 카운트된 값을 이용하여 가우시안 분포와 같은 기대 분포 추정

2. 각 A-레벨에서의 범위에서 결합 (A, P)에 대해서만 카운트된 값을 이용하여 가우시안 분포와 같은 기대 분포 추정

3. A-레벨 위의 A-간격의 확실한 내부에서 결합 (A, P)에 대해 카운트된 값을 이용하여 가우시안 분포와 같은 기대 분포 추정

4. 각각의 단계 A의 중간 간격 내에서 총 카운트을 계산하고, 내삽법에 의한총 카운트를 통해 매끄러운 곡선을 찾는다

5. 정정되지 않는 출력 코드의 함수로서 카운트를 저역 필터링한다

다음 블록(63)에서, 각각의 A-레벨에서의 범위의 총 카운트가 계산된 후, 블록(65)에서, 대응하는 추정된 총 카운트는 추정 히스토그램에서 계산된다. 그 후, 블록(67)에서 총 카운트에서 정정 요인 corr(A)가 계산되고, 최종적으로 블록(69)에서, 예를 들어, 다음 식에 따라서 상대적인 정정 요인에 대한 정정표 L(A)이 발생되고,

ΔL(A) = (1 + corr(A))ㆍspan_A

여기에서, span_A은 조밀한 레벨, 즉, 하나의 A-레벨에 대응하는 P-레벨의 수이다. 전술된 실시예에서, span_A= 288 이다.

대안적으로, 정정표는 ΔL(A) = ∑e 에서 계산되고, 여기에서 합은 A-1에서 부터 A까지의 시프트에서 정정되지 않은 디지털 값 범위를 초과한다.

단일 아날로그-디지털 번환기는 일부 애플리케이션에서는 너무 느릴 수 있다. ADC 셀 또는 ADC 채널이라 불리는 다수의 단일 또는 개별 ADC가 배열되어, 주기적 프로세스에서 순차적인 표본 값을 변환시키고, 각 셀에서의 변환은 다른 셀에서의 변환에 대응하여 수행되거나, 다른 셀에서의 변환과 시간적으로 다중화되고, 변환 프로세스는 순차적으로 표본된 아날로그 값에 대해서 연속하여 시작된다. 이러한 복합 장치를 병렬 ADC 장치(PSA-ADC)라 하고, 이는 Christer M. Svensson 등에 의한 미국 특허 5,585,796에 기술된다. 도 23에서, m개의 병렬 채널을 포함하는병렬 ADC 장치가 개략적으로 도시된다. 입력 아날로그 신호 V_S는 표본 및 유지 유니트의 스위치(19)에 대응하는 스위치를 순차적으로 폐쇄시킴으로써 표본화되고, 시간 제어 유니트(115)로 부터의 클록 신호에 의해 각각 제어되는 ADC 셀(113₁, 113₂, ..., 113_m) 중 하나는 각각의 표본 및 유지 회로에 보유되거나 저장된 V_S의 순시값을 작성한다. 표본 및 유지 회로에 접속된 ADC 셀은 그 안에 보유된 값을 기준 값에 비교한다. ADC 셀은 출력 라인상의 출력 값을 멀티플렉서(multiplexer)(117)에 전달하고, 이로써 디지털 워드의 흐름은 모든 장치의 출력으로서 획득된다.

도 24에 변환 프로세스의 타이밍 다이아그램이 도시된다. 각 ADC에 대해, 119로 표시되는 중간의 짧은 시간 주기 뒤에, 표본 값의 변환이 수행되는 길이 t_c의 시간 주기가 있다는 것을 알 수 있다. 각 채널은 동일한 고정 주파수를 이용하여 주기적으로 변환 프로세스를 반복하고, 도 24에서 ADC 셀의 시간 스큐(skew)나 시간 오프셋은 비스듬한 선으로 도시된다.

전술된 정적 에러에 대한 정정 절차에서, 병렬 ADC의 각 ADC 셀에서 라운딩(rounding) 에러로 인한 에러 누적이 있다는 것이 명백하다. 단계 Δ_A는 양자 스케일 P에 의해 측정된다. P의 정확도는 1 LSM가 될 것이다. 명백하게 이러한 에러는 누적되고, 최대로 16 LSB의 이득 에러, 즉 16/4096 = 0.4%의 이득 에러가 발생될 수 있다. 그러므로, 각 ADC 채널에서의 이득 정정이나 균형이 요구된다.

또한, 병렬 ADC 셀은, 도 2에 도시된 회로의 기준 발생기(11, 13)를 이용하여 동일한 기준 레벨을 갖도록 설계된다. 실제로, 이러한 기준 레벨은 서로 다를 수 있음으로 에러가 있을 수 있다. 에러는 특히, 오프셋 에러라 불리는 모든 기준 레벨의 일반 또는 평균 레벨 에러 및, 이득 에러라 불리는 총 변환 범위의 에러, 즉, 입력 신호가 변환되는 범위에서의 에러를 포함한다. 이득은 대체로, 기준 발생기의 물리적 레벨, 특히, 거친 레벨의 범위와 A에 대한 정정표의 코드의 범위의 비(ratio)로 정의된다.

각각의 ADC 셀에는 전술된 정정 정적 에러의 특징이 제공될 수 있다. 정정시에, 히스토그램이 계산되어, 정정되지 않은 출력 값의 측정 분포가 획득된다. 어떤 방법으로든 분포 폭과 분포 중앙의 측정치가 발생된다. 예를 들어, 기준 편차 σ_k및 평균 μ_k는 각 셀의 카운트에 대해 계산될 수 있다.

(19)

(20)

특히, 이런 계산 값은 가우시안 분포에서 대응 매개 변수(μ_k, σ_k)의 양호한 추정치이다.

표준 편차 대신에, 또 다른 폭 측정치, 예를 들어 각각의 출력 코드 편차의 절대값의 평균이 이용될 수 있고, 이는 다음식에서 계산된다.

G_K= 1/Nㆍ∑｜D - σ_k｜ (19')

각 셀에서 오프셋 및 이득은 이러한 매개 변수에 따라서 조정된다. 디지털화된 값의 수 N이 모든 채널에 대해 동일하다고 제시된 다음 식에 의해, 전체 ADC 장치의 출력 신호에 대해 추정된 평균을 알 수 있다.

(21)

ADC 장치에 의해 전달된 모든 값의 추정 표준 편차는 동일한 방법으로 다음 식에 의해 제공된다.

(22)

각각의 ADC 셀에 대한 오프셋은 다음식에서 계산되고,

offs_k(0) = [-(μ_k- μ^)] + 상수 (23)

여기에서, 상수는 음의 L_k(0) 값이 획득되지 않게 하기 위해 이용되는 값이다. 이러한 오프셋은 상기 ADC의 정정표의 모든 L_k(A)-값에 가산될 수 있다. 이렇게 가산된 후에, 각각의 ADC에 대한 이미 발생된 정정 L_k(A)에 추가되는 각 단계의 새로운 정정 Δ'L_k(A)은 다음 식에서 얻을 수 있다.

(24)

여기에서, span_A는, 전술된 바와 같이 하나의 A-레벨에 대응하는 조밀한 레벨, 즉, P-레벨의 수이다. 그러므로, 이런 최종 정정은 각 셀 이득의 가능 부등식을 정정한다.

도 23에 도시된 병렬 ADC에는 도 25의 블록 다이아그램에 도시된 중앙 정정 유니트(119)가 추가되어야 한다. 그러므로, 각 ADC 셀에서부터, 중앙 측정치와 폭 측정치, μ_k및 σ_k가 중앙 정정 유니트에 제공되어, 일반적인 중앙 측정치 μ^ 와 σ^가 계산된다. 이러한 값은, 표의 최종 정정을 수행하는 정정표를 계산하기 위한 유니트(53)가 포함된 각 ADC 셀의 평가 유니트(45)에 공급된다. 유니트(53)에 의해 수행되는 추가 단계는 도 26의 블록 다이아그램에 도시된다. 여기에서, 중앙 측정치와 폭 측정치 μ_k, σ_k는 블록(71)에서 계산되고, 이는 다음 블록(73)에서 중앙 정정 유니트에 제공된다. 블록(75)에서, 상기 값을 수신할 때, 일반적인 중앙 측정치와 일반적인 폭 측정치 μ^, σ^가 대기된다. 상기 값을 수신한 후, 블록(77)에서 오프셋이 계산되고 최종적으로 이득 조정이 계산되어, ADC로 부터의 변환 값을 공급할 때 이용되는 최종 정정표가 발생된다.

전술된 오프셋 및 이득 정정 방법은, 병렬 ADC에서도 이용될 수 있는데, 병렬 ADC 내의 셀은 정적 에러의 히스토그램 근거 정정을 이용하지 않는다. 도 21에서 알 수 있는 바와 같이, 이런 ADC 셀에서 최초 또는 내부 L(A)는 동일한 단계 및, 히스토그램 근거 방법에서 수행된 것을 이용하여 발생된다. 그러나, 평가 유니트(45)는 단순화될 수 있고, 특히 카운터를 위한 큰 메모리가 없을 수 있다. 이 경우에 이용되는 평가 유니트(45')는 도 27의 블록 다이아그램으로 도시된다. 아날로그 값과의 비교 결과를 수신할 때에, 제 1 계산 유니트(201)에서 정정되지 않은 디지털 출력 코드는, 전술된 예에서 처럼 D = Aㆍ288 + Bㆍ24 + C로 계산된다. 이러한 코드는 제 1 레지스터(203)에 저장된 코드의 합에 가산된다. 또한, 코드는 제곱되어, 제 2 레지스터(205)에 저장된 제곱의 합에 가산된다. 예로서 설정된 많은 정정되지 않은 코드와 그 코드의 제곱을 합한 후에, 그 합산 연산은 정지되고, 제 2 계산 유니트(207)가 동작한다. 저장된 합에서 평균 μ_k과 표분 편차 σ_k를 계산하여, 그 계산된 값을 중앙 계산 유니트(119)에 전송한다. 제 3 계산 유니트(209)는 계산된 일반 평균과 표쥰 편차 μ^, σ^를 수신하고, 그것에서 새로운 오프셋과 새로운 정정 항목 Δ'L(A) 을 계산한다. 정정 항목이 동일한 단계 높이에 유효한 최초 L(A)-값에 가산되어, 표(47)에 최종적으로 저장되는 새로운 L(A)-값이 발생된다. 레지스터가 리셋되고, 합산 절차가 재시작된다.

카운트된 값의 분포가 시간에 대해 일정하다고 하면, 병렬 ADC 셀의 이득을 조종하기 위한 전술된 방법이 단일 ADC 셀에도 이용될 수 있다. 폭 측정은 라운딩 및 그와 유사한 현상으로 인해 누적된 에러만을 나타낸다. 유효폭 측정은, 히스토그램 방법을 근거로 정정표 L(A)을 새로 결정하기 위해 수행된 다수의 카운트에 대응하는 상당히 많은 수의 카운트에서 결정된다.

병렬 ADC에서, 기준 레벨은 각 ADC 셀에 대해 개별적으로 발생될 수 있고, 또는 Christer M. Sevsson 등에 의한 미국 특허에 기술된 바와 같이 공통 기준 발생기에 의해 발생될 수 있다. 도 28에, 공통 기준 발생기의 회로 다이아그램은 2 + 2 비트를 가진 ADC에 대해 도시된다. 2개의 기준 전압 VR1, VR2이 저항기 R1과 R2의 래더에 각각 인가된다(하나의 기준 전압이 각 저항기 래더에 인가된다). 저항기 R_P를 포함하는 라인은 래더의 각 접속 지점으로 부터 각각 세로로 확장되고, 래더내의 스위치를 통해 합산 노드 ref에 접속되고, 합산 노드 ref는 도 2의 합산 노드 N로서 실현될 수 있다. V_Cunit는 VR1/4 이고, V_Funit는 VR2/4와 같다. 각 셀내의 스위치는 입력 신호가 비교되는 기준 레벨을 선택하게 한다. 셀(3) 내의 스위칭(switching)은 셀(2)과 셀(1)에 링잉(ringing)을 유발시킨다. 최상위 비트 기준 발생기에서 이러한 것은 큰 문제가 된다. 교란은 해상도 요구 조건 이하여야 한다. 그러나, 하위 비트에 대해서는 해상도 요구 조건이 감소되고, 교란 요구 사항도 줄어든다. 누화(crosstalk)는 라인에 분포된다.

공통 기준 발생기가 가진 이점은, 상이한 셀에서의 이득이 정합되거나 똑같다는 것이다. 단점은, 전술된 바와 같이 기준 와이어(wire)를 통한 상이한 셀 사이의 결합이 있다는 것이다. 이러한 결합은 코드(신호)에 의존하고 MSB에 대해서 가장 까다로워, 부하가 가장 많고, 상대적인 요구 사항이 가장 많게 된다.

각 셀에서 하나의 분리 및 개별 기준 발생기를 갖는 병렬 ADC에서 셀 사이의 결합에 관한 문제는 없다. 이런 배열의 단점은, 회로가 상당히 크고, 전술된 바와 같이 이득 에러가 있을 수 있다는 것이다. 도 28과 유사한 병렬 ADC의 개별 기준 발생기 회로 다이아그램이 도 29에 도시된다.

셀에 부분 범위가 이용되기 때문에, 기준 발생기의 최상위 부분, 즉 A를 찾는데 이용되는 부분이 각 셀에 대해 개별적으로 발생될 수 있다. A에 대한 정정 항목은 기준 발생기의 공통 부품에서 찾을 수 있고, 그러므로 이득은 A의 개별 레벨에서와 동일한 방법으로 조정된다. 병렬 ADC에서 최상위 비트에 대해서만 개별 기준 발생기를 갖고, 도 28 및 도 29와 유사한 장치의 회로 다이아그램이 도 30에 도시된다. 2개의 기준 전압 VR1, VR2가 각각 저항기 R1, R2의 래더에 인가된다. 한 저항기 래더의 저항기 R1은 각 셀에 제공되지만, MSB에 대한 저항기 R2 래더는 모든 셀에 대해서 공통이다. 셀에 개별적인 저항기 래더에서 병렬 저항기 R_P는 이용되지 않는다.

이러한 방식으로, 셀 사이의 접속 또는 결합이 감소된다. 기준 전압용 공급 와이어는 아직 모든 셀에 공통이지만, 낮은 임피던스로 제조될 수 없다.

병렬 ADC에서, 기대 히스토그램 h_e은 총 ADC에서의 카운트를 이용하여 추정될 수 있고, 각 셀은 개별적으로 정정된다. 이러한 배열의 블록 다이아그램이 도 31에 도시된다. 정정되지 않은 출력 데이터의 카운트를 저장하는데 이용되는, 도 21에서 알 수 있는 메모리(41)의 내용은 모두 기대 히스토그램을 찾기 위하여 공통 계산 유니트(119')에 의해 이용된다. 도 22의 블록(61)에서 수행되는 동작은 유니트(119')에서 수행되고, 각 ADC 셀에서는 수행되지 않는다.

여기에 기술되는 에러 정정은 BIST(조립 실장형 자기 시험)로서 이용될 수 도 있다. 이러한 것은 디지털 회로에서 표준 절차이지만, 아날로그 회로에서는 실현하기 어려울 수 있다. 에러 정정 절차는 전술된 방법을 이용하여 ADC에서 일부 에러를 찾을 수 있다. 측정된 히스토그램을 분석함으로써, ADC의 결론이 완성될 수있다.

예 1. 조밀한 기준(코드 B 및/또는 C)이 한 기준 레벨만 또는 몇몇 기준 레벨만을 전달하는 식으로 비정상적으로 기능한다면, 코드 그룹은 히스토그램 측정치에서 빠진다.

비용장성 (D = Aㆍ16ㆍ32 + Bㆍ16 + C) 코드라고 하자. C가 32개의 기대 코드 중 4개만 전달한다면, 모든 코드의 (32-4)/32 = 7/8 이 빠진다.

용장 코드(예를 들어, D = Aㆍ24ㆍ12 + Bㆍ12 + C)에 대해서, C가 기대되는 24개의 고유 코드 중 4개만 전달하면, 빠지는 코드 수는 동작하는 4개의 코드에 따라 달라지지만 실패율은 (24-4)/24 = 5/6와 23/24 사이에 있다.

이러한 경우는 히스토그램 논리부의 0 카운터에 의해 용이하게 검출된다. 그러나, ADC가 이용되지 않는다면, 즉, 어떤 입력 신호도 수신되지 않는다면, 기대되는 값 또는 카운트는 없다. 그러므로, 현재 코드의 최소 코드와 최대 코드 사이의 0 카운트만이 검출에 이용될 수 있다.

그러므로, 이하의 절차가 수행될 수 있다. 에러 정정에 요구되는 히스토그램을 측정하고, 적절한 간격으로 0을 카운트한다. 에러가 검출되면, 에러 플래그(flag)가 설정되거나, 그와 유사한 지시기가 에러를 신호한다.

예 2. 거친 기준(코드 A)이 실패 또는 놓친 코드거나, 기대 값에서 큰 편차를 갖는다면, 표 L(A)에서의 정정 값은 기대 값에서 상당히 큰 편차를 갖는다. 이러한 것은 감산 및 비교(임계 회로)에 의해 용이하게 검출될 수 있다.

예 3. 아날로그 회로, 즉, 비교기가 너무 느리면, 코드를 놓치는 특정 패턴이 발생한다. 동적 에러 정정이 이런 형태의 에러를 처리하리라 기대되지만, 에러가 너무 크면, 비교기가 너무 느리거나 그 밖의 다른 이유로 인해, 동적 에러 정정은 오버플로된다.

이러한 패턴은 검출될 수 있다. 패턴은 통상적인 모양을 갖지만, 정확한 모양은 실시예에 따라 달라질 수 있다. 대체로, 놓친 코드는 일부 기준 레벨의 한 사이드(side)에 있는 그룹에서 볼 수 있다. 그룹은 상위 비트에 대응하는 레벨에서 더욱 크고 더욱 잘 실현될 수 있다.

패턴을 결정하기 위하여, 일부 표본은 ADC 회로 제조시 제외될 수 있고, 이러한 특정 설계에서 무슨 일이 발생되었는지를 검사한다. 프로그램은 찾는 패턴을 나타내는 다른 모든 회로에서도 로드(load)될 수 있다.

다른 방법에서는 동적 에러 정정의 크기가 너무 크다고 가정된다. 동적 에러 정정의 오버플로는, 예를 들어 전술된 예에서, 동일한 표본에 대해 B=15 및 C=31로 검출될 수 있다. 언더플로(underflow)는 동일한 표본에 대해 B=0 및 C=0 으로 검출된다. 오버/언더플로가 빈번하게 발생하면, 회로는 정상적으로 기능하지 않는다.

히스토그램 근거 정정 방법의 설명에서, 거친 기준 레벨, 즉, A-값만 정정되었다. 명확하게, 일부 정정 방법은 용장성 C-레벨을 이용하여 다음 거친 기준 레벨, 즉 B-레벨에서 부터 최종 기준 레벨까지 정정할 수 있다. 상이한 경우에 동일한 정정 방법을 이용할 필요는 없다.

그러므로, 기술된 히스토그램 근거 정합 교정 방법은 정적 정합 요구 사항이 완화될 수 있게 한다고 기술된다. 교정 기술은 완전한 디지털 기술이다. 실시간 교정은 참조표를 근거로 하기 때문에, 여분의 대기 시간(latency)이 적다. 초기에 교정은 약 10⁷정도의 변환 시간에 대응하는 시간을 요청하여, 교정을 하기에 충분한 데이터를 획득한다.

Claims

아날로그 신호에서 순차적으로 표본된 아날로그 값에서 디지털 값을 결정하는 방법으로,

명령 횟수(oder number)를 각각 갖는 기준 값의 시퀀스를 제공하는 단계,

표본 값에 가장 양호하게 일치하는 기준 값을 결정하도록, 상기 각각의 표본 아날로그 값을 상기 기준 값에 비교하는 단계 및,

결정된 기준 값의 명령 횟수로부터, 상기 표본 아날로그 값을 나타내는 정정되지 않은 디지털 값을 결정하는 단계를 포함하는, 아날로그 값에서 디지털 값을 결정하는 방법에 있어서,

설정된 시간 주기 동안, 또는 상기 표본 아날로그 값의 설정 횟수 동안, 적어도 상기 정정되지 않은 디지털 값의 일부 발생을 카운트하는 단계,

상기 디지털 값의 발생 모델을 제공하도록, 카운트된 발생에서 상기 정정되지 않은 디지털 값 발생의 분포 모델을 계산하는 단계,

카운트된 발생을 상기 발생 모델에 비교하는 단계 및,

상기 정정되지 않은 디지털 값 결정 단계에서, 상기 정정되지 않는 디지털 값의 정확도 보다 크거나 같은 정확도를 갖는 상기 표본 아날로그 값을 나타내는 정확한 디지털 값을 결정하도록, 상기 결정된 기준 값의 명령 횟수 외에 상기 카운트된 발생과 발생 모델을 비교한 결과를 이용하는 단계를 추가적으로 포함하는 것을 특징으로 하는 아날로그 신호에서 순차적으로 표본된 아날로그 값에서 디지털값을 결정하는 방법.
제 1 항에 있어서,

상기 분포 모델 계산 단계에서, 상기 정정되지 않은 디지털 값의 함수인 상기 카운트된 발생은 상기 분포 모델로 수용되는 기대 분포를 제공하도록 추정되는 것을 특징으로 하는 아날로그 값에서 디지털 값 결정 방법.
제 1 항에 있어서,

상기 분포 모델 계산 단계에서, 상기 정정되지 않은 디지털 값의 함수인 카운트된 발생은 상기 분포 모델을 제공하도록 저역 필터링되는 것을 특징으로 하는 아날로그 값에서 디지털 값 결정 방법.
제 1 항에 있어서,

상기 분포 모델 계산 단계에서, 상기 카운트된 발생 중 설정된 발생은 합산되어 합산된 발생을 제공하고, 상기 분포 모델은 상기 합산된 발생에서 내삽법에 의해 계산되는 것을 특징으로 하는 아날로그 값에서 디지털 값 결정 방법.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 기준 값 시퀀스 제공 단계에서, 거친 기준 값의 제 1 서브시퀀스(subsequence) 및 조밀한 기준 값의 제 2 서브시퀀스가 제공되고,

상기 정정되지 않은 디지털 값 결정 단계에서, 서로 더해질 때 상기 표본 아날로그 값에서 최소 편차를 갖거나, 또는 상기 아날로그 값과 가장 양호하게 일치하는 값을 제공하는 상기 거친 기준 값 중 하나와 상기 조밀한 기준 값 중 하나가 결정되고,

상기 결정된 기준 값의 명령 횟수에서 상기 정정되지 않은 디지털 값 결정 단계에서, 상기 제 1 및 제 2 시퀀스에 각각 놓인 결정된 거친 기준 값과 조밀한 기준 값의 명령 횟수는, 상기 아날로그 신호를 나타내는 디지털 값을 제공하도록 서로 결합되거나 더해지는 것을 특징으로 하는 아날로그 값에서 디지털 값 결정 방법.
아날로그-디지털 변환기에서 정적 에러를 정정하는 방법에 있어서,

시간 주기 동안, 상기 변환기에서 출력되고 입력 신호에서 표본된 아날로그 값을 나타내는 정정되지 않은 디지털 값의 적어도 일부 발생을 카운트하는 단계,

상기 디지털 값 발생 모델을 제공하도록, 카운트된 발생에서, 상기 정정되지 않은 디지털 값 발생의 분포 모델, 특히, 기대 분포, 필터링된 분포 또는 내삽된 분포를 계산하는 단계,

상기 카운트된 발생을 상기 발생 모델에 비교하는 단계 및,

상기 정정되지 않은 디지털 값 보다 상기 아날로그 값을 정확하게 나타내는 정정된 디지털 값을 제공하도록, 정정되지 않은 디지털 값을 정정하기 위해 상기 비교 결과를 시간 주기 후에 이용하는 단계를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기에서 정적 에러를 정정하는 방법.
제 6 항에 있어서,

상기 분포 모델 계산 단계에서, 기대 분포가 계산되어, 이는 유사 분포의 한 집합에 수용되며, 상기 집합의 각 요소는 하나 이상의 매개 변수에 의해 한정되고, 상기 카운트된 발생에서 상기 하나 이상의 매개 변수를 결정하는 단계를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기에서 정적 에러 정정 방법.
제 6 항 내지 제 7 항 중 어느 한 항에 있어서,

상기 발생 카운트 단계에서, 상기 정정되지 않은 디지털 값의 범위에서 휴지점(break point) 주위에 있는 설정된 간격 내의 정정되지 않은 디지털 값 발생만이 카운트되는 것을 특징으로 하는 아날로그-디지털 변환기에서 정적 에러 정정 방법.
아날로그 신호에서 순차적으로 표본된 아날로그 값에서 디지털 값을 결정하는 방법으로서,

거친 기준 값의 제 1 시퀀스 및, 조밀한 기준 값의 제 2 시퀀스를 제공하는 단계,

표본 값을 상기 제 1 시퀀스의 거친 기준 값과 상기 제 2 시퀀스의 조밀한 기준 값에 비교하는 단계,

서로 더해질 때, 상기 표본 값에서 최소 편차를 가진 값을 제공하는 상기 거친 기준 값 중 하나와 상기 조밀한 기준 값 중 하나를 결정하는 단계 및,

상기 아날로그 신호를 나타내는 디지털 값을 제공하도록, 상기 제 1 및 제 2 시퀀스에 각각 놓이는 결정된 거친 기준 값과 조밀한 기준 값의 명령 횟수를 서로 결합하거나 더하는 단계를 포함하는 아날로그 값에서 디지털 값을 결정하는 방법에 있어서,

다수의 순차적인 아날로그 값에 대해, 상기 결정된 거친 기준 값과 조밀한 기준 값의 명령 횟수의 발생 횟수는, 상기 거친 기분 값의 명령 횟수와 상기 조밀한 기준 값의 명령 횟수 각 쌍에 대한 카운트를 제공하기 위해 저장되고,

저장된 카운트에서 카운트 분포 모델, 특히, 추정된 카운트 분포, 필터링되거나 내삽된 카운트 분포를 결정하는 단계,

조밀한 기준 레벨 시퀀스의 상위 경계에서 거친 기준 레벨 및 조밀한 기준 레벨의 제 1 쌍의 카운트 및, 상기 세밀한 기준 레벨 시퀀스의 하위 경계에서 상기 제 1 거친 기준 레벨의 바로 상위에 있는 거친 기준 레벨과 조밀한 기준 레벨의 제 2 쌍의 카운트를, 상기 분포 모델에서 계산된 동일한 쌍에 대한 카운트에 비교하는 단계 및,

상기 아날로그 신호를 나타내고 상기 아날로그 신호에서 결정되는 디지털 값을 제공하도록, 상기 아날로그 값의 명령 횟수를 결정한 후에, 결합되거나 더해지는 정정 항목을 비교한 결과에서, 결정된 거친 기준 값과 결정된 조밀한 기준 값의 명령 횟수 합을 결정하는 단계를 포함하는 것을 특징으로 하는 아날로그 신호에서 순차적으로 표본된 아날로그 값에서 디지털 값 결정 방법.
제 9 항에 있어서,

상기 정정 항목은, 상기 각각의 카운트를 합하고, 추정된 카운트의 값에서 저장된 카운트 값의 합의 상대적인 편차를 확인하고, 상기 조밀한 기준 레벨 시퀀스의 레벨 수를 상기 상대적인 편차로 곱함으로써 결정되는 것을 특징으로 하는 아날로그 값에서 디지털 값 결정 방법.
제 9 항 내지 제 10 항 중 어느 한 항에 있어서,

서로 더해질 시에 상기 표본 값에서 최소 편차를 갖는 값을 제공하는 상기 거친 기준 값 중 하나와 상기 조밀한 기준 값 중 하나를 결정할 때, 상기 더하는 단계는, 거친 기준 값을 적어도 최하 조밀한 기준 값에 더하기 위하여 상기 거친 기준 값보다 작은 오프셋 합이 획득되게 음의 오프셋을 이용하여 연산하는 것을 특징으로 하는 아날로그 값에서 디지털 값 결정 방법.
제 9 항 내지 제 11 항 중 어느 한 항에 있어서,

상기 제 1 및 제 2 시퀀스 제공 단계에서, 상기 거친 기준 값 중 하나가 적어도 최대 조밀한 기준 값에 더해질 때, 상기 거친 기준 값 보다 크거나 같은 결과 값이 상기 거친 기준 값 다음으로 크도록, 상기 시퀀스에는 용장성이 제공되는 것을 특징으로 하는 아날로그 값에서 디지털 값 결정 방법.
제 1 항 내지 제 12 항 중 어느 한 항에 있어서,

상기 저장된 카운트된 발생은 변환을 하게 하는 장치의 셀프 테스트용이로 이용되는 것을 특징으로 하는 아날로그 값에서 디지털 값 결정 방법.
제 13 항에 있어서,

상기 셀프 테스트에서,

상기 카운트된 발생 중 0을 카운트하는 단계,

너무 큰 제어 신호를 검출하는 단계,

설정된 패턴을 검출하는 단계,

상기 분포 모델을 이용하여 상관 관계를 측정하는 단계,

특정 패턴, 특히 프로그램을 로딩을 검출하도록 시스템을 트레인(train)하는 단계 및,

동적 에러 정정 절차에서 오버/언더 플로를 검출하는 단계 중 하나 이상이 수행되는 것을 특징으로 하는 아날로그 값에서 디지털 값 결정 방법.
아날로그 신호에서 순차적으로 표본된 아날로그 값에서 디지털 값을 결정하는 변환기로서,

각각이 명령 횟수를 갖는 기준 값 시퀀스를 제공하는 기준 레벨 발생기,

상기 표본 값과 가장 양호하게 일치하는 기준 값을 결정하도록, 상기 각각의 표본 값을 상기 기준 레벨 발생기에서 획득된 기준 값에 비교하기 위한 비교기 및,

결정된 기준 값의 명령 횟수에서, 상기 표본 값을 나타내는 정정되지 않은 디지털 값을 결정하기 위한 제 1 계산 수단을 포함하는 아날로그 값에서 디지털 값을 결정하는 변환기에 있어서,

상기 정정되지 않은 디지털 값의 적어도 일부 발생의 카운트를 저장하기 위한 메모리,

상기 계산 수단에 접속되고, 카운트가 상기 메모리 수단에 저장되는 정정되지 않은 디지털 값을 수신할 때 상기 정정되지 않은 디지털 값 발생의 저장된 카운트를 증가시키기 위한 제 2 계산 수단,

상기 카운트된 발생을 발생 모델에 비교하기 위하여, 상기 메모리 수단과 상기 제 2 계산 수단에 접속된 비교 수단 및,

상기 비교 수단에 접속되고, 상기 정정되지 않은 디지털 값보다 더욱 정확하게 표본 값을 나타내는 정정된 디지털 값을 결정하도록, 상기 카운트된 발생과 상기 발생 모델을 비교한 결과를 이용하도록 배치된 제 1 계산 수단을 포함하는 것을 특징으로 하는 아날로그 신호에서 순차적으로 표본된 아날로그 값에서 디지털 값을 결정하는 변환기.
제 15 항에 있어서,

상기 제 2 계산 수단은, 상기 분포 모델에 수용되는 기대 분포를 제공하도록 상기 정정되지 않은 디지털 값의 함수의 상기 카운트된 발생을 추정하도록 배치되는 것을 특징으로 하는 아날로그 값에서 디지털 값을 결정하는 변환기.
제 15 항에 있어서,

상기 제 2 계산 수단은, 상기 분포 모델을 제공하도록 상기 정정되지 않은 디지털 값의 함수인 카운트된 발생을 저역 필터링하도록 배열되는 것을 특징으로 하는 아날로그 값에서 디지털 값을 결정하는 변환기.
제 15 항에 있어서,

상기 제 2 계산 수단은, 합산된 발생을 제공하고, 이것으로 부터 상기 분포 모델이 내삽되도록 상기 카운트된 발생 중 설정된 발생을 합산하도록 배치되는 것을 특징으로 하는 아날로그 값에서 디지털 값을 결정하는 변환기.
아날로그-디지털 변환기에서 정적 에러를 정정하는 장치에 있어서,

상기 변환기에서 출력되고 입력 신호에서 표본된 아날로그 값을 나타내는 정정되지 않은 디지털 값의 적어도 일부 발생의 카운트를 저장하기 위한 메모리 수단,

시간 주기 동안, 상기 변환기가 상기 메모리 수단에 카운트가 저장되는 정정되지 않은 디지털 값을 출력할 때, 상기 정정되지 않은 디지털 값의 카운트를 증가시키기 위하여, 상기 메모리 수단과 상기 변환기의 출력부에 접속되는 수단,

디지털 값 발생의 모델, 특히, 추정되고 저역 필터링되거나 내삽된 디지털 값 발생을 제공하도록, 상기 카운트된 발생에서 상기 정정되지 않은 디지털 값 발생의 기대 분포를 계산하기 위한 계산 수단,

상기 카운트된 발생을 상기 발생 모델에 비교하고, 상기 메모리 수단 및 상기 계산 수단에 접속된 비교 수단 및,

상기 비교 수단에 접속되고, 상기 정정되지 않은 디지털 값 보다 아날로그 값을 더욱 정확하게 타나내는 정정된 디지털 값을 제공하도록, 시간 주기 후에, 상기 변환기에서 출력된 정정되지 않은 디지털 값을 정정하기 위한 비교한 결과를 이용하는 정정 유니트를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기에서 정적 에러를 정정하는 장치.
제 19 항에 있어서,

상기 계산 수단은, 각 요소가 하나 이상의 매개 변수로 정의되는 유사 분포의 집단 중 기대 분포를 추정하고, 상기 저장된 카운트된 발생에서 상기 하나 이상의 매개 변수를 결정하도록 배치되는 것을 특징으로 하는 아날로그-디지털 변환기에서 정적 에러 정정 장치.
제 19 항 내지 제 20 항 중 어느 한 항에 있어서,

상기 메모리 수단에서, 상기 정정되지 않은 디지털 값의 범위에서 휴지점 주위에 있는 설정된 간격 내의 정정되지 않은 디지털 값 발생만이 카운트되는 것을 특징으로 하는 아날로그-디지털 변환기에서 정적 에러를 정정하는 장치.
제 15 항 내지 제 21 항 중 어느 한 항에 있어서,

상기 기준 발생기는 상기 거친 기준 값의 제 1 서브시퀀스 및 상기 조밀한 기준 값의 제 2 서브시퀀스를 발생시키도록 배치되고,

상기 결정된 기준 값의 명령 횟수에서 상기 표본 값을 나타내는 정정되지 않은 디지털 값을 결정하기 위하여, 상기 표본 값에 가장 양호하게 일치하는 기준 값을 결정하도록 상기 각각의 표본 값을 상기 기준 레벨 발생기에서 획득된 기준 값에 비교하는 비교기를 포함하는데,

상기 비교기는, 상기 가장 양호하게 일치하는 기준 값을 결정할 시에, 서로 더해져 상기 표본 값에서 최소 편차를 갖는 값을 제공하는 상기 거친 기준 값 중 하나와 상기 조밀한 기준 값 중 하나를 결정하도록 배치되고,

상기 제 1 계산 수단은, 상기 결정된 기준 값의 명령 횟수에서 상기 정정되지 않은 디지털 값을 결정할 시에, 상기 아날로그 신호를 나타내는 디지털 값을 제공하도록 상기 제 1 및 제 2 시퀀스에 각각 놓인 결정된 거친 기준 값과 조밀한 기준 값의 명령 횟수를 결합하거나 더하도록 배치되는 것을 특징으로 하는 아날로그-디지털 변환기에서 정적 에러를 정정하는 장치.
아날로그 신호에서 순차적으로 표본된 아날로그 값에서 디지털 값을 결정하는 장치로서,

거친 기준 값의 제 1 시퀀스 및, 조밀한 기준 값의 제 2 시퀀스를 제공하는 기준 레벨 발생기,

상기 표본 값을 상기 제 1 시퀀스의 거친 기준 값과 상기 제 2 시퀀스의 조밀한 기준 값에 비교하는 비교기,

서로 더해질 때 상기 표본 값에서 최소 편차를 갖는 값을 제공하는 상기 거친 기준 값 중 하나와 상기 조밀한 기준 값 중 하나를 결정하기 위한 수단 및,

상기 아날로그 신호를 나타내는 디지털 값을 제공하도록, 상기 제 1 및 제 2 시퀀스에 각각 놓인 결정된 거친 기준 값 및 조밀한 기준 값의 명령 횟수를 결합시키거나 더하기 위한 계산 수단을 포함하는 아날로그 값에서 디지털 값을 결정하는 장치에 있어서,

상기 거친 기준 값의 명령 횟수와 상기 조밀한 기준 값의 명령 횟수의 각 쌍에 대한 카운트를 제공하도록, 다수의 순차적인 아날로그 값에 대해서 상기 결정된 거친 기준 값과 조밀한 기준 값의 명령 횟수의 발생 횟수를 저장하기 위한 메모리 및 카운트 수단,

저장된 카운트에서 카운트 분포 모델, 특히, 추정된 카운트 분포, 필터링되거나 내삽된 카운트 분포를 결정하기 위한 수단,

조밀한 기준 레벨 시퀀스의 상위 경계에서 거친 기준 레벨 및 조밀한 기준 레벨의 제 1 쌍의 카운트 및, 상기 세밀한 기준 레벨 시퀀스의 하위 경계에서 상기 제 1 거친 기준 레벨의 바로 상위에 있는 거친 기준 레벨과 조밀한 기준 레벨의 제 2 쌍의 카운트를, 상기 분포 모델에서 계산된 동일한 쌍에 대한 카운트에 비교하기 위한 비교 수단 및,

상기 비교 수단에 접속되고, 상기 아날로그 신호를 나타내고 상기 아날로그신호에서 결정되는 디지털 값을 제공하도록, 상기 아날로그 값의 명령 횟수를 결정한 후에, 결합되거나 더해지는 정정 항목을 비교한 결과에서, 결정된 거친 기준 값과 결정된 조밀한 기준 값의 명령 횟수 합을 결정하는 수단을 포함하는 것을 특징으로 하는 아날로그 신호에서 순차적으로 표본된 아날로그 값에서 디지털 값을 결정하는 장치.
제 23 항에 있어서,

상기 정정 항목 결정 수단은, 상기 각각의 카운트를 합하고, 추정된 카운트의 값에서 저장된 카운트 값의 합의 상대적인 편차를 확인하고, 상기 조밀한 기준 레벨 시퀀스의 레벨 수를 상기 상대적인 편차로 곱함으로써 결정되도록 배치되는 것을 특징으로 하는 아날로그 값에서 디지털 값을 결정하는 장치.
제 23 항 내지 제 24 항 중 어느 한 항에 있어서,

상기 비교기는, 서로 더해질 시에 상기 표본 값에서 최소 편차를 갖는 값을 제공하는 상기 거친 기준 값 중 하나와 상기 조밀한 기준 값 중 하나를 결정 할 때, 거친 기준 값을 적어도 최하 조밀한 기준 값에 더하기 위하여 상기 거친 기준 값보다 작은 오프 셋 합이 획득되도록 음의 오프셋을 이용하여 가산이 수행되도록 배치되는 것을 특징으로 하는 아날로그 값에서 디지털 값을 결정하는 장치.
제 23 항 내지 제 25 항 중 어느 한 항에 있어서,

상기 기준 레벨 발생기는, 상기 거친 기준 값 중 하나가 적어도 최대 조밀한 기준 값에 더해질 때, 상기 거친 기준 값 보다 크거나 같은 결과 값이 상기 거진 기준 값 중 다음으로 크도록, 용장성이 있는 상기 제 1 및 제 2 시퀀스가 제공되도록 배치되는 것을 특징으로 하는 아날로그 값에서 디지털 값을 결정하는 장치.
아날로그 신호에서 순차적으로 표본된 아날로그 값에서 디지털 값을 결정하기 위하여, 함께 동작하는 제 15 항 내지 제 26 항 중 어느 한 항에 따른 다수의 소자 장치를 포함하는 병렬 변환기에 있어서,

제 2 계산 수단은 모든 소자 장치에 대해 공통적이고, 모든 메모리 수단에서 카운트된 발생에서 분포 모델을 계산하기 위하여 모든 소자 장치의 메모리 수단에 접속되는 것을 특징으로 하는 아날로그 신호에서 순차적으로 표본된 아날로그 값에서 디지털 값을 결정하기 위해 함께 동작하는 다수의 소자 장치를 포함하는 병렬 변환기.
아날로그 신호에서 순차적으로 표본된 아날로그 값에서 디지털 값을 결정하기 위하여, 각각이 상기 표본된 아날로그 값을 나타내는 정정되지 않은 디지털 값을 제공하도록 배치된, 함께 동작하는 다수의 소자 변환기를 포함하는 병렬 변환기에 있어서,

상기 정정되지 않은 디지털 값을 수신하도록 접속되고, 상기 각각의 소자 장치의 정정되지 않은 디지털 값 및 모든 소자 장치의 정정되지 않은 디지털 값 분포의 중앙 크기와 폭 크기를 계산하도록 배치된 제 1 계산 수단을 포함하는데,

여기에서 상기 각각의 소자 변환기는,

- 상기 제 1 계산 수단에 접속되고, 상기 중앙 및 폭 크기를 모든 값에 대한 중앙 및 폭 크기에 비교하기 위한 비교 수단,

- 상관 관계를 저장하기 위한 정정표,

- 상기 비교 수단 및, 상기 정정표에 접속되고, 상기 비교 결과, 특히 측정치의 차를 근거로 하여, 상기 정정표에 저장된 상관 관계를 계산하기 위한 제 2 계산 수단 및,

- 상기 정정표에 접속되고, 상기 정정되지 않은 디지털 값을 수신하도록 배치되고, 상기 정정되지 않은 디지털 값과 상기 상관 관계에서 상기 정정되지 않은 디지털 값보다 더욱 정확하게 상기 표본 아날로그 값을 나타낸는 정정된 디지털 값을 결정하는 정정 수단을 포함하는 것을 특징으로 하는 아날로그 신호로부터 순차적으로 표본된 아날로그 값에서 디지털 값을 결정하기 위해 함께 동작하는 다수의 소자 변환기를 포함하는 병렬 변환기.
제 28 항에 있어서,

상기 제 2 계산 수단은, 상기 상관 관계를 계산할 시에 상기 소자 변환기에서 이득 및/또는 오프셋을 위한 정정을 결정하도록 배치되는 것을 특징으로 하는 함께 동작하는 다수의 소자 변환기를 포함하는 병렬 변환기.
아날로그 신호에서 순차적으로 표본된 아날로그 값에서 디지털 값을 결정하기 위하여 함께 동작하는 다수의 소자 변환기를 포함하는 병렬 변환기에 있어서,

기준 레벨 발생기에 의해 발생된 거친 기준 값의 서브시퀀스 및 조밀한 기준 레벨의 서브시퀀스에서 획득된 기준 값 시퀀스에 상기 표본 아날로그 값을 비교하는 비교기가 각 소자 변환기에 포함되는데,

상기 거친 기준 레벨 서브시퀀스는 상기 각각의 소자 장치에 대해서 개별적인 상기 기준 레벨 발생기 부품들에 의해 발생되고, 상기 조밀한 기준 레벨 시퀀스는 모든 소자 장치에 공통인 기준 레벨 발생기의 단일 부품에 의해 발생되는 것을 특징으로 하는 아날로그 신호에서 순차적으로 표본된 아날로그 값에서 디지털 값을 결정하기 위해 함께 동작하는 다수의 소자 변환기를 포함하는 병렬 변환기.