JP2003347300A - 配線設計方法 - Google Patents
配線設計方法Info
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ボイドができ易いか否かによって異なる配線
寿命を考慮して、配線寿命を正確に把握することがで
き、これにより、許容電流を不必要に制約することなく
配線を設計することができる配線設計方法を提供する。 【解決手段】 多層配線構造を有する半導体装置の配線
設計方法において、エレクトロマイグレーションによる
配線寿命を、配線１１，１２と上下各配線を接続するビ
ア１２の接続部近傍で発生するボイド１４の潜伏期及び
成長期によって分類した異なった予測モデルにより予測
し、配線設計を行う。予測モデルは、配線１１，１２
が、ビア１２に対して上に位置するか或いは下に位置す
るかで、潜伏期と成長期とを独立して取り扱う。
寿命を考慮して、配線寿命を正確に把握することがで
き、これにより、許容電流を不必要に制約することなく
配線を設計することができる配線設計方法を提供する。 【解決手段】 多層配線構造を有する半導体装置の配線
設計方法において、エレクトロマイグレーションによる
配線寿命を、配線１１，１２と上下各配線を接続するビ
ア１２の接続部近傍で発生するボイド１４の潜伏期及び
成長期によって分類した異なった予測モデルにより予測
し、配線設計を行う。予測モデルは、配線１１，１２
が、ビア１２に対して上に位置するか或いは下に位置す
るかで、潜伏期と成長期とを独立して取り扱う。
Description
【０００１】
【発明の属する技術分野】この発明は、配線設計方法に
関し、特に、配線材料として銅（Ｃｕ）を用いた多層配
線構造を有する半導体装置の配線設計方法に関する。
関し、特に、配線材料として銅（Ｃｕ）を用いた多層配
線構造を有する半導体装置の配線設計方法に関する。
【０００２】
【従来の技術】従来、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の半導体
装置に金属配線を形成する配線方法が知られている。配
線材料として、これまでアルミニウム（Ａｌ）が主に用
いられていたが、配線の低抵抗化やマイグレーション耐
性の向上を図ってデバイス性能を高める観点から、最近
は、銅（Ｃｕ）が用いられようになってきた。
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の半導体
装置に金属配線を形成する配線方法が知られている。配
線材料として、これまでアルミニウム（Ａｌ）が主に用
いられていたが、配線の低抵抗化やマイグレーション耐
性の向上を図ってデバイス性能を高める観点から、最近
は、銅（Ｃｕ）が用いられようになってきた。
【０００３】この銅配線を形成する場合、銅薄膜形成後
のエッチング加工が困難であることから、ダマシン（Ｄ
ａｍａｓｃｅｎｅ）法が多く使われている。ダマシン法
は、溝にめっき等の成膜法により銅を埋め込んだ後に研
磨により余剰部分を除去して、埋め込み銅配線を形成す
る。
のエッチング加工が困難であることから、ダマシン（Ｄ
ａｍａｓｃｅｎｅ）法が多く使われている。ダマシン法
は、溝にめっき等の成膜法により銅を埋め込んだ後に研
磨により余剰部分を除去して、埋め込み銅配線を形成す
る。
【０００４】ダマシン法には、配線のみを形成するシン
グルダマシンと、上下層の配線を繋ぐビア（Ｖｉａ）と
配線を一度に埋め込んで形成するデュアルダマシンがあ
る。シングルダマシンの場合、ビアを形成する例えばタ
ングステン（Ｗ）は先に埋め込んでおく。
グルダマシンと、上下層の配線を繋ぐビア（Ｖｉａ）と
配線を一度に埋め込んで形成するデュアルダマシンがあ
る。シングルダマシンの場合、ビアを形成する例えばタ
ングステン（Ｗ）は先に埋め込んでおく。
【０００５】このダマシン法による配線においては、埋
め込んだ銅が周辺へ拡散浸入するのを防止するためのバ
リアメタルを設ける必要がある。つまり、ビアに接して
いる配線部分には、必ずバリアメタルが介在することに
なって物質の連続性が無くなる。
め込んだ銅が周辺へ拡散浸入するのを防止するためのバ
リアメタルを設ける必要がある。つまり、ビアに接して
いる配線部分には、必ずバリアメタルが介在することに
なって物質の連続性が無くなる。
【０００６】ところで、ＬＳＩの金属配線に電流が流れ
ると、金属原子が電子流方向に応力を受けて移動するエ
レクトロマイグレーションが発生し、これにより電子流
の上流で大量に蓄積された空孔は、光学的に観察可能な
物理的な孔、即ち、ボイドとなる。
ると、金属原子が電子流方向に応力を受けて移動するエ
レクトロマイグレーションが発生し、これにより電子流
の上流で大量に蓄積された空孔は、光学的に観察可能な
物理的な孔、即ち、ボイドとなる。
【０００７】この金属原子は、どの位置においてもが電
子流方向に応力を受けて移動するが、ビアとの接続部分
にはバリアメタルが存在し、このバリアメタルを金属原
子は突き抜けられないので、ビアとの接続部分では、金
属原子が移動するだけになってしまい、新たに供給され
ることがない。従って、金属原子が移動した後の空孔、
即ち、ボイドができ易くなってしまう。
子流方向に応力を受けて移動するが、ビアとの接続部分
にはバリアメタルが存在し、このバリアメタルを金属原
子は突き抜けられないので、ビアとの接続部分では、金
属原子が移動するだけになってしまい、新たに供給され
ることがない。従って、金属原子が移動した後の空孔、
即ち、ボイドができ易くなってしまう。
【０００８】金属原子の移動により発生したボイドが、
ある程度の大きさまで成長した配線は、電気的な導通が
失われたり配線抵抗が増加することにより、信号伝達に
不具合を生じさせる。このため、ＬＳＩの設計時、目的
とする実使用期間内では、ボイドによる影響を受けずに
信号伝達ができるように、配線の寿命予測式を作成し、
これに基づく予測寿命を設計制約としている。
ある程度の大きさまで成長した配線は、電気的な導通が
失われたり配線抵抗が増加することにより、信号伝達に
不具合を生じさせる。このため、ＬＳＩの設計時、目的
とする実使用期間内では、ボイドによる影響を受けずに
信号伝達ができるように、配線の寿命予測式を作成し、
これに基づく予測寿命を設計制約としている。
【０００９】
【発明が解決しようとする課題】しかしながら、配線の
寿命予測式は、最も寿命が短くなる配線構造の特性を採
用して一律に作成されていたため、例えばボイドができ
難く、より長い寿命を期待することができる配線構造に
対しては、許容電流値の過剰な制限を与えることにな
る。つまり、ボイドができ易いか否かによって異なる配
線寿命を考慮していなかったため、配線寿命の正確な把
握ができなかった。このことは、許容電流の不必要な制
約をもたらし、デバイスの高速化を阻むことになる。
寿命予測式は、最も寿命が短くなる配線構造の特性を採
用して一律に作成されていたため、例えばボイドができ
難く、より長い寿命を期待することができる配線構造に
対しては、許容電流値の過剰な制限を与えることにな
る。つまり、ボイドができ易いか否かによって異なる配
線寿命を考慮していなかったため、配線寿命の正確な把
握ができなかった。このことは、許容電流の不必要な制
約をもたらし、デバイスの高速化を阻むことになる。
【００１０】この発明の目的は、ボイドができ易いか否
かによって異なる配線寿命を考慮して、配線寿命を正確
に把握することができ、これにより、許容電流を不必要
に制約することなく配線を設計することができる配線設
計方法を提供することである。
かによって異なる配線寿命を考慮して、配線寿命を正確
に把握することができ、これにより、許容電流を不必要
に制約することなく配線を設計することができる配線設
計方法を提供することである。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、この発明に係る配線設計方法は、多層配線構造を有
する半導体装置の配線設計方法において、エレクトロマ
イグレーションによる配線寿命を、配線と上下各配線を
接続するビアの接続部近傍で発生するボイドの潜伏期及
び成長期によって分類した異なった予測モデルにより予
測し、配線設計を行うことを特徴としている。
め、この発明に係る配線設計方法は、多層配線構造を有
する半導体装置の配線設計方法において、エレクトロマ
イグレーションによる配線寿命を、配線と上下各配線を
接続するビアの接続部近傍で発生するボイドの潜伏期及
び成長期によって分類した異なった予測モデルにより予
測し、配線設計を行うことを特徴としている。
【００１２】上記構成を有することにより、エレクトロ
マイグレーションによる配線寿命が、配線と上下各配線
を接続するビアの接続部近傍で発生するボイドにおける
潜伏期及び成長期によって分類した異なった予測モデル
を用いて予測され、この予測に基づき、多層配線構造を
有する半導体装置の配線設計が行われる。これにより、
ボイドができ易いか否かによって異なる配線寿命を考慮
して、配線寿命を正確に把握することができ、これによ
り、許容電流を不必要に制約することなく配線を設計す
ることができる。
マイグレーションによる配線寿命が、配線と上下各配線
を接続するビアの接続部近傍で発生するボイドにおける
潜伏期及び成長期によって分類した異なった予測モデル
を用いて予測され、この予測に基づき、多層配線構造を
有する半導体装置の配線設計が行われる。これにより、
ボイドができ易いか否かによって異なる配線寿命を考慮
して、配線寿命を正確に把握することができ、これによ
り、許容電流を不必要に制約することなく配線を設計す
ることができる。
【００１３】また、この発明に係る配線チェック方法に
より、上記配線設計方法により配線設計を行う際の配線
チェック方法を実現することができる。
より、上記配線設計方法により配線設計を行う際の配線
チェック方法を実現することができる。
【００１４】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１５】図１は、この発明の一実施の形態に係る配
線設計方法を説明するための、ボイド発生状況を概略的
に示す断面説明図である。図１に示すように、ダマシン
法を用いて形成した銅（Ｃｕ）配線構造１０において
は、電子（ｅｌｅｃｔｒｏｎ）が流れる状況に応じて、
下層配線或いは上層配線にそれぞれ異なったボイドが発
生する。
線設計方法を説明するための、ボイド発生状況を概略的
に示す断面説明図である。図１に示すように、ダマシン
法を用いて形成した銅（Ｃｕ）配線構造１０において
は、電子（ｅｌｅｃｔｒｏｎ）が流れる状況に応じて、
下層配線或いは上層配線にそれぞれ異なったボイドが発
生する。
【００１６】電子流が、上層配線１１から接続ビア（Ｖ
ｉａ）１２を介して下層配線１３へと流れる場合、下層
配線１３にボイド１４が発生し（（ａ）参照）、下層配
線１３から接続ビア１２を介して上層配線１１へと流れ
る場合、上層配線１１にボイド１４が発生する（（ｂ）
参照）。このボイド１４により、配線の抵抗増加がもた
らされるが、抵抗増加にいたるに必要なボイドの体積
が、下層配線１３に発生するボイド１４と上層配線１１
に発生するボイド１４とで異なっている。
ｉａ）１２を介して下層配線１３へと流れる場合、下層
配線１３にボイド１４が発生し（（ａ）参照）、下層配
線１３から接続ビア１２を介して上層配線１１へと流れ
る場合、上層配線１１にボイド１４が発生する（（ｂ）
参照）。このボイド１４により、配線の抵抗増加がもた
らされるが、抵抗増加にいたるに必要なボイドの体積
が、下層配線１３に発生するボイド１４と上層配線１１
に発生するボイド１４とで異なっている。
【００１７】ＬＳＩの金属配線に電流が流れると、流れ
る電子と金属原子とが衝突した際の運動量交換により、
金属原子が電子流方向に応力を受けて移動する現象であ
るエレクトロマイグレーションが発生する。金属原子が
移動することにより、電子流の上流では空孔が蓄積さ
れ、大量に蓄積された空孔は、光学的に観察可能な物理
的な孔であるボイドを発生させる。ボイドは、主に空孔
が蓄積し易い場所に発生する。
る電子と金属原子とが衝突した際の運動量交換により、
金属原子が電子流方向に応力を受けて移動する現象であ
るエレクトロマイグレーションが発生する。金属原子が
移動することにより、電子流の上流では空孔が蓄積さ
れ、大量に蓄積された空孔は、光学的に観察可能な物理
的な孔であるボイドを発生させる。ボイドは、主に空孔
が蓄積し易い場所に発生する。
【００１８】金属原子を移動させる駆動力が、電子流と
の運動量交換であること、及び金属原子が格点を移動す
る際のポテンシャルを超える確率が、温度が高い程大き
くなることから、エレクトロマイグレーションの加速因
子は、電流密度と雰囲気温度である。
の運動量交換であること、及び金属原子が格点を移動す
る際のポテンシャルを超える確率が、温度が高い程大き
くなることから、エレクトロマイグレーションの加速因
子は、電流密度と雰囲気温度である。
【００１９】ボイドがある程度の大きさまで成長した配
線は、電気的な導通が失われたり、配線抵抗が増加して
信号の伝達に不具合が生じる。従って、ＬＳＩの設計
時、目的とする実使用期間内では、エレクトロマイグレ
ーションによる抵抗異常が無視し得る量になるように、
環境温度と駆動電流を制限する必要がある。一般に、複
数の高雰囲気温度及び複数の高電流密度による加速試験
の結果から、寿命予測式を作成し、この寿命予測式に基
づいて、目的とする実使用期間と使用温度から制限電流
を逆算し、設計制約としている。
線は、電気的な導通が失われたり、配線抵抗が増加して
信号の伝達に不具合が生じる。従って、ＬＳＩの設計
時、目的とする実使用期間内では、エレクトロマイグレ
ーションによる抵抗異常が無視し得る量になるように、
環境温度と駆動電流を制限する必要がある。一般に、複
数の高雰囲気温度及び複数の高電流密度による加速試験
の結果から、寿命予測式を作成し、この寿命予測式に基
づいて、目的とする実使用期間と使用温度から制限電流
を逆算し、設計制約としている。
【００２０】従来使用されてきた、Ａｌ若しくはＡｌ合
金（ＡｌＣｕが一般的）配線では、物理的気相成長によ
りウェハ全面に堆積した薄膜を、エッチング法で配線の
形状に加工してパターンニングする方法を用いる。ま
た、配線主金属であるＡｌ若しくはＡｌ合金の上下に
は、バリアメタルと呼ばれる高融点金属、例えばＴｉや
ＴｉＮを、積層させることが一般的に行われている。こ
れは、ストレスマイグレーションによるボイドが発生し
た際の冗長、露光の精度を確保するための反射防止を目
的としている。
金（ＡｌＣｕが一般的）配線では、物理的気相成長によ
りウェハ全面に堆積した薄膜を、エッチング法で配線の
形状に加工してパターンニングする方法を用いる。ま
た、配線主金属であるＡｌ若しくはＡｌ合金の上下に
は、バリアメタルと呼ばれる高融点金属、例えばＴｉや
ＴｉＮを、積層させることが一般的に行われている。こ
れは、ストレスマイグレーションによるボイドが発生し
た際の冗長、露光の精度を確保するための反射防止を目
的としている。
【００２１】従って、パターンニングされた配線は、Ａ
ｌの上下にバリアメタルを持つことになる。このバリア
メタルは、配線主金属であるＡｌ若しくはＡｌ合金と比
較して拡散係数が小さいため、エレクトロマイグレーシ
ョンが起こり難い。そのため、エレクトロマイグレーシ
ョンによってＡｌにボイドが発生しても、バリアメタル
はそのままの形状で残って導通に寄与し、完全断線する
ことはない。
ｌの上下にバリアメタルを持つことになる。このバリア
メタルは、配線主金属であるＡｌ若しくはＡｌ合金と比
較して拡散係数が小さいため、エレクトロマイグレーシ
ョンが起こり難い。そのため、エレクトロマイグレーシ
ョンによってＡｌにボイドが発生しても、バリアメタル
はそのままの形状で残って導通に寄与し、完全断線する
ことはない。
【００２２】上下の配線層の接続部であるビアでは、バ
リアメタル及びビアにより原子流束の勾配が最大にな
る。言い換えると、原子流束が遮断されるため空孔が集
中してボイドとなり易い。但し、バリアメタルが、その
上下に位置する配線主金属であるＡｌ若しくはＡｌ合金
と共に存在するため、配線とビアの位置関係に関係な
く、完全断線してしまうことはない。このとき、ボイド
がある程度成長し配線抵抗が増加した時点で、故障と判
定する。
リアメタル及びビアにより原子流束の勾配が最大にな
る。言い換えると、原子流束が遮断されるため空孔が集
中してボイドとなり易い。但し、バリアメタルが、その
上下に位置する配線主金属であるＡｌ若しくはＡｌ合金
と共に存在するため、配線とビアの位置関係に関係な
く、完全断線してしまうことはない。このとき、ボイド
がある程度成長し配線抵抗が増加した時点で、故障と判
定する。
【００２３】一方、銅配線においては、銅薄膜のエッチ
ングによるパターン形成が困難であるため、Ａｌ配線と
は異なる工法が用いられている。現在のところ、ダマシ
ン法と呼ばれる方法が一般的である。
ングによるパターン形成が困難であるため、Ａｌ配線と
は異なる工法が用いられている。現在のところ、ダマシ
ン法と呼ばれる方法が一般的である。
【００２４】これは、予め堆積しておいた配線層間膜
に、エッチングで溝を形成し、銅拡散防止のためのバリ
アメタルと銅シード（種子）層を物理的気相成長等の方
法で堆積した後に、めっき法等で溝を埋め込み、配線部
位外の余分な層を化学的機械研磨（Ｃｈｅｍｉｃａｌ
ＭｅｃｈａｎｉｃａＩ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）
により削り取って、配線を形成する方法である。
に、エッチングで溝を形成し、銅拡散防止のためのバリ
アメタルと銅シード（種子）層を物理的気相成長等の方
法で堆積した後に、めっき法等で溝を埋め込み、配線部
位外の余分な層を化学的機械研磨（Ｃｈｅｍｉｃａｌ
ＭｅｃｈａｎｉｃａＩ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）
により削り取って、配線を形成する方法である。
【００２５】一般に、ＣＭＰ表面は、銅の拡散の少ない
絶縁膜（ＳｉＮ等）を、化学的気相成長等により堆積し
てカバーする。従って、ダマシン法を用いた、銅或いは
銅を主伝導体とする銅合金層を含む配線においては、銅
上面に高融点金属によるバリアメタルが存在しない。
絶縁膜（ＳｉＮ等）を、化学的気相成長等により堆積し
てカバーする。従って、ダマシン法を用いた、銅或いは
銅を主伝導体とする銅合金層を含む配線においては、銅
上面に高融点金属によるバリアメタルが存在しない。
【００２６】また、ダマシン銅配線におけるエレクトロ
マイグレーションの高速拡散経路は、ＣＭＰによって形
成された銅の上面とキャップ絶縁膜との界面である。溝
の側壁及び底部のバリアメタルと銅の界面は、比較的遅
い拡散経路である。また、結晶粒界（Ｇｒａｉｎ Ｂｏ
ｕｎｄａｒｙ：ＧＢ）も支配的な拡散経路ではない。こ
れは、整合粒界となる双晶の存在比が大きいためと考え
られる。そのため、原子の移動、空孔の集中、ボイドの
発生という一連の現象は、銅とキャップ絶縁膜の界面か
ら発生し始める。
マイグレーションの高速拡散経路は、ＣＭＰによって形
成された銅の上面とキャップ絶縁膜との界面である。溝
の側壁及び底部のバリアメタルと銅の界面は、比較的遅
い拡散経路である。また、結晶粒界（Ｇｒａｉｎ Ｂｏ
ｕｎｄａｒｙ：ＧＢ）も支配的な拡散経路ではない。こ
れは、整合粒界となる双晶の存在比が大きいためと考え
られる。そのため、原子の移動、空孔の集中、ボイドの
発生という一連の現象は、銅とキャップ絶縁膜の界面か
ら発生し始める。
【００２７】上述したダマシン銅配線の性質により、上
層配線１１との接続ビア１２を介して電子流が流れる場
合（図１（ａ）参照）と、下層配線１３との接続ビア１
２を介して電子流が流れる場合（図１（ｂ）参照）とで
は、抵抗増加にいたるに必要なボイドの体積が異なるこ
とになる。
層配線１１との接続ビア１２を介して電子流が流れる場
合（図１（ａ）参照）と、下層配線１３との接続ビア１
２を介して電子流が流れる場合（図１（ｂ）参照）とで
は、抵抗増加にいたるに必要なボイドの体積が異なるこ
とになる。
【００２８】具体的には、上層配線１１とビア１２で接
している部分では、ビア１２（例えば、タングステン埋
め込みビア、若しくはダマシン法により形成された銅埋
め込みビア等）の底部と銅の界面が、原子流束勾配が最
大になる箇所と高速拡散経路が一致する場所なので、ボ
イド１４が発生し、バリアメタルがないので完全断面に
近い急激な抵抗増加が発生する。下層配線１３との接続
部では、ビア１２と配線の接続個所は、原子流束勾配は
最大であるが、高速拡散経路は銅上面とキャップ絶縁膜
との界面であるため、ボイド１４は銅配線の上面より発
生する。
している部分では、ビア１２（例えば、タングステン埋
め込みビア、若しくはダマシン法により形成された銅埋
め込みビア等）の底部と銅の界面が、原子流束勾配が最
大になる箇所と高速拡散経路が一致する場所なので、ボ
イド１４が発生し、バリアメタルがないので完全断面に
近い急激な抵抗増加が発生する。下層配線１３との接続
部では、ビア１２と配線の接続個所は、原子流束勾配は
最大であるが、高速拡散経路は銅上面とキャップ絶縁膜
との界面であるため、ボイド１４は銅配線の上面より発
生する。
【００２９】従って、発生したボイド１４は、導通には
全く影響を与えず、ボイド１４がビア上全体に成長する
まで抵抗変化に影響を与えない。上層配線１１との接続
ビア１２を介して電子流が流れる場合（図１（ａ）参
照）は、ボイド１４の体積は小さくてよいため寿命が短
く、下層配線１３との接続ビア１２を介して電子流が流
れる場合（図１（ｂ）参照）は、配線溝深さ方向、配線
長方向にボイド１４が成長する必要があるため、比較的
寿命が長くなる。
全く影響を与えず、ボイド１４がビア上全体に成長する
まで抵抗変化に影響を与えない。上層配線１１との接続
ビア１２を介して電子流が流れる場合（図１（ａ）参
照）は、ボイド１４の体積は小さくてよいため寿命が短
く、下層配線１３との接続ビア１２を介して電子流が流
れる場合（図１（ｂ）参照）は、配線溝深さ方向、配線
長方向にボイド１４が成長する必要があるため、比較的
寿命が長くなる。
【００３０】また、エレクトロマイグレーションによる
配線寿命を、ボイド発生の潜伏期と成長期に分離して観
察した場合、ボイド発生の潜伏期と、上層配線１１との
接続ビア１２を介して電子流が流れる場合（図１（ａ）
参照）の寿命は一致する。下層配線１３との接続ビア１
２を介して電子流が流れる場合（図１（ｂ）参照）の寿
命は、潜伏期と抵抗増加にいたるボイド長までの成長時
間の和に一致する。
配線寿命を、ボイド発生の潜伏期と成長期に分離して観
察した場合、ボイド発生の潜伏期と、上層配線１１との
接続ビア１２を介して電子流が流れる場合（図１（ａ）
参照）の寿命は一致する。下層配線１３との接続ビア１
２を介して電子流が流れる場合（図１（ｂ）参照）の寿
命は、潜伏期と抵抗増加にいたるボイド長までの成長時
間の和に一致する。
【００３１】ボイド発生の潜伏期は、電流密度の２乗に
逆比例するため、上層配線１１との接続ビア１２を介し
て電子流が流れる場合（図１（ａ）参照）のボイド１４
による寿命は、電流密度の２乗に逆比例する。また、寿
命の活性化エネルギは、潜伏期の活性化エネルギに一致
する。
逆比例するため、上層配線１１との接続ビア１２を介し
て電子流が流れる場合（図１（ａ）参照）のボイド１４
による寿命は、電流密度の２乗に逆比例する。また、寿
命の活性化エネルギは、潜伏期の活性化エネルギに一致
する。
【００３２】下層配線１３との接続ビア１２を介して電
子流が流れる場合（図１（ｂ）参照）のボイド１４につ
いては、前述したのと同様に、ボイド発生の潜伏期は電
流密度の２乗に逆比例するが、その後のボイド成長時間
は電流密度そのものに逆比例する。よって、寿命は、上
層配線１１との接続ビア１２を介して電子流が流れる場
合（図１（ａ）参照）よりも必ず長い時間になる。
子流が流れる場合（図１（ｂ）参照）のボイド１４につ
いては、前述したのと同様に、ボイド発生の潜伏期は電
流密度の２乗に逆比例するが、その後のボイド成長時間
は電流密度そのものに逆比例する。よって、寿命は、上
層配線１１との接続ビア１２を介して電子流が流れる場
合（図１（ａ）参照）よりも必ず長い時間になる。
【００３３】そのため、下層配線１３との接続ビア１２
を介して電子流が流れる場合（図１（ｂ）参照）の構造
を持つビアについては、上層配線１１との接続ビア１２
を介して電子流が流れる場合（図１（ａ）参照）の構造
のビアに対してよりも、より大きな許容電流を与えるこ
とができる。逆に、電流密度が高くなるクロック配線の
取り出し口等は、下層配線１３との接続ビア１２を介し
て電子流が流れる場合（図１（ｂ）参照）の構造を選択
することにより、信頼性を向上させることが可能にな
る。
を介して電子流が流れる場合（図１（ｂ）参照）の構造
を持つビアについては、上層配線１１との接続ビア１２
を介して電子流が流れる場合（図１（ａ）参照）の構造
のビアに対してよりも、より大きな許容電流を与えるこ
とができる。逆に、電流密度が高くなるクロック配線の
取り出し口等は、下層配線１３との接続ビア１２を介し
て電子流が流れる場合（図１（ｂ）参照）の構造を選択
することにより、信頼性を向上させることが可能にな
る。
【００３４】次に、シングルダマシン銅配線のエレクト
ロマイグレーションにおける潜伏期間、ドリフト速度及
び閾条件の評価について説明する。ここでは、ボイド成
長について評価するためのテストストラクチャ（Ｔｅｓ
ｔ Ｓｔｒｕｃｔｕｒｅ）を用い、微細ダマシン銅配線
のエレクトロマイグレーション挙動について、ボイドが
発生するまでの猶予時間（Ｉｎｃｕｂａｔｉｏｎ ｔｉ
ｍｅ）とボイド成長期間を分離してストレス依存性を調
査し、拡散メカニズムの検討を行った。
ロマイグレーションにおける潜伏期間、ドリフト速度及
び閾条件の評価について説明する。ここでは、ボイド成
長について評価するためのテストストラクチャ（Ｔｅｓ
ｔ Ｓｔｒｕｃｔｕｒｅ）を用い、微細ダマシン銅配線
のエレクトロマイグレーション挙動について、ボイドが
発生するまでの猶予時間（Ｉｎｃｕｂａｔｉｏｎ ｔｉ
ｍｅ）とボイド成長期間を分離してストレス依存性を調
査し、拡散メカニズムの検討を行った。
【００３５】図２は、実験サンプルである銅配線構造を
有する半導体装置を模式的に示した部分断面図である。
図２に示すように、銅配線構造を有する半導体装置１５
は、銅或いは銅を主伝導体とする銅合金（例えば、Ｃｕ
Ｓｎ，ＣｕＴｉ，ＣｕＳｉ，ＣｕＺｒ，Ａｇ等）層から
なる上層配線１１と下層配線１３が、接続ビア１２を介
して電気的に接続されている。
有する半導体装置を模式的に示した部分断面図である。
図２に示すように、銅配線構造を有する半導体装置１５
は、銅或いは銅を主伝導体とする銅合金（例えば、Ｃｕ
Ｓｎ，ＣｕＴｉ，ＣｕＳｉ，ＣｕＺｒ，Ａｇ等）層から
なる上層配線１１と下層配線１３が、接続ビア１２を介
して電気的に接続されている。
【００３６】これら各配線１１，１３及びビア１２に埋
め込まれたプラグ１６は、上面のみを除いて、例えば、
ＴｉＮ，Ｔａ，ＴａＮ等からなるバリアメタル１７によ
り覆われており、上面は、各配線１１，１３とプラグ１
６の接続部分を除いて、拡散を防止するための窒化膜に
より覆われている。
め込まれたプラグ１６は、上面のみを除いて、例えば、
ＴｉＮ，Ｔａ，ＴａＮ等からなるバリアメタル１７によ
り覆われており、上面は、各配線１１，１３とプラグ１
６の接続部分を除いて、拡散を防止するための窒化膜に
より覆われている。
【００３７】下層配線１３が形成された層は、下層配線
１３及び層間絶縁膜１８と、下面側のバリアメタル１７
及びエッチングストッパ膜１９からなる。プラグ１６が
形成された層は、プラグ１６及び層間絶縁膜１８と、下
面側のバリアメタル１７及びキャップ絶縁膜２０からな
る。上層配線１１が形成された層は、上層配線１１及び
層間絶縁膜１８と、下面側のバリアメタル１７及びエッ
チングストッパ膜１９と、上面側のキャップ絶縁膜２０
からなる。
１３及び層間絶縁膜１８と、下面側のバリアメタル１７
及びエッチングストッパ膜１９からなる。プラグ１６が
形成された層は、プラグ１６及び層間絶縁膜１８と、下
面側のバリアメタル１７及びキャップ絶縁膜２０からな
る。上層配線１１が形成された層は、上層配線１１及び
層間絶縁膜１８と、下面側のバリアメタル１７及びエッ
チングストッパ膜１９と、上面側のキャップ絶縁膜２０
からなる。
【００３８】図３は、図２の銅配線構造の製造方法の一
例を説明する工程断面図である。図３に示すように、シ
ングルダマシン法により銅からなる配線１１，１３を形
成する場合、先ず、層間絶縁膜１８に、銅を埋め込むた
めの溝を加工する（（ａ）参照）。
例を説明する工程断面図である。図３に示すように、シ
ングルダマシン法により銅からなる配線１１，１３を形
成する場合、先ず、層間絶縁膜１８に、銅を埋め込むた
めの溝を加工する（（ａ）参照）。
【００３９】次に、その溝に、バリアメタル１７と種
（シード）銅を物理的気相成長法（Ｐｈｙｓｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）により堆
積し、その後、メッキ法により銅（Ｃｕ）２１を溝に埋
め込む（（ｂ）参照）。
（シード）銅を物理的気相成長法（Ｐｈｙｓｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）により堆
積し、その後、メッキ法により銅（Ｃｕ）２１を溝に埋
め込む（（ｂ）参照）。
【００４０】次に、ＣＭＰにより表面を研磨して余分な
Ｃｕ２１を除去し、配線形成部を含む層表面を平坦化す
る（（ｃ）参照）。その後、研磨した層表面を覆うキャ
ップ絶縁膜２０を形成する（（ｄ）参照）。従って、ダ
マシン法を用いて形成した、銅或いは銅合金層を含む配
線においては、配線上面に高融点金属によるバリアメタ
ルが存在しない。
Ｃｕ２１を除去し、配線形成部を含む層表面を平坦化す
る（（ｃ）参照）。その後、研磨した層表面を覆うキャ
ップ絶縁膜２０を形成する（（ｄ）参照）。従って、ダ
マシン法を用いて形成した、銅或いは銅合金層を含む配
線においては、配線上面に高融点金属によるバリアメタ
ルが存在しない。
【００４１】図４は、図２の実験サンプルにおけるボイ
ド成長について評価するためのテストストラクチャを概
念的に示す断面図である。図４に示すように、テストス
トラクチャ２３は、２層のダマシン銅配線とＮ+ 拡散層
（Ｎ+ ｊｕｎｃｔｉｏｎ）により構成され、被試験部
は、シングルダマシンプロセスによる銅配線（Ｍｅｔａ
ｌ１：Ｍｌ）である。
ド成長について評価するためのテストストラクチャを概
念的に示す断面図である。図４に示すように、テストス
トラクチャ２３は、２層のダマシン銅配線とＮ+ 拡散層
（Ｎ+ ｊｕｎｃｔｉｏｎ）により構成され、被試験部
は、シングルダマシンプロセスによる銅配線（Ｍｅｔａ
ｌ１：Ｍｌ）である。
【００４２】Ｍｌは、例えばタングステンからなる４個
のコンタクト２４ａ〜２４ｄを介して、Ｎ+ 拡散層に接
続されている。Ｍｌのアノード端は、デュアルダマシン
プロセスにより形成された、ビア（Ｖｌ）とＭｌの上層
配線である銅配線（Ｍｅｔａｌ２：Ｍ２（図示しな
い））とにより終端している。
のコンタクト２４ａ〜２４ｄを介して、Ｎ+ 拡散層に接
続されている。Ｍｌのアノード端は、デュアルダマシン
プロセスにより形成された、ビア（Ｖｌ）とＭｌの上層
配線である銅配線（Ｍｅｔａｌ２：Ｍ２（図示しな
い））とにより終端している。
【００４３】Ｍ２部は、エレクトロマイグレーションに
よるボイドが発生しないように、十分な配線幅を有しリ
ザーバーが設けられている。配線層間にはＦＳＧ（Ｆｌ
ｕｏｒｉｎｅ Ｄｏｐｅｄ Ｓｉｌｉｃｏｎ Ｇｌａｓ
ｓ）膜を用い、ＳｉＮ膜をキャップ絶縁膜に用いてい
る。試験は、２５５〜３５Ｏ℃の条件下で、１．９〜
７．７ＭＡ／ｃｍ2 の電流密度（Ｍｌ部）で、エレクト
ロンを図中左から右に流して実施した。
よるボイドが発生しないように、十分な配線幅を有しリ
ザーバーが設けられている。配線層間にはＦＳＧ（Ｆｌ
ｕｏｒｉｎｅ Ｄｏｐｅｄ Ｓｉｌｉｃｏｎ Ｇｌａｓ
ｓ）膜を用い、ＳｉＮ膜をキャップ絶縁膜に用いてい
る。試験は、２５５〜３５Ｏ℃の条件下で、１．９〜
７．７ＭＡ／ｃｍ2 の電流密度（Ｍｌ部）で、エレクト
ロンを図中左から右に流して実施した。
【００４４】試験の結果、先ず、カソ−ド端からボイド
１４が成長して、ボイド長がカソード端からの長さＬｌ
（第１のコンタクト位置）に達すると、ステップ状に抵
抗が変化し、続いて、カソード端からの長さＬ２（第２
のコンタクト位置）、Ｌ３（第３のコンタクト位置）、
Ｌ４（第４のコンタクト位置）までボイド１４が成長す
ると、その都度、ステップ状抵抗変化が観察された。抵
抗変化のステップ時点は、抵抗変化モニタにより得るこ
とができる。
１４が成長して、ボイド長がカソード端からの長さＬｌ
（第１のコンタクト位置）に達すると、ステップ状に抵
抗が変化し、続いて、カソード端からの長さＬ２（第２
のコンタクト位置）、Ｌ３（第３のコンタクト位置）、
Ｌ４（第４のコンタクト位置）までボイド１４が成長す
ると、その都度、ステップ状抵抗変化が観察された。抵
抗変化のステップ時点は、抵抗変化モニタにより得るこ
とができる。
【００４５】図５は、図４のステップ状抵抗変化を経過
時間と共にグラフにより表した説明図である。図６は、
図５の抵抗変化時におけるボイド成長状態の説明図であ
る。図５及び図６に示すように、ストレス時間（Ｓｔｒ
ｅｓｓ ｔｉｍｅ［ｈ］）が経過するに連れて抵抗（Ｒ
ｅｓｉｓｔａｎｃｅ［Ω］）がステップ状に変化してい
る。
時間と共にグラフにより表した説明図である。図６は、
図５の抵抗変化時におけるボイド成長状態の説明図であ
る。図５及び図６に示すように、ストレス時間（Ｓｔｒ
ｅｓｓ ｔｉｍｅ［ｈ］）が経過するに連れて抵抗（Ｒ
ｅｓｉｓｔａｎｃｅ［Ω］）がステップ状に変化してい
る。
【００４６】試験開始後の時間ｔ１で、抵抗が約１６７
［Ω］から約１７０［Ω］へと上昇した（図５参照）。
このとき、ボイド１４の成長は最初（第１）のコンタク
ト２４ａに達し、配線主金属の原子は第１のコンタクト
２４ａと第２のコンタクト２４ｂの間まで移動している
（図６（ａ）参照）。即ち、時間ｔ１の経過後、ボイド
１４の成長によりボイド長がカソード端からの長さＬｌ
となり、４個のコンタクト２４ａ〜２４ｄ（図４参照）
の内、第１のコンタクト２４ａがその機能を失った（１
ｓｔ ｃｏｎｔａｃｔ ｆａｉｌｅｄ）ことを示してい
る。
［Ω］から約１７０［Ω］へと上昇した（図５参照）。
このとき、ボイド１４の成長は最初（第１）のコンタク
ト２４ａに達し、配線主金属の原子は第１のコンタクト
２４ａと第２のコンタクト２４ｂの間まで移動している
（図６（ａ）参照）。即ち、時間ｔ１の経過後、ボイド
１４の成長によりボイド長がカソード端からの長さＬｌ
となり、４個のコンタクト２４ａ〜２４ｄ（図４参照）
の内、第１のコンタクト２４ａがその機能を失った（１
ｓｔ ｃｏｎｔａｃｔ ｆａｉｌｅｄ）ことを示してい
る。
【００４７】続いて、試験開始後の時間ｔ２で、抵抗が
約１７０［Ω］から約１７３［Ω］へと上昇した（図５
参照）。このとき、ボイド１４の成長は第２のコンタク
ト２４ｂに達し、配線主金属の原子は第２のコンタクト
２４ｂと第３のコンタクト２４ｃの間まで移動している
（図６（ｂ）参照）。即ち、時間ｔ２の経過後、ボイド
１４の成長によりボイド長がカソード端からの長さＬ２
となり、４個のコンタクト２４ａ〜２４ｄ（図４参照）
の内、第１のコンタクト２４ａに加え第２のコンタクト
２４ｂもその機能を失った（２ｎｄ ｃｏｎｔａｃｔ
ｆａｉｌｅｄ）ことを示している。
約１７０［Ω］から約１７３［Ω］へと上昇した（図５
参照）。このとき、ボイド１４の成長は第２のコンタク
ト２４ｂに達し、配線主金属の原子は第２のコンタクト
２４ｂと第３のコンタクト２４ｃの間まで移動している
（図６（ｂ）参照）。即ち、時間ｔ２の経過後、ボイド
１４の成長によりボイド長がカソード端からの長さＬ２
となり、４個のコンタクト２４ａ〜２４ｄ（図４参照）
の内、第１のコンタクト２４ａに加え第２のコンタクト
２４ｂもその機能を失った（２ｎｄ ｃｏｎｔａｃｔ
ｆａｉｌｅｄ）ことを示している。
【００４８】続いて、試験開始後の時間ｔ３で、抵抗が
約１７４［Ω］から約１７８［Ω］へと上昇した（図５
参照）。このとき、ボイド１４の成長は第３のコンタク
ト２４ｃに達したものと思われ、その後、抵抗が更に上
昇して約１８２［Ω］になった時点で、ボイド１４の成
長は第４のコンタクト２４ｄにかかり、配線主金属の原
子は第４のコンタクト２４ｄの上まで移動している（図
６（ｃ）参照）。即ち、時間ｔ３の経過後、ボイド１４
の成長によりボイド長がカソード端からの長さＬ３とな
り、４個のコンタクト２４ａ〜２４ｄ（図４参照）の
内、第１のコンタクト２４ａ、第２のコンタクト２４ｂ
に加え、第３のコンタクト２４ｃもその機能を失った
（３ｒｄ ｃｏｎｔａｃｔ ｆａｉｌｅｄ）ことを示し
ている。
約１７４［Ω］から約１７８［Ω］へと上昇した（図５
参照）。このとき、ボイド１４の成長は第３のコンタク
ト２４ｃに達したものと思われ、その後、抵抗が更に上
昇して約１８２［Ω］になった時点で、ボイド１４の成
長は第４のコンタクト２４ｄにかかり、配線主金属の原
子は第４のコンタクト２４ｄの上まで移動している（図
６（ｃ）参照）。即ち、時間ｔ３の経過後、ボイド１４
の成長によりボイド長がカソード端からの長さＬ３とな
り、４個のコンタクト２４ａ〜２４ｄ（図４参照）の
内、第１のコンタクト２４ａ、第２のコンタクト２４ｂ
に加え、第３のコンタクト２４ｃもその機能を失った
（３ｒｄ ｃｏｎｔａｃｔ ｆａｉｌｅｄ）ことを示し
ている。
【００４９】続いて、試験開始後の時間ｔ４で、抵抗が
約１８５［Ω］へと上昇した（図５参照）。このとき、
ボイド１４の成長は第４のコンタクト２４ｄを超えた位
置に達し、配線主金属の原子は第４のコンタクト２４ｄ
から完全に離れた位置まで移動している（図６（ｄ）参
照）。即ち、時間ｔ４の経過後、ボイド１４の成長によ
りボイド長がカソード端からの長さＬ４を超え、４個の
コンタクト２４ａ〜２４ｄ（図４参照）の内、第１のコ
ンタクト２４ａ、第２のコンタクト２４ｂ、第３のコン
タクト２４ｃに加え、第４のコンタクト２４ｄもその機
能を失った（４ｔｈ ｃｏｎｔａｃｔ ｆａｉｌｅｄ）
ことを示している。
約１８５［Ω］へと上昇した（図５参照）。このとき、
ボイド１４の成長は第４のコンタクト２４ｄを超えた位
置に達し、配線主金属の原子は第４のコンタクト２４ｄ
から完全に離れた位置まで移動している（図６（ｄ）参
照）。即ち、時間ｔ４の経過後、ボイド１４の成長によ
りボイド長がカソード端からの長さＬ４を超え、４個の
コンタクト２４ａ〜２４ｄ（図４参照）の内、第１のコ
ンタクト２４ａ、第２のコンタクト２４ｂ、第３のコン
タクト２４ｃに加え、第４のコンタクト２４ｄもその機
能を失った（４ｔｈ ｃｏｎｔａｃｔ ｆａｉｌｅｄ）
ことを示している。
【００５０】ところで、このテストストラクチャの２３
場合、エレクトロマイグレーションにより、電子流が流
れる方向に応力を受けた金属原子が移動を開始する。そ
の結果、金属原子の移動方向の反対側に空孔が集中して
物理的な孔（ボイド１４）に成長する。これが蓄積され
てゆくので、ボイド１４が成長して行くように見える。
場合、エレクトロマイグレーションにより、電子流が流
れる方向に応力を受けた金属原子が移動を開始する。そ
の結果、金属原子の移動方向の反対側に空孔が集中して
物理的な孔（ボイド１４）に成長する。これが蓄積され
てゆくので、ボイド１４が成長して行くように見える。
【００５１】つまり、１個目のコンタクト２４ａを超え
る所までボイド１４が成長した時点で、このコンタクト
２４ａが隔離されたような状態になり、コンタクト１個
分抵抗値が上昇する。抵抗値を観察すると、各コンタク
ト２４を超えた段階で１つ抵抗値が上がり、最期のコン
タクト２４ｄを超えた段階で、コンタクト２４ｄの上面
と側面のバリアメタル１７だけで繋がった状態になるの
で、抵抗値が非常に高くなる。
る所までボイド１４が成長した時点で、このコンタクト
２４ａが隔離されたような状態になり、コンタクト１個
分抵抗値が上昇する。抵抗値を観察すると、各コンタク
ト２４を超えた段階で１つ抵抗値が上がり、最期のコン
タクト２４ｄを超えた段階で、コンタクト２４ｄの上面
と側面のバリアメタル１７だけで繋がった状態になるの
で、抵抗値が非常に高くなる。
【００５２】この結果、常に同じ電流を流していると金
属原子の移動速度は一定になるから、横軸に抵抗変化の
ステップ時点をポイントし、縦軸にカソード端からの長
さ（Ｌ１〜Ｌ４）を取ると、時間と距離が分かるので、
この１次直線の傾きがドリフト速度となる。
属原子の移動速度は一定になるから、横軸に抵抗変化の
ステップ時点をポイントし、縦軸にカソード端からの長
さ（Ｌ１〜Ｌ４）を取ると、時間と距離が分かるので、
この１次直線の傾きがドリフト速度となる。
【００５３】図７は、図６における抵抗変化のステップ
時点とカソード端からの長さとの関係をグラフで表した
説明図である。図７に示すように、このグラフの１次直
線の傾きがドリフト速度（Ｄｒｉｆｔ Ｖｅｌｏｃｉｔ
ｙ）を示し、ｘ切片が電流を流してから移動が開始され
るまでの潜伏時間を示す。なお、ここでは、正確なドリ
フト速度を得るために、ばらつきが出る時間をｘ軸とし
たときの傾きの逆数（インバース）をドリフト速度とし
ている。
時点とカソード端からの長さとの関係をグラフで表した
説明図である。図７に示すように、このグラフの１次直
線の傾きがドリフト速度（Ｄｒｉｆｔ Ｖｅｌｏｃｉｔ
ｙ）を示し、ｘ切片が電流を流してから移動が開始され
るまでの潜伏時間を示す。なお、ここでは、正確なドリ
フト速度を得るために、ばらつきが出る時間をｘ軸とし
たときの傾きの逆数（インバース）をドリフト速度とし
ている。
【００５４】今回の実験から、ダマシン銅配線のエレク
トロマイグレーションの場合、配線表面部分が非常に速
い拡散パスとなるので、最初に表面部分にボイド１４が
できる。よって、図１（ａ）の場合は、急激な抵抗上昇
となり回路として動作しなくなる。
トロマイグレーションの場合、配線表面部分が非常に速
い拡散パスとなるので、最初に表面部分にボイド１４が
できる。よって、図１（ａ）の場合は、急激な抵抗上昇
となり回路として動作しなくなる。
【００５５】ボイド１４が表面から発生するのは、配線
表面を機械的に研磨しているので金属原子の欠陥等が非
常に多く空孔も多くなり、移動度は表面の方が高くなっ
ているためと考えられる。この結果、配線不良は、表面
に発生するボイド１４がどんどん拡散していき、拡散し
た分の体積の銅原子が全部なくなってから漸く抵抗が上
がることによって生じる。従って、少しでも銅原子が残
っていれば、そこで導通するので抵抗値の上昇がない。
表面を機械的に研磨しているので金属原子の欠陥等が非
常に多く空孔も多くなり、移動度は表面の方が高くなっ
ているためと考えられる。この結果、配線不良は、表面
に発生するボイド１４がどんどん拡散していき、拡散し
た分の体積の銅原子が全部なくなってから漸く抵抗が上
がることによって生じる。従って、少しでも銅原子が残
っていれば、そこで導通するので抵抗値の上昇がない。
【００５６】図８は、ボイド発生状態の透過型電子顕微
鏡による解析結果の説明図（その１）であり、図９は、
ボイド発生状態の透過型電子顕微鏡による解析結果の説
明図（その２）である。図８及び図９に示すように、ビ
ア１２の上部と下部に発生したボイド１４を、透過型電
子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）により解析した結
果、銅配線のレイアウトによって、ボイド発生状態が全
く異なっているのが確認できた。
鏡による解析結果の説明図（その１）であり、図９は、
ボイド発生状態の透過型電子顕微鏡による解析結果の説
明図（その２）である。図８及び図９に示すように、ビ
ア１２の上部と下部に発生したボイド１４を、透過型電
子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）により解析した結
果、銅配線のレイアウトによって、ボイド発生状態が全
く異なっているのが確認できた。
【００５７】エレクトロンが下層配線１３からビア１２
を経て上層配線１１へと流れる場合（図８（ａ）参
照）、上層配線１１のＣｕ／ＳｉＮ界面にボイド１４が
発生し、ビア１２の位置から電子流方向に向かって上層
配線１１に入り込むように成長している。なお、バリア
メタル１７のバリアメタル／Ｃｕ界面には、ボイド１４
が発生していない。つまり、これだけの銅原子がドリフ
トアウトして行く必要がある（図８（ｂ）参照）。
を経て上層配線１１へと流れる場合（図８（ａ）参
照）、上層配線１１のＣｕ／ＳｉＮ界面にボイド１４が
発生し、ビア１２の位置から電子流方向に向かって上層
配線１１に入り込むように成長している。なお、バリア
メタル１７のバリアメタル／Ｃｕ界面には、ボイド１４
が発生していない。つまり、これだけの銅原子がドリフ
トアウトして行く必要がある（図８（ｂ）参照）。
【００５８】逆に、エレクトロンが上層配線１１からビ
ア１２を経て下層配線１３へと流れる場合（図９（ａ）
参照）、ビア１２の下の下層配線１３にボイド１４が発
生している。ここでは、ドリフトアウトして行く銅原子
は僅かである（図９（ｂ）参照）。図中、結晶粒界（Ｇ
Ｂ）部にくびれが認められる。
ア１２を経て下層配線１３へと流れる場合（図９（ａ）
参照）、ビア１２の下の下層配線１３にボイド１４が発
生している。ここでは、ドリフトアウトして行く銅原子
は僅かである（図９（ｂ）参照）。図中、結晶粒界（Ｇ
Ｂ）部にくびれが認められる。
【００５９】なお、最初にボイド１４ができる迄の時
間、即ち潜伏時間があるのは、この時間ではボイド１４
が殆ど取るに足りない程に小さいか、空孔が集中して物
理的な孔に成長するまでに一定の時間が必要であるため
と思われる。この時間と配線の寿命時間は、ほぼ一致し
ている。
間、即ち潜伏時間があるのは、この時間ではボイド１４
が殆ど取るに足りない程に小さいか、空孔が集中して物
理的な孔に成長するまでに一定の時間が必要であるため
と思われる。この時間と配線の寿命時間は、ほぼ一致し
ている。
【００６０】潜伏時間は、実際にボイド１４が形成され
た後の配線長方向への銅原子の移動速度を測った結果得
られたものであるので、溝深さ方向に完全に銅が無くな
った領域が発生した時点で終了する。言い換えると、配
線長が少しでも短くなった時点である。それには、配線
表面部分に発生したボイド１４が深さ方向に成長する必
要があるので、実際の寿命時間は、潜伏時間よりも僅か
に短くなる。
た後の配線長方向への銅原子の移動速度を測った結果得
られたものであるので、溝深さ方向に完全に銅が無くな
った領域が発生した時点で終了する。言い換えると、配
線長が少しでも短くなった時点である。それには、配線
表面部分に発生したボイド１４が深さ方向に成長する必
要があるので、実際の寿命時間は、潜伏時間よりも僅か
に短くなる。
【００６１】実験結果から、配線寿命は、ボイド１４の
発生がビア１２下の場合は潜伏時間で定義することがで
き、ビア１２上の場合は、ビア１２上から銅がドリフト
アウトして行く状態まで持って行かなければならないの
で、その分布によって定義することができる。潜伏時間
における電流のストレス依存性は、電流の２乗に比例す
るが、ドリフトによる移動は、電流値の１乗に比例する
ので、依存性が１乗と２乗で違ってくる。従って、これ
らを分離して考える必要があることがこの実験結果から
得られる。
発生がビア１２下の場合は潜伏時間で定義することがで
き、ビア１２上の場合は、ビア１２上から銅がドリフト
アウトして行く状態まで持って行かなければならないの
で、その分布によって定義することができる。潜伏時間
における電流のストレス依存性は、電流の２乗に比例す
るが、ドリフトによる移動は、電流値の１乗に比例する
ので、依存性が１乗と２乗で違ってくる。従って、これ
らを分離して考える必要があることがこの実験結果から
得られる。
【００６２】上述した配線構造を有するデバイスを実際
に設計する場合、製品（配線）の目標寿命を決め、環境
温度はデバイスの保証温度として、実験から求めた活性
化エネルギの値と電流の依存性の係数を入れておけば、
定数が決まっているので、電流密度Ｊが逆算できる。配
線の寿命（Ｔｉｍｅ ｔｏ Ｆａｉｌｕｒｅ：Ｔｔｆ）
を表す式、 Ｔｔｆ＝Ａ／Ｊn ・ｅｘｐ（φ／ｋＴ） から、電流密度Ｊを求めると、 Ｊ＝｛Ａ／Ｔｔｆ・ｅｘｐ（φ／ｋＴ）｝1/n となる。ここで、Ａは定数、φは拡散の活性化エネル
ギ、ｋはボルツマン定数、Ｔは絶対温度を示す。
に設計する場合、製品（配線）の目標寿命を決め、環境
温度はデバイスの保証温度として、実験から求めた活性
化エネルギの値と電流の依存性の係数を入れておけば、
定数が決まっているので、電流密度Ｊが逆算できる。配
線の寿命（Ｔｉｍｅ ｔｏ Ｆａｉｌｕｒｅ：Ｔｔｆ）
を表す式、 Ｔｔｆ＝Ａ／Ｊn ・ｅｘｐ（φ／ｋＴ） から、電流密度Ｊを求めると、 Ｊ＝｛Ａ／Ｔｔｆ・ｅｘｐ（φ／ｋＴ）｝1/n となる。ここで、Ａは定数、φは拡散の活性化エネル
ギ、ｋはボルツマン定数、Ｔは絶対温度を示す。
【００６３】ここで得られた電流値を下回るような設計
をしておけば、目標寿命を達成することができる。上層
配線１１から下層配線１３に流れる場合（図９参照）
は、殆ど潜伏時間に等しくなるので２乗に比例し、下層
配線１３から上層配線１１に流れる場合（図８参照）
は、潜伏時間＋１乗に比例しドリフト時間があるので、
実際には２次方程式になる。
をしておけば、目標寿命を達成することができる。上層
配線１１から下層配線１３に流れる場合（図９参照）
は、殆ど潜伏時間に等しくなるので２乗に比例し、下層
配線１３から上層配線１１に流れる場合（図８参照）
は、潜伏時間＋１乗に比例しドリフト時間があるので、
実際には２次方程式になる。
【００６４】このように、この発明によれば、銅或いは
銅を主伝導体とする銅合金層を含む配線において、シン
グルダマシン構成のビア部における配線寿命を、ビアの
接続部近傍で発生するボイドの潜伏期と成長期（ドリフ
ト期）に分類してそれぞれ独立して取り扱い、ビア配線
の構造、位置関係により異なる寿命予測モデルを適用す
ることにより、配線寿命、即ち、配線の信頼性を予測す
ることが可能となる。
銅を主伝導体とする銅合金層を含む配線において、シン
グルダマシン構成のビア部における配線寿命を、ビアの
接続部近傍で発生するボイドの潜伏期と成長期（ドリフ
ト期）に分類してそれぞれ独立して取り扱い、ビア配線
の構造、位置関係により異なる寿命予測モデルを適用す
ることにより、配線寿命、即ち、配線の信頼性を予測す
ることが可能となる。
【００６５】このため、予想した配線寿命に基づいて、
配線構造及びデバイス製品を設計することができ、ビア
に対して上か或いは下かの配線の位置関係によって、そ
の制限電流を変えることができる。配線がビアに対して
下の場合は、潜伏期に基づく許容電流値により設計し、
配線がビアに対して上の場合は、潜伏期と成長期の和に
基づく許容電流値により設計する。
配線構造及びデバイス製品を設計することができ、ビア
に対して上か或いは下かの配線の位置関係によって、そ
の制限電流を変えることができる。配線がビアに対して
下の場合は、潜伏期に基づく許容電流値により設計し、
配線がビアに対して上の場合は、潜伏期と成長期の和に
基づく許容電流値により設計する。
【００６６】この結果、上層配線１１と接続するビア１
２に対しては、より大きな許容電流を与えることが可能
となり、デバイスの高速化が実現できる。下層配線１３
と接続するビア１２に対しては、比較的小さな許容電流
となるが、潜伏期と一致することにより、その寿命特性
が電流密度の２乗に逆比例すると特定される。
２に対しては、より大きな許容電流を与えることが可能
となり、デバイスの高速化が実現できる。下層配線１３
と接続するビア１２に対しては、比較的小さな許容電流
となるが、潜伏期と一致することにより、その寿命特性
が電流密度の２乗に逆比例すると特定される。
【００６７】また、配線の位置関係によりその制限電流
を変えることができるので、配線設計に際し、設計信頼
性検証用ＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅ
ｓｉｇｎ）ツールによりエレクトロマイグレーションの
チェックを行う場合、ビア１２に対する配線の位置関係
によりチェック方法を変えることができる。
を変えることができるので、配線設計に際し、設計信頼
性検証用ＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅ
ｓｉｇｎ）ツールによりエレクトロマイグレーションの
チェックを行う場合、ビア１２に対する配線の位置関係
によりチェック方法を変えることができる。
【００６８】図１０は、配線設計における設計信頼性検
証用ＣＡＤツールによるチェック方法の流れを示すフロ
ーチャートである。図１０に示すように、設計信頼性検
証用ＣＡＤツールによる配線設計時に、以下の手順によ
りエレクトロマイグレーションのチェックを行う。
証用ＣＡＤツールによるチェック方法の流れを示すフロ
ーチャートである。図１０に示すように、設計信頼性検
証用ＣＡＤツールによる配線設計時に、以下の手順によ
りエレクトロマイグレーションのチェックを行う。
【００６９】チェック開始により、チェック対象の配線
がビア１２の上に位置するかを判断する（ステップＳ１
０１）。配線がビア１２の上に位置する（Ｙｅｓ）場
合、電流許容値に基づくビア上のパラメータを採用し
（ステップＳ１０２）、配線がビア１２の下に位置する
（Ｎｏ）場合、電流許容値に基づくビア下のパラメータ
を採用する（ステップＳ１０３）。
がビア１２の上に位置するかを判断する（ステップＳ１
０１）。配線がビア１２の上に位置する（Ｙｅｓ）場
合、電流許容値に基づくビア上のパラメータを採用し
（ステップＳ１０２）、配線がビア１２の下に位置する
（Ｎｏ）場合、電流許容値に基づくビア下のパラメータ
を採用する（ステップＳ１０３）。
【００７０】次に、それぞれのパラメータによってチェ
ックした後、チェックＯＫかを判断する（ステップＳ１
０４）。チェックＯＫ（Ｙｅｓ）の場合、チェックを終
了し、チェックＯＫでない（Ｎｏ）場合、修正作業を行
った（ステップＳ１０５）後、再度、チェックＯＫかを
判断する（ステップＳ１０４）。
ックした後、チェックＯＫかを判断する（ステップＳ１
０４）。チェックＯＫ（Ｙｅｓ）の場合、チェックを終
了し、チェックＯＫでない（Ｎｏ）場合、修正作業を行
った（ステップＳ１０５）後、再度、チェックＯＫかを
判断する（ステップＳ１０４）。
【００７１】これにより、従来、配線のチェックを、チ
ェック対象の配線がビア上或いはビア下の何れに位置す
るかに関わらず、全て一つのパラメータで行っていたの
が、配線がビア上に位置する場合とビア下に位置する場
合とで、それぞれに応じたパラメータで行うことができ
る。
ェック対象の配線がビア上或いはビア下の何れに位置す
るかに関わらず、全て一つのパラメータで行っていたの
が、配線がビア上に位置する場合とビア下に位置する場
合とで、それぞれに応じたパラメータで行うことができ
る。
【００７２】なお、上記実施の形態においては、ビアに
対する配線の位置関係により許容電流値に基づき配線設
計を行っていたが、配線に付随する全ての容量（Ｃ）を
一個の容量（等価容量）で表して、容量×周波数×電源
電圧で電流値を求める。これにより、動作周波数及び電
源電圧は決まっているので、許容電流値に変えて容量の
最大値を設計基準にすることができる。即ち、電流の制
限を容量の制限に置き換えることができる。
対する配線の位置関係により許容電流値に基づき配線設
計を行っていたが、配線に付随する全ての容量（Ｃ）を
一個の容量（等価容量）で表して、容量×周波数×電源
電圧で電流値を求める。これにより、動作周波数及び電
源電圧は決まっているので、許容電流値に変えて容量の
最大値を設計基準にすることができる。即ち、電流の制
限を容量の制限に置き換えることができる。
【００７３】また、配線は、銅或いは銅を主伝導体とす
る銅合金により形成したが、例えば、銀（Ａｇ）或いは
金（Ａｕ）により形成しても良い。
る銅合金により形成したが、例えば、銀（Ａｇ）或いは
金（Ａｕ）により形成しても良い。
【００７４】
【発明の効果】以上説明したように、この発明によれ
ば、エレクトロマイグレーションによる配線寿命が、配
線と上下各配線を接続するビアの接続部近傍で発生する
ボイドにおける潜伏期及び成長期によって分類した異な
った予測モデルを用いて予測され、この予測に基づき、
多層配線構造を有する半導体装置の配線設計が行われる
ので、ボイドができ易いか否かによって異なる配線寿命
を考慮して、配線寿命を正確に把握することができ、こ
れにより、許容電流を不必要に制約することなく配線を
設計することができる。
ば、エレクトロマイグレーションによる配線寿命が、配
線と上下各配線を接続するビアの接続部近傍で発生する
ボイドにおける潜伏期及び成長期によって分類した異な
った予測モデルを用いて予測され、この予測に基づき、
多層配線構造を有する半導体装置の配線設計が行われる
ので、ボイドができ易いか否かによって異なる配線寿命
を考慮して、配線寿命を正確に把握することができ、こ
れにより、許容電流を不必要に制約することなく配線を
設計することができる。
【００７５】また、この発明に係る配線チェック方法に
より、上記配線設計方法により配線設計を行う際の配線
チェック方法を実現することができる。
より、上記配線設計方法により配線設計を行う際の配線
チェック方法を実現することができる。
【図１】この発明の一実施の形態に係る配線設計方法を
説明するための、ボイド発生状況を概略的に示す断面説
明図である。
説明するための、ボイド発生状況を概略的に示す断面説
明図である。
【図２】実験サンプルである銅配線構造を有する半導体
装置を模式的に示した部分断面図である。
装置を模式的に示した部分断面図である。
【図３】図２の銅配線構造の製造方法の一例を説明する
工程断面図である。
工程断面図である。
【図４】図２の実験サンプルにおけるボイド成長につい
て評価するためのテストストラクチャを概念的に示す断
面図である。
て評価するためのテストストラクチャを概念的に示す断
面図である。
【図５】図４のステップ状抵抗変化を経過時間と共にグ
ラフにより表した説明図である。
ラフにより表した説明図である。
【図６】図５の抵抗変化時におけるボイド成長状態の説
明図である。
明図である。
【図７】図６における抵抗変化のステップ時点とカソー
ド端からの長さとの関係をグラフで表した説明図であ
る。
ド端からの長さとの関係をグラフで表した説明図であ
る。
【図８】ボイド発生状態の透過型電子顕微鏡による解析
結果の説明図（その１）である。
結果の説明図（その１）である。
【図９】ボイド発生状態の透過型電子顕微鏡による解析
結果の説明図（その２）である。
結果の説明図（その２）である。
【図１０】配線設計における設計信頼性検証用ＣＡＤツ
ールによるチェック方法の流れを示すフローチャートで
ある。
ールによるチェック方法の流れを示すフローチャートで
ある。
１０ 銅配線構造
１１ 上層配線
１２ ビア
１３ 下層配線
１４ ボイド
１５ 半導体装置
１６ プラグ
１７ バリアメタル
１８ 層間絶縁膜
１９ エッチングストッパ膜
２０ キャップ絶縁膜
２１ Ｃｕ
２３ テストストラクチャ
２４，２４ａ，２４ｂ，２４ｃ，２４ｄ コンタクト
Ｌｌ〜Ｌ４ カソード端からの長さ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F033 HH08 HH11 HH12 HH13 HH14
HH18 HH21 HH32 HH33 JJ11
JJ12 JJ13 JJ14 JJ19 JJ21
JJ32 JJ33 KK11 KK12 KK13
KK14 KK21 KK32 KK33 MM01
MM08 MM12 MM13 NN34 PP14
PP27 QQ48 RR06 UU07 VV12
XX01 XX05 XX28 XX37
5F064 EE26 EE27 EE32 EE41 HH06
HH09
Claims (11)
- 【請求項１】多層配線構造を有する半導体装置の配線設
計方法において、 エレクトロマイグレーションによる配線寿命を、配線と
上下各配線を接続するビアの接続部近傍で発生するボイ
ドの潜伏期及び成長期によって分類した異なった予測モ
デルにより予測し、配線設計を行うことを特徴とする配
線設計方法。 - 【請求項２】前記予測モデルは、 前記配線が、前記ビアに対して上に位置するか或いは下
に位置するかで、前記潜伏期と前記成長期を独立して取
り扱うことを特徴とする請求項１に記載の配線設計方
法。 - 【請求項３】前記予測モデルは、 前記配線が前記ビアに対して下に位置する場合、前記潜
伏期に基づく許容電流値を与えて形成されることを特徴
とする請求項２に記載の配線設計方法。 - 【請求項４】前記許容電流値は、 前記配線が前記ビアに対して上に位置する場合より小さ
いことを特徴とする請求項３に記載の配線設計方法。 - 【請求項５】前記予測モデルは、 前記配線が前記ビアに対して上に位置する場合、前記潜
伏期と前記成長期の和に基づく許容電流値を与えて形成
されることを特徴とする請求項２に記載の配線設計方
法。 - 【請求項６】前記許容電流値は、 前記配線が前記ビアに対して下に位置する場合より大き
いことを特徴とする請求項５に記載の配線設計方法。 - 【請求項７】前記許容電流値に代えて、配線に付随する
全容量の等価容量を用いることを特徴とする請求項３か
ら６のいずれかに記載の配線設計方法。 - 【請求項８】前記配線は、銅又は銅を主伝導体とする銅
合金により形成されることを特徴とする請求項１から７
のいずれかに記載の配線設計方法。 - 【請求項９】前記配線は、ダマシン法により形成される
ことを特徴とする請求項１から８のいずれかに記載の配
線設計方法。 - 【請求項１０】請求項１から９に記載の配線設計方法に
より配線設計を行う際に、設計信頼性検証用のＣＡＤツ
ールによりエレクトロマイグレーションによる配線寿命
のチェックを行う配線チェック方法において、 前記配線が、上下各配線を接続するビアに対して上に位
置するか或いは下に位置するかの位置関係により、チェ
ック方法を変えることを特徴とする配線チェック方法。 - 【請求項１１】前記配線が前記ビアの上に位置する場
合、電流許容値に基づくビア上パラメータを採用してチ
ェックを行い、前記配線が前記ビアの下に位置する場
合、電流許容値に基づくビア下パラメータを採用してチ
ェックを行うことを特徴とする請求項１０に記載の配線
チェック方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002155128A JP4611602B2 (ja) | 2002-05-29 | 2002-05-29 | 配線設計方法 |
| US10/440,194 US6816995B2 (en) | 2002-05-29 | 2003-05-19 | Method of designing interconnects |
| TW092113992A TW594928B (en) | 2002-05-29 | 2003-05-23 | Method of designing interconnects |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002155128A JP4611602B2 (ja) | 2002-05-29 | 2002-05-29 | 配線設計方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003347300A true JP2003347300A (ja) | 2003-12-05 |
| JP4611602B2 JP4611602B2 (ja) | 2011-01-12 |
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|---|---|---|---|
| JP2002155128A Expired - Fee Related JP4611602B2 (ja) | 2002-05-29 | 2002-05-29 | 配線設計方法 |
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|---|---|
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| JP (1) | JP4611602B2 (ja) |
| TW (1) | TW594928B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8319348B2 (en) | 2009-03-12 | 2012-11-27 | Samsung Electronics Co., Ltd. | Metal interconnect of semiconductor device |
| JP2014052832A (ja) * | 2012-09-06 | 2014-03-20 | Hirosaki Univ | ビア接続の多層配線の信頼性を評価する信頼性評価シミュレーションプログラム、ビア接続の多層配線の許容電流密度向上方法およびビア接続の多層配線 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6725433B1 (en) * | 2002-09-24 | 2004-04-20 | Advanced Micro Devices, Inc. | Method for assessing the reliability of interconnects |
| KR100781619B1 (ko) * | 2003-07-30 | 2007-12-05 | 인터내셔널 비지네스 머신즈 코포레이션 | 프린트 배선판 및 그 제조 방법 |
| US7155686B2 (en) * | 2004-03-09 | 2006-12-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Placement and routing method to reduce Joule heating |
| US7288462B2 (en) * | 2004-10-27 | 2007-10-30 | Carleton Life Support Systems, Inc. | Buffer zone for the prevention of metal migration |
| JP2006190869A (ja) * | 2005-01-07 | 2006-07-20 | Nec Electronics Corp | 半導体装置の設計方法および信頼性評価方法 |
| JP4791267B2 (ja) * | 2006-06-23 | 2011-10-12 | 株式会社日立ハイテクノロジーズ | 欠陥検査システム |
| DE102006062034B4 (de) * | 2006-12-29 | 2012-05-24 | Globalfoundries Inc. | Teststruktur mit erhöhter Robustheit im Hinblick auf Barrieredefekte in Kontaktlochöffnungen beim Abschätzen von Elektromigrationseffekten sowie dazugehöriges Herstellungsverfahren |
| DE102007020257B4 (de) * | 2007-04-30 | 2010-12-09 | Advanced Micro Devices, Inc., Sunnyvale | Vereinheitlichte Teststruktur für belastungsabhängige Materialwanderungsprüfungen |
| US8438519B2 (en) * | 2008-03-04 | 2013-05-07 | Texas Instruments Incorporated | Via-node-based electromigration rule-check methodology |
| US20090326864A1 (en) * | 2008-06-27 | 2009-12-31 | Sun Microsystems, Inc. | Determining the reliability of an interconnect |
| JP5390168B2 (ja) * | 2008-11-10 | 2014-01-15 | ルネサスエレクトロニクス株式会社 | 配線のレイアウト方法及びプログラム |
| JP5251639B2 (ja) * | 2009-03-16 | 2013-07-31 | 富士通セミコンダクター株式会社 | 半導体装置の設計検証装置 |
| US8278758B1 (en) * | 2009-04-29 | 2012-10-02 | Massachusetts Institute Of Technology | Multilevel reservoirs for integrated circuit interconnects |
| US8836365B2 (en) * | 2010-11-30 | 2014-09-16 | Intermolecular, Inc. | Apparatus and method for testing electromigration in semiconductor devices |
| US9032615B2 (en) | 2012-07-31 | 2015-05-19 | Freescale Semiconductor, Inc. | Method for forming an electrical connection between metal layers |
| US8640072B1 (en) * | 2012-07-31 | 2014-01-28 | Freescale Semiconductor, Inc. | Method for forming an electrical connection between metal layers |
| US9761523B2 (en) * | 2015-08-21 | 2017-09-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure with twin boundaries and method for forming the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04332152A (ja) * | 1991-05-02 | 1992-11-19 | Mitsubishi Electric Corp | 半導体集積回路装置の配線接続構造およびその製造方法 |
| JPH11214628A (ja) * | 1998-01-23 | 1999-08-06 | Sony Corp | 半導体装置の配線試験方法、配線試験回路および配線試験装置 |
| JP2001351919A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 配線故障解析方法 |
| JP2002246462A (ja) * | 2001-02-14 | 2002-08-30 | Oki Electric Ind Co Ltd | 配線構造部 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4056034A (en) * | 1974-10-16 | 1977-11-01 | Kaman Charles H | Guitar construction |
| US4079654A (en) * | 1975-05-12 | 1978-03-21 | Norlin Music, Inc. | Bracing structure for stringed musical instrument |
| US4172405A (en) * | 1977-10-25 | 1979-10-30 | Kaman Aerospace Corporation | Stringed instrument construction |
| JP2930766B2 (ja) | 1991-05-17 | 1999-08-03 | 沖電気工業株式会社 | メタル配線寿命の評価方法 |
| US5581475A (en) * | 1993-08-13 | 1996-12-03 | Harris Corporation | Method for interactively tailoring topography of integrated circuit layout in accordance with electromigration model-based minimum width metal and contact/via rules |
| US5461958A (en) * | 1993-12-10 | 1995-10-31 | C. F. Martin & Company, Inc. | Acoustic guitar assembly |
| US5963729A (en) * | 1997-06-26 | 1999-10-05 | Sun Microsystems Inc. | Method for automated electromigration verification |
| JP2974068B1 (ja) | 1998-06-15 | 1999-11-08 | 日本電気株式会社 | エレクトロマイグレーション試験用半導体素子 |
| US5952592A (en) * | 1998-07-06 | 1999-09-14 | C.F. Martin & Company, Inc. | Acoustic guitar assembly |
| JP2000058544A (ja) | 1998-08-04 | 2000-02-25 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
| US6010962A (en) * | 1999-02-12 | 2000-01-04 | Taiwan Semiconductor Manufacturing Company | Copper chemical-mechanical-polishing (CMP) dishing |
| US6578178B2 (en) * | 2001-09-07 | 2003-06-10 | Sun Microsystems, Inc. | Designing integrated circuits to reduce electromigration effects |
| US6532570B1 (en) * | 2001-09-07 | 2003-03-11 | Sun Microsystems, Inc. | Designing integrated circuits to reduce temperature induced electromigration effects |
| US6603321B2 (en) * | 2001-10-26 | 2003-08-05 | International Business Machines Corporation | Method and apparatus for accelerated determination of electromigration characteristics of semiconductor wiring |
-
2002
- 2002-05-29 JP JP2002155128A patent/JP4611602B2/ja not_active Expired - Fee Related
-
2003
- 2003-05-19 US US10/440,194 patent/US6816995B2/en not_active Expired - Lifetime
- 2003-05-23 TW TW092113992A patent/TW594928B/zh not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04332152A (ja) * | 1991-05-02 | 1992-11-19 | Mitsubishi Electric Corp | 半導体集積回路装置の配線接続構造およびその製造方法 |
| JPH11214628A (ja) * | 1998-01-23 | 1999-08-06 | Sony Corp | 半導体装置の配線試験方法、配線試験回路および配線試験装置 |
| JP2001351919A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 配線故障解析方法 |
| JP2002246462A (ja) * | 2001-02-14 | 2002-08-30 | Oki Electric Ind Co Ltd | 配線構造部 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8319348B2 (en) | 2009-03-12 | 2012-11-27 | Samsung Electronics Co., Ltd. | Metal interconnect of semiconductor device |
| JP2014052832A (ja) * | 2012-09-06 | 2014-03-20 | Hirosaki Univ | ビア接続の多層配線の信頼性を評価する信頼性評価シミュレーションプログラム、ビア接続の多層配線の許容電流密度向上方法およびビア接続の多層配線 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030226121A1 (en) | 2003-12-04 |
| TW594928B (en) | 2004-06-21 |
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| TW200401401A (en) | 2004-01-16 |
| US6816995B2 (en) | 2004-11-09 |
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