JP2003337668A - 画像形成装置及びそのメモリクリア方法 - Google Patents
画像形成装置及びそのメモリクリア方法Info
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Abstract
(57)【要約】
【課題】 揮発性メモリの個数に関わらずメモリクリア
時間を短縮することが可能な画像形成装置を提供する。 【解決手段】 装置制御のプログラムを記憶する不揮発
性メモリ２と、前記不揮発性メモリ２に記憶された前記
プログラムにもとづいて装置を制御するＣＰＵ１と、Ｃ
ＰＵ１がデータ処理を行う際に一時的にデータを保存す
る揮発性メモリ３とを備えた画像形成装置において、前
記揮発性メモリ３に対するメモリクリア処理を実行する
ＤＭＡコントローラ１２を前記ＣＰＵ１に内蔵した。
時間を短縮することが可能な画像形成装置を提供する。 【解決手段】 装置制御のプログラムを記憶する不揮発
性メモリ２と、前記不揮発性メモリ２に記憶された前記
プログラムにもとづいて装置を制御するＣＰＵ１と、Ｃ
ＰＵ１がデータ処理を行う際に一時的にデータを保存す
る揮発性メモリ３とを備えた画像形成装置において、前
記揮発性メモリ３に対するメモリクリア処理を実行する
ＤＭＡコントローラ１２を前記ＣＰＵ１に内蔵した。
Description
【０００１】
【発明の属する技術分野】本発明は、画像形成装置に関
し、特にＣＰＵがデータ処理を行う際に一時的にデータ
を保存する揮発性メモリの、メモリクリア実行時間を短
縮することが可能な画像形成装置及びそのメモリクリア
方法に関するものである。
し、特にＣＰＵがデータ処理を行う際に一時的にデータ
を保存する揮発性メモリの、メモリクリア実行時間を短
縮することが可能な画像形成装置及びそのメモリクリア
方法に関するものである。
【０００２】
【従来の技術】ＣＰＵがデータ処理を行う際に一時的に
データを保存する揮発性メモリの、メモリクリア実行時
間を短縮することに関連する従来技術として、特開平６
−６７９９４号公報が存在する。該公報には、複数個の
独立して動作可能であって、同一のアドレスバス及びデ
ータバスに接続されるメモリ１、２、３、…、ｎを有す
る装置におけるメモリ制御回路において、複数個の該メ
モリ１、２、３、…、ｎを同時に選択して動作指示を与
える同時動作制御回路と、該同時動作制御回路を起動し
て複数個の該メモリ１、２、３、…、ｎを同時にゼロク
リアする同時ゼロクリア部とを有するように構成する技
術が示されている。ｎ個のメモリに対して同時にゼロク
リアを実行可能となるため、ゼロクリア時間を１／ｎに
短縮することが可能となる。一般的に、ＣＰＵを搭載し
たシステムでは、ＣＰＵが使用するデータの一時保存を
目的としてＤＲＡＭ、ＳＲＡＭ等の揮発性メモリを搭載
している。このＤＲＡＭ、ＳＲＡＭ等の揮発性メモリ
は、電源投入時はデータ不定となっており、ＣＰＵがそ
の不定データを基に何らかの処理を行うと異常動作を起
こしてしまうことがある。この異常動作を防ぐために、
電源投入直後にＣＰＵが揮発性メモリの全領域に対して
“０”、もしくは“１”をライトする処理（メモリクリ
ア）を行っている。このメモリクリアは、図３において
Ｓ１〜Ｓ４のような手順で、ＣＰＵが揮発性メモリの全
アドレスに所定の値をライトしていくのが一般的であ
る。このメモリクリアは、１アドレスを選択してそのア
ドレスに対して所定の値をライトするという動作の繰り
返しであるため、揮発性メモリの容量が大きくなれば、
メモリクリア時間も長くなることになる。揮発性メモリ
の大容量化に伴い、メモリクリア時間が長くなる。その
結果、システム起動時間が長くなり、ウォッチドッグリ
セットがかかってしまう等の弊害を起こしていた。この
ような不具合を解消する発明として、前述したように、
特開平６−６７９９４号公報がある。
データを保存する揮発性メモリの、メモリクリア実行時
間を短縮することに関連する従来技術として、特開平６
−６７９９４号公報が存在する。該公報には、複数個の
独立して動作可能であって、同一のアドレスバス及びデ
ータバスに接続されるメモリ１、２、３、…、ｎを有す
る装置におけるメモリ制御回路において、複数個の該メ
モリ１、２、３、…、ｎを同時に選択して動作指示を与
える同時動作制御回路と、該同時動作制御回路を起動し
て複数個の該メモリ１、２、３、…、ｎを同時にゼロク
リアする同時ゼロクリア部とを有するように構成する技
術が示されている。ｎ個のメモリに対して同時にゼロク
リアを実行可能となるため、ゼロクリア時間を１／ｎに
短縮することが可能となる。一般的に、ＣＰＵを搭載し
たシステムでは、ＣＰＵが使用するデータの一時保存を
目的としてＤＲＡＭ、ＳＲＡＭ等の揮発性メモリを搭載
している。このＤＲＡＭ、ＳＲＡＭ等の揮発性メモリ
は、電源投入時はデータ不定となっており、ＣＰＵがそ
の不定データを基に何らかの処理を行うと異常動作を起
こしてしまうことがある。この異常動作を防ぐために、
電源投入直後にＣＰＵが揮発性メモリの全領域に対して
“０”、もしくは“１”をライトする処理（メモリクリ
ア）を行っている。このメモリクリアは、図３において
Ｓ１〜Ｓ４のような手順で、ＣＰＵが揮発性メモリの全
アドレスに所定の値をライトしていくのが一般的であ
る。このメモリクリアは、１アドレスを選択してそのア
ドレスに対して所定の値をライトするという動作の繰り
返しであるため、揮発性メモリの容量が大きくなれば、
メモリクリア時間も長くなることになる。揮発性メモリ
の大容量化に伴い、メモリクリア時間が長くなる。その
結果、システム起動時間が長くなり、ウォッチドッグリ
セットがかかってしまう等の弊害を起こしていた。この
ような不具合を解消する発明として、前述したように、
特開平６−６７９９４号公報がある。
【０００３】
【発明が解決しようとする課題】しかしながら、特開平
６−６７９９４号公報に示されるようなメモリクリア方
法においては、複数個の揮発性メモリを持つ装置のメモ
リクリア時間は短縮することができるもののの、１個の
揮発性メモリしか持たない装置、もしくは複数の揮発性
メモリを有していても揮発性メモリのデータバス幅の和
がＣＰＵのデータバス幅以下である装置（例えば８ビッ
ト幅のＳＲＡＭ２個を１６ビットのデータバスを持つＣ
ＰＵに並列に接続する場合、ＣＰＵが８ビット幅のＳＲ
ＡＭ２個に対して、特別な回路を付加することなく、同
時にリード・ライトが可能である）には、効果を発揮し
ないものであった。本発明は、このような問題点を解決
するためになされたものであり、揮発性メモリの個数に
関わらずメモリクリア時間を短縮することが可能な画像
形成装置及びそのメモリクリア方法を提供することを目
的とするものである。
６−６７９９４号公報に示されるようなメモリクリア方
法においては、複数個の揮発性メモリを持つ装置のメモ
リクリア時間は短縮することができるもののの、１個の
揮発性メモリしか持たない装置、もしくは複数の揮発性
メモリを有していても揮発性メモリのデータバス幅の和
がＣＰＵのデータバス幅以下である装置（例えば８ビッ
ト幅のＳＲＡＭ２個を１６ビットのデータバスを持つＣ
ＰＵに並列に接続する場合、ＣＰＵが８ビット幅のＳＲ
ＡＭ２個に対して、特別な回路を付加することなく、同
時にリード・ライトが可能である）には、効果を発揮し
ないものであった。本発明は、このような問題点を解決
するためになされたものであり、揮発性メモリの個数に
関わらずメモリクリア時間を短縮することが可能な画像
形成装置及びそのメモリクリア方法を提供することを目
的とするものである。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、装置制御のプログラムを記
憶する不揮発性メモリと、前記不揮発性メモリに記憶さ
れた前記プログラムにもとづいて装置を制御するＣＰＵ
と、ＣＰＵがデータ処理を行う際に一時的にデータを保
存する揮発性メモリとを備えた画像形成装置において、
前記揮発性メモリに対するメモリクリア処理を実行する
ＤＭＡコントローラを前記ＣＰＵに内蔵した画像形成装
置を最も主要な特徴とする。請求項２記載の発明は、メ
モリクリアパターン値を保持する前記不揮発性メモリの
内容に基づき、前記揮発性メモリに対するメモリクリア
を実行する請求項１記載の画像形成装置を主要な特徴と
する。請求項３記載の発明は、メモリクリアパターン値
を保持する前記揮発性メモリの内容に基づき、前記揮発
性メモリに対するメモリクリアを実行する請求項１記載
の画像形成装置を主要な特徴とする。請求項４記載の発
明は、メモリクリアパターン値を保持する前記ＣＰＵの
内部レジスタの内容に基づき、前記揮発性メモリに対す
るメモリクリアを実行する請求項１記載の画像形成装置
を主要な特徴とする。請求項５記載の発明では、前記Ｃ
ＰＵは揮発性メモリを内蔵し、メモリクリアパターン値
を保持するＣＰＵ内蔵揮発性メモリの内容に基づき、前
記揮発性メモリに対するメモリクリアを実行する請求項
１記載の画像形成装置を主要な特徴とする。
に、請求項１記載の発明は、装置制御のプログラムを記
憶する不揮発性メモリと、前記不揮発性メモリに記憶さ
れた前記プログラムにもとづいて装置を制御するＣＰＵ
と、ＣＰＵがデータ処理を行う際に一時的にデータを保
存する揮発性メモリとを備えた画像形成装置において、
前記揮発性メモリに対するメモリクリア処理を実行する
ＤＭＡコントローラを前記ＣＰＵに内蔵した画像形成装
置を最も主要な特徴とする。請求項２記載の発明は、メ
モリクリアパターン値を保持する前記不揮発性メモリの
内容に基づき、前記揮発性メモリに対するメモリクリア
を実行する請求項１記載の画像形成装置を主要な特徴と
する。請求項３記載の発明は、メモリクリアパターン値
を保持する前記揮発性メモリの内容に基づき、前記揮発
性メモリに対するメモリクリアを実行する請求項１記載
の画像形成装置を主要な特徴とする。請求項４記載の発
明は、メモリクリアパターン値を保持する前記ＣＰＵの
内部レジスタの内容に基づき、前記揮発性メモリに対す
るメモリクリアを実行する請求項１記載の画像形成装置
を主要な特徴とする。請求項５記載の発明では、前記Ｃ
ＰＵは揮発性メモリを内蔵し、メモリクリアパターン値
を保持するＣＰＵ内蔵揮発性メモリの内容に基づき、前
記揮発性メモリに対するメモリクリアを実行する請求項
１記載の画像形成装置を主要な特徴とする。
【０００５】請求項６記載の発明は、画像形成装置のプ
ログラムを記憶する不揮発性メモリと、前記不揮発性メ
モリに記憶された前記プログラムにもとづいて装置を制
御するＣＰＵと、ＣＰＵがデータ処理を行う際に一時的
にデータを保存する揮発性メモリとを備え、前記ＣＰＵ
はＤＭＡコントローラを内蔵する画像形成装置のメモリ
クリア方法において、前記揮発性メモリに対するメモリ
クリア処理を、前記ＤＭＡコントローラを使用して実行
する画像形成装置のメモリクリア方法を最も主要な特徴
とする。請求項７記載の発明は、メモリクリアパターン
値を保持する前記不揮発性メモリの内容に基づき、前記
揮発性メモリに対するメモリクリアを実行する請求項６
記載の画像形成装置のメモリクリア方法を主要な特徴と
する。請求項８記載の発明は、メモリクリアパターン値
を保持する前記揮発性メモリの内容に基づき、前記揮発
性メモリに対するメモリクリアを実行する請求項６記載
の画像形成装置のメモリクリア方法を主要な特徴とす
る。請求項９記載の発明は、メモリクリアパターン値を
保持する前記ＣＰＵの内部レジスタの内容に基づき、前
記揮発性メモリに対するメモリクリアを実行する請求項
６記載の画像形成装置のメモリクリア方法を主要な特徴
とする。請求項１０記載の発明では、前記ＣＰＵは揮発
性メモリを内蔵し、メモリクリアパターン値を保持する
ＣＰＵ内蔵揮発性メモリの内容に基づき、前記揮発性メ
モリに対するメモリクリアを実行する請求項６記載の画
像形成装置のメモリクリア方法を主要な特徴とする。本
発明では、メモリクリアをＤＭＡ(ダイレクトメモリア
クセス)コントローラを使用して実行する。ＤＭＡコン
トローラを使用することにより、ＤＭＡコントローラの
レジスタ設定以外では、ＣＰＵが、画像形成装置のプロ
グラムを記憶する不揮発性メモリから逐次プログラムを
リードする動作（プログラムのフェッチ）が不要とな
る。また、アドレスインクリメント、及び最終アドレス
に達したか否かの比較判定もＤＭＡコントローラが実行
するため不要となる。結果的に、ＤＭＡコントローラの
レジスタ設定終了後は、ＤＭＡリード（所定のデータを
ＣＰＵ空間上の何れかからリードする）、ＤＭＡライト
（ＤＭＡリードした所定のデータを揮発性メモリにライ
トする）の２つの動作を行えばよいことになり、メモリ
クリア時間が短縮される。
ログラムを記憶する不揮発性メモリと、前記不揮発性メ
モリに記憶された前記プログラムにもとづいて装置を制
御するＣＰＵと、ＣＰＵがデータ処理を行う際に一時的
にデータを保存する揮発性メモリとを備え、前記ＣＰＵ
はＤＭＡコントローラを内蔵する画像形成装置のメモリ
クリア方法において、前記揮発性メモリに対するメモリ
クリア処理を、前記ＤＭＡコントローラを使用して実行
する画像形成装置のメモリクリア方法を最も主要な特徴
とする。請求項７記載の発明は、メモリクリアパターン
値を保持する前記不揮発性メモリの内容に基づき、前記
揮発性メモリに対するメモリクリアを実行する請求項６
記載の画像形成装置のメモリクリア方法を主要な特徴と
する。請求項８記載の発明は、メモリクリアパターン値
を保持する前記揮発性メモリの内容に基づき、前記揮発
性メモリに対するメモリクリアを実行する請求項６記載
の画像形成装置のメモリクリア方法を主要な特徴とす
る。請求項９記載の発明は、メモリクリアパターン値を
保持する前記ＣＰＵの内部レジスタの内容に基づき、前
記揮発性メモリに対するメモリクリアを実行する請求項
６記載の画像形成装置のメモリクリア方法を主要な特徴
とする。請求項１０記載の発明では、前記ＣＰＵは揮発
性メモリを内蔵し、メモリクリアパターン値を保持する
ＣＰＵ内蔵揮発性メモリの内容に基づき、前記揮発性メ
モリに対するメモリクリアを実行する請求項６記載の画
像形成装置のメモリクリア方法を主要な特徴とする。本
発明では、メモリクリアをＤＭＡ(ダイレクトメモリア
クセス)コントローラを使用して実行する。ＤＭＡコン
トローラを使用することにより、ＤＭＡコントローラの
レジスタ設定以外では、ＣＰＵが、画像形成装置のプロ
グラムを記憶する不揮発性メモリから逐次プログラムを
リードする動作（プログラムのフェッチ）が不要とな
る。また、アドレスインクリメント、及び最終アドレス
に達したか否かの比較判定もＤＭＡコントローラが実行
するため不要となる。結果的に、ＤＭＡコントローラの
レジスタ設定終了後は、ＤＭＡリード（所定のデータを
ＣＰＵ空間上の何れかからリードする）、ＤＭＡライト
（ＤＭＡリードした所定のデータを揮発性メモリにライ
トする）の２つの動作を行えばよいことになり、メモリ
クリア時間が短縮される。
【０００６】
【発明の実施の形態】以下、図面により本発明の実施の
形態を詳細に説明する。図１は本発明の実施の形態に係
る画像形成装置における制御装置の機能ブロック図、図
２は図１のＣＰＵのメモリマップを示す図である。本実
施形態の制御装置は、ＣＰＵ１、フラッシュＲＯＭ２、
ＳＲＡＭ３から構成されている。ＣＰＵ１は、内蔵ＲＡ
Ｍ１１、ＤＭＡコントローラ(ＤＭＡＣ)１２を有する。
ＣＰＵ１は、この画像形成装置の制御処理をフラッシュ
ＲＯＭ２に記憶されたプログラムに基づいて行う。フラ
ッシュＲＯＭ２は、ＣＰＵ１が実行するプログラム及び
図示しない操作部表示データを記憶するメモリであり、
一括消去型の電気的書き換え可能な不揮発性半導体メモ
リであるフラッシュメモリが用いられている。ＳＲＡＭ
３はＣＰＵ１のワーキングメモリとして使用される。
形態を詳細に説明する。図１は本発明の実施の形態に係
る画像形成装置における制御装置の機能ブロック図、図
２は図１のＣＰＵのメモリマップを示す図である。本実
施形態の制御装置は、ＣＰＵ１、フラッシュＲＯＭ２、
ＳＲＡＭ３から構成されている。ＣＰＵ１は、内蔵ＲＡ
Ｍ１１、ＤＭＡコントローラ(ＤＭＡＣ)１２を有する。
ＣＰＵ１は、この画像形成装置の制御処理をフラッシュ
ＲＯＭ２に記憶されたプログラムに基づいて行う。フラ
ッシュＲＯＭ２は、ＣＰＵ１が実行するプログラム及び
図示しない操作部表示データを記憶するメモリであり、
一括消去型の電気的書き換え可能な不揮発性半導体メモ
リであるフラッシュメモリが用いられている。ＳＲＡＭ
３はＣＰＵ１のワーキングメモリとして使用される。
【０００７】次に本発明の制御装置の動作の説明を行
う。本発明では、メモリクリアを、ＤＭＡコントローラ
１２を使用して実行する。ＤＭＡコントローラ１２を使
用することにより、ＤＭＡコントローラ１２のレジスタ
設定以外では、ＣＰＵ１が画像形成装置のプログラムを
記憶する不揮発性メモリから逐次プログラムをリードす
る動作（プログラムのフェッチ）が不要となる。また、
アドレスインクリメント、及び最終アドレスに達したか
否かの比較判定もＤＭＡコントローラ１２が実行するた
め不要となる。結果的に、ＤＭＡコントローラ１２のレ
ジスタ設定終了後は、ＤＭＡリード（所定のデータをＣ
ＰＵ空間上の何れかからリードする）、ＤＭＡライト
（ＤＭＡリードした所定のデータを揮発性メモリにライ
トする）の２つの動作を行えばよいことになり、メモリ
クリア時間が短縮される。また、メモリクリア動作中の
ＤＭＡライトは、ＳＲＡＭ３に対して実行する必要があ
るため、ＤＭＡライト時間はＳＲＡＭアクセス時間に固
定であるが、ＤＭＡリードは、メモリクリア用の所定の
データがリードできるアドレスであればどのデバイスか
ら行ってもよい。このため、制御装置上で使用されるフ
ラッシュＲＯＭ２、ＳＲＡＭ３、内蔵レジスタ、内蔵Ｒ
ＡＭ１１の中で最もアクセス時間の速いアドレスからＤ
ＭＡリードを行えばＤＭＡリード時間を短縮でき、その
結果、メモリクリア時間が短縮される。図２に示すよう
に、フラッシュＲＯＭ２のアクセス時間が最も短い場合
は、フラッシュＲＯＭ２をＤＭＡリード先として設定す
る。プログラム上にメモリクリア用データを予め書込ん
でおき、そのアドレスをＤＭＡリード先としてＤＭＡコ
ントローラ１２のレジスタを設定する。同様に、ＳＲＡ
Ｍ３、内蔵レジスタ、内蔵ＲＡＭ１１をＤＭＡリード先
とする場合は、一回だけメモリクリア用データを１アド
レスにのみライトし、その後、そのアドレスをＤＭＡリ
ード先としてＤＭＡコントローラのレジスタを設定す
る。
う。本発明では、メモリクリアを、ＤＭＡコントローラ
１２を使用して実行する。ＤＭＡコントローラ１２を使
用することにより、ＤＭＡコントローラ１２のレジスタ
設定以外では、ＣＰＵ１が画像形成装置のプログラムを
記憶する不揮発性メモリから逐次プログラムをリードす
る動作（プログラムのフェッチ）が不要となる。また、
アドレスインクリメント、及び最終アドレスに達したか
否かの比較判定もＤＭＡコントローラ１２が実行するた
め不要となる。結果的に、ＤＭＡコントローラ１２のレ
ジスタ設定終了後は、ＤＭＡリード（所定のデータをＣ
ＰＵ空間上の何れかからリードする）、ＤＭＡライト
（ＤＭＡリードした所定のデータを揮発性メモリにライ
トする）の２つの動作を行えばよいことになり、メモリ
クリア時間が短縮される。また、メモリクリア動作中の
ＤＭＡライトは、ＳＲＡＭ３に対して実行する必要があ
るため、ＤＭＡライト時間はＳＲＡＭアクセス時間に固
定であるが、ＤＭＡリードは、メモリクリア用の所定の
データがリードできるアドレスであればどのデバイスか
ら行ってもよい。このため、制御装置上で使用されるフ
ラッシュＲＯＭ２、ＳＲＡＭ３、内蔵レジスタ、内蔵Ｒ
ＡＭ１１の中で最もアクセス時間の速いアドレスからＤ
ＭＡリードを行えばＤＭＡリード時間を短縮でき、その
結果、メモリクリア時間が短縮される。図２に示すよう
に、フラッシュＲＯＭ２のアクセス時間が最も短い場合
は、フラッシュＲＯＭ２をＤＭＡリード先として設定す
る。プログラム上にメモリクリア用データを予め書込ん
でおき、そのアドレスをＤＭＡリード先としてＤＭＡコ
ントローラ１２のレジスタを設定する。同様に、ＳＲＡ
Ｍ３、内蔵レジスタ、内蔵ＲＡＭ１１をＤＭＡリード先
とする場合は、一回だけメモリクリア用データを１アド
レスにのみライトし、その後、そのアドレスをＤＭＡリ
ード先としてＤＭＡコントローラのレジスタを設定す
る。
【０００８】
【発明の効果】以上説明したように、請求項１、６記載
の発明によれば、ＤＭＡコントローラを使用することに
より、プログラムフェッチ、アドレスインクリメント、
アドレス（転送回数）判定が不要になるので、メモリク
リア時間を短縮することができる。請求項２、７記載の
発明によれば、ＤＭＡリードをフラッシュＲＯＭ(不揮
発性メモリ)から行うので、ＣＰＵ空間上の他のメモ
リ、レジスタ等のアクセス時間に比べて、フラッシュＲ
ＯＭのアクセス時間が短い場合、ＤＭＡリード時間を最
短とすることができ、その結果メモリクリア時間を短縮
することができる。請求項３、８記載の発明によれば、
ＤＭＡリードをＳＲＡＭ(揮発性メモリ)から行うので、
ＣＰＵ空間上の他のメモリ、レジスタ等のアクセス時間
に比べて、ＳＲＡＭのアクセス時間が短い場合、ＤＭＡ
リード時間を最短とすることができ、その結果メモリク
リア時間を短縮することができる。請求項４、９記載の
発明によれば、ＤＭＡリードをＣＰＵの内部レジスタか
ら行うので、ＣＰＵ空間上の他のメモリ、レジスタ等の
アクセス時間に比べて、ＣＰＵの内部レジスタのアクセ
ス時間が短い場合、ＤＭＡリード時間を最短とすること
ができ、その結果メモリクリア時間を短縮することがで
きる。請求項５、１０記載の発明によれば、ＤＭＡリー
ドをＣＰＵ内蔵ＲＡＭから行うので、ＣＰＵ空間上の他
のメモリ、レジスタ等のアクセス時間に比べて、ＣＰＵ
内部ＲＡＭのアクセス時間が短い場合、ＤＭＡリード時
間を最短とすることができ、その結果メモリクリア時間
を短縮することができる。
の発明によれば、ＤＭＡコントローラを使用することに
より、プログラムフェッチ、アドレスインクリメント、
アドレス（転送回数）判定が不要になるので、メモリク
リア時間を短縮することができる。請求項２、７記載の
発明によれば、ＤＭＡリードをフラッシュＲＯＭ(不揮
発性メモリ)から行うので、ＣＰＵ空間上の他のメモ
リ、レジスタ等のアクセス時間に比べて、フラッシュＲ
ＯＭのアクセス時間が短い場合、ＤＭＡリード時間を最
短とすることができ、その結果メモリクリア時間を短縮
することができる。請求項３、８記載の発明によれば、
ＤＭＡリードをＳＲＡＭ(揮発性メモリ)から行うので、
ＣＰＵ空間上の他のメモリ、レジスタ等のアクセス時間
に比べて、ＳＲＡＭのアクセス時間が短い場合、ＤＭＡ
リード時間を最短とすることができ、その結果メモリク
リア時間を短縮することができる。請求項４、９記載の
発明によれば、ＤＭＡリードをＣＰＵの内部レジスタか
ら行うので、ＣＰＵ空間上の他のメモリ、レジスタ等の
アクセス時間に比べて、ＣＰＵの内部レジスタのアクセ
ス時間が短い場合、ＤＭＡリード時間を最短とすること
ができ、その結果メモリクリア時間を短縮することがで
きる。請求項５、１０記載の発明によれば、ＤＭＡリー
ドをＣＰＵ内蔵ＲＡＭから行うので、ＣＰＵ空間上の他
のメモリ、レジスタ等のアクセス時間に比べて、ＣＰＵ
内部ＲＡＭのアクセス時間が短い場合、ＤＭＡリード時
間を最短とすることができ、その結果メモリクリア時間
を短縮することができる。
【図１】本発明の実施の形態に係る画像形成装置におけ
る制御装置の機能ブロック図である。
る制御装置の機能ブロック図である。
【図２】図１のＣＰＵのメモリマップを示す図である。
【図３】メモリクリア処理のフローチャートである。
１ ＣＰＵ、２ フラッシュＲＯＭ(不揮発性メモリ)、
３ ＳＲＡＭ(揮発性メモリ)、１１ 内蔵ＲＡＭ、１２
ＤＭＡコントローラ
３ ＳＲＡＭ(揮発性メモリ)、１１ 内蔵ＲＡＭ、１２
ＤＭＡコントローラ
Claims (10)
- 【請求項１】 装置制御のプログラムを記憶する不揮発
性メモリと、前記不揮発性メモリに記憶された前記プロ
グラムにもとづいて装置を制御するＣＰＵと、ＣＰＵが
データ処理を行う際に一時的にデータを保存する揮発性
メモリとを備えた画像形成装置において、前記揮発性メ
モリに対するメモリクリア処理を実行するＤＭＡコント
ローラを前記ＣＰＵに内蔵したことを特徴とする画像形
成装置。 - 【請求項２】 メモリクリアパターン値を保持する前記
不揮発性メモリの内容に基づき、前記揮発性メモリに対
するメモリクリアを実行することを特徴とする請求項１
記載の画像形成装置。 - 【請求項３】 メモリクリアパターン値を保持する前記
揮発性メモリの内容に基づき、前記揮発性メモリに対す
るメモリクリアを実行することを特徴とする請求項１記
載の画像形成装置。 - 【請求項４】 メモリクリアパターン値を保持する前記
ＣＰＵの内部レジスタの内容に基づき、前記揮発性メモ
リに対するメモリクリアを実行することを特徴とする請
求項１記載の画像形成装置。 - 【請求項５】 前記ＣＰＵは揮発性メモリを内蔵し、メ
モリクリアパターン値を保持するＣＰＵ内蔵揮発性メモ
リの内容に基づき、前記揮発性メモリに対するメモリク
リアを実行することを特徴とする請求項１記載の画像形
成装置。 - 【請求項６】 画像形成装置のプログラムを記憶する不
揮発性メモリと、前記不揮発性メモリに記憶された前記
プログラムにもとづいて装置を制御するＣＰＵと、ＣＰ
Ｕがデータ処理を行う際に一時的にデータを保存する揮
発性メモリとを備え、前記ＣＰＵはＤＭＡコントローラ
を内蔵する画像形成装置のメモリクリア方法において、
前記揮発性メモリに対するメモリクリア処理を、前記Ｄ
ＭＡコントローラを使用して実行することを特徴とする
画像形成装置のメモリクリア方法。 - 【請求項７】 メモリクリアパターン値を保持する前記
不揮発性メモリの内容に基づき、前記揮発性メモリに対
するメモリクリアを実行することを特徴とする請求項６
記載の画像形成装置のメモリクリア方法。 - 【請求項８】 メモリクリアパターン値を保持する前記
揮発性メモリの内容に基づき、前記揮発性メモリに対す
るメモリクリアを実行することを特徴とする請求項６記
載の画像形成装置のメモリクリア方法。 - 【請求項９】 メモリクリアパターン値を保持する前記
ＣＰＵの内部レジスタの内容に基づき、前記揮発性メモ
リに対するメモリクリアを実行することを特徴とする請
求項６記載の画像形成装置のメモリクリア方法。 - 【請求項１０】 前記ＣＰＵは揮発性メモリを内蔵し、
メモリクリアパターン値を保持するＣＰＵ内蔵揮発性メ
モリの内容に基づき、前記揮発性メモリに対するメモリ
クリアを実行することを特徴とする請求項６記載の画像
形成装置のメモリクリア方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002146747A JP2003337668A (ja) | 2002-05-21 | 2002-05-21 | 画像形成装置及びそのメモリクリア方法 |
Applications Claiming Priority (1)
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|---|---|---|---|---|
| JP2012203864A (ja) * | 2011-03-28 | 2012-10-22 | Toshiba Corp | メモリシステム、コントローラ、およびメモリシステムの制御方法 |
| CN114594905A (zh) * | 2020-12-04 | 2022-06-07 | 国际商业机器公司 | 自清除数据移动辅助(dma)引擎 |
-
2002
- 2002-05-21 JP JP2002146747A patent/JP2003337668A/ja active Pending
Cited By (3)
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| JP2012203864A (ja) * | 2011-03-28 | 2012-10-22 | Toshiba Corp | メモリシステム、コントローラ、およびメモリシステムの制御方法 |
| US9053007B2 (en) | 2011-03-28 | 2015-06-09 | Kabushiki Kaisha Toshiba | Memory system, controller, and method for controlling memory system |
| CN114594905A (zh) * | 2020-12-04 | 2022-06-07 | 国际商业机器公司 | 自清除数据移动辅助(dma)引擎 |
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