JP2001290792A - フラッシュメモリ内蔵マイクロコンピュータ - Google Patents
フラッシュメモリ内蔵マイクロコンピュータInfo
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Abstract
(57)【要約】
【課題】 マイクロコンピュータ内蔵のフラッシュメモ
リの分割された各ブロック毎に書き換え実施回数を示す
レジスタが必要であり、書き換え可能回数レジスタが一
つである場合、耐久性の最も低いブロックに書き換え回
数を制限された。 【解決手段】 書き換え回数の異なる複数のブロックを
備えるフラッシュメモリの各ブロックのなかである書き
換え回数より耐久性の高いブロックの情報を設定値とし
て指し示すブロック番号記憶レジスタと、前記レジスタ
の設定値の指し示すブロックにデータ書き換えブロック
のアドレスを変換することを可能にする手段を備えたこ
とを特徴とし、書き換え回数の耐久性の高いブロックを
用いる事を半導体チップ１個ごとに実現できるという作
用が得られる。
リの分割された各ブロック毎に書き換え実施回数を示す
レジスタが必要であり、書き換え可能回数レジスタが一
つである場合、耐久性の最も低いブロックに書き換え回
数を制限された。 【解決手段】 書き換え回数の異なる複数のブロックを
備えるフラッシュメモリの各ブロックのなかである書き
換え回数より耐久性の高いブロックの情報を設定値とし
て指し示すブロック番号記憶レジスタと、前記レジスタ
の設定値の指し示すブロックにデータ書き換えブロック
のアドレスを変換することを可能にする手段を備えたこ
とを特徴とし、書き換え回数の耐久性の高いブロックを
用いる事を半導体チップ１個ごとに実現できるという作
用が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、基板実装後に不揮
発性データの書き換えを可能にする、フラッシュメモリ
内蔵マイクロコンピュータに関するものである。
発性データの書き換えを可能にする、フラッシュメモリ
内蔵マイクロコンピュータに関するものである。
【０００２】
【従来の技術】従来、マイクロコンピュータ５０に内蔵
されるフラッシュメモリの書き換え制御回路は図５に示
す構成をとり、ブロック分割されたフラッシュメモリ５
１の任意のブロック５１１〜５１４のデータを書き換え
る場合に、選択信号５２で選択されたゲート５３を通り
出力される各ブロックごとの書き換え実施回数を格納す
る書換回数レジスタ５４の値と、フラッシュメモリの各
ブロック共通の書き換え可能回数の情報を格納する書換
可能回数レジスタ５５の値とを比較回路５６で大小比較
し、書き換え可能回数に達したブロックに対して、選択
信号５２で選択されたゲート５７を通り該当ブロックの
使用可否レジスタ５８の値を変更し、それ以降の書き換
えが行われないようにして、各ブロックの書き換え回数
の制限を行っていた。また、フラッシュメモリ５１の各
ブロックでデータの書き換えが行われるたびに、加算器
５９によりインクリメントされた回数が選択信号５２に
より選択されたゲート６０を通して該当ブロックの書換
回数レジスタ５４の値として保存される。また、フラッ
シュメモリの任意のブロック５１１〜５１４のデータの
書き換えを許可する場合、各ブロックごとに使用可否レ
ジスタ５８を持ち、各使用可否レジスタ５８の設定値に
より、各ブロックの書き込みを許可していた。
されるフラッシュメモリの書き換え制御回路は図５に示
す構成をとり、ブロック分割されたフラッシュメモリ５
１の任意のブロック５１１〜５１４のデータを書き換え
る場合に、選択信号５２で選択されたゲート５３を通り
出力される各ブロックごとの書き換え実施回数を格納す
る書換回数レジスタ５４の値と、フラッシュメモリの各
ブロック共通の書き換え可能回数の情報を格納する書換
可能回数レジスタ５５の値とを比較回路５６で大小比較
し、書き換え可能回数に達したブロックに対して、選択
信号５２で選択されたゲート５７を通り該当ブロックの
使用可否レジスタ５８の値を変更し、それ以降の書き換
えが行われないようにして、各ブロックの書き換え回数
の制限を行っていた。また、フラッシュメモリ５１の各
ブロックでデータの書き換えが行われるたびに、加算器
５９によりインクリメントされた回数が選択信号５２に
より選択されたゲート６０を通して該当ブロックの書換
回数レジスタ５４の値として保存される。また、フラッ
シュメモリの任意のブロック５１１〜５１４のデータの
書き換えを許可する場合、各ブロックごとに使用可否レ
ジスタ５８を持ち、各使用可否レジスタ５８の設定値に
より、各ブロックの書き込みを許可していた。
【０００３】
【発明が解決しようとする課題】機器組み込み制御用マ
イクロコンピュータに内蔵されるフラッシュメモリのデ
ータの書き換えは、局所的なものである場合が多い。し
かしながら、図５の従来の構成では、分割されたフラッ
シュメモリの各ブロックの書き換え実施回数をレジスタ
に持つ必要があった。また、書き換え可能回数レジスタ
が一つである場合、耐久性の最も低いブロックの書き換
え回数に書き換え回数を制限されてしまうことがあっ
た。さらに、フラッシュメモリのデータの書き換えの許
可を行う場合、許可する各ブロックごとに使用可否レジ
スタの値を設定する必要があった。
イクロコンピュータに内蔵されるフラッシュメモリのデ
ータの書き換えは、局所的なものである場合が多い。し
かしながら、図５の従来の構成では、分割されたフラッ
シュメモリの各ブロックの書き換え実施回数をレジスタ
に持つ必要があった。また、書き換え可能回数レジスタ
が一つである場合、耐久性の最も低いブロックの書き換
え回数に書き換え回数を制限されてしまうことがあっ
た。さらに、フラッシュメモリのデータの書き換えの許
可を行う場合、許可する各ブロックごとに使用可否レジ
スタの値を設定する必要があった。
【０００４】本発明は、将来的にフラッシュメモリの書
き換え回数の耐久性が現在よりも向上した場合、分割さ
れたフラッシュメモリの各ブロックのなかで書き換え回
数の耐久性が高いブロックを選択的に用いることを半導
体チップ１個ごとに制御できるというフラッシュメモリ
内蔵マイクロコンピュータの提供と、フラッシュメモリ
のデータ書き換え許可を、命令実行時に許可するマイク
ロコンピュータの提供とを目的とする。
き換え回数の耐久性が現在よりも向上した場合、分割さ
れたフラッシュメモリの各ブロックのなかで書き換え回
数の耐久性が高いブロックを選択的に用いることを半導
体チップ１個ごとに制御できるというフラッシュメモリ
内蔵マイクロコンピュータの提供と、フラッシュメモリ
のデータ書き換え許可を、命令実行時に許可するマイク
ロコンピュータの提供とを目的とする。
【０００５】
【課題を解決するための手段】この課題を解決するため
に、本発明のフラッシュメモリ内蔵マイクロコンピュー
タは、フラッシュメモリの分割された各ブロックのなか
で、ある書き換え回数より耐久性の高いブロックの情報
を設定値として指し示すブロック番号記憶レジスタと、
前記ブロック番号記憶レジスタの指し示すブロックにデ
ータ書き換えブロックのアドレスを変換することを可能
にする手段とを備えたことを特徴とする。
に、本発明のフラッシュメモリ内蔵マイクロコンピュー
タは、フラッシュメモリの分割された各ブロックのなか
で、ある書き換え回数より耐久性の高いブロックの情報
を設定値として指し示すブロック番号記憶レジスタと、
前記ブロック番号記憶レジスタの指し示すブロックにデ
ータ書き換えブロックのアドレスを変換することを可能
にする手段とを備えたことを特徴とする。
【０００６】ここで、前記ブロック番号記憶レジスタは
不揮発性メモリとしてもよい。
不揮発性メモリとしてもよい。
【０００７】これにより、分割されたフラッシュメモリ
の各ブロックの中である書き換え回数より耐久性の高い
ブロックを用いる事を半導体チップ１個ごとに実現でき
るという作用が得られる。
の各ブロックの中である書き換え回数より耐久性の高い
ブロックを用いる事を半導体チップ１個ごとに実現でき
るという作用が得られる。
【０００８】また、本発明のフラッシュメモリ内蔵マイ
クロコンピュータは、フラッシュメモリの分割された各
ブロックのなかで、ある書き換え回数より耐久性の高い
ブロックの情報を設定値として指し示すブロック番号記
憶レジスタと、前記ブロック番号記憶レジスタの指し示
すブロックのデータ書き換えのみ許可し、前記ブロック
番号記憶レジスタの指し示すブロック以外の分割ブロッ
クのデータ書き換えを保護する手段とを備えたことを特
徴とする。
クロコンピュータは、フラッシュメモリの分割された各
ブロックのなかで、ある書き換え回数より耐久性の高い
ブロックの情報を設定値として指し示すブロック番号記
憶レジスタと、前記ブロック番号記憶レジスタの指し示
すブロックのデータ書き換えのみ許可し、前記ブロック
番号記憶レジスタの指し示すブロック以外の分割ブロッ
クのデータ書き換えを保護する手段とを備えたことを特
徴とする。
【０００９】ここで、前記ブロック番号記憶レジスタは
不揮発性メモリとしてもよい。
不揮発性メモリとしてもよい。
【００１０】これにより、フラッシュメモリのデータの
書き換え保護を容易に実現することができるという作用
が得られる。
書き換え保護を容易に実現することができるという作用
が得られる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１、図２、図３、図４を用いて説明する。
て、図１、図２、図３、図４を用いて説明する。
【００１２】図１は、本発明の一実施形態であるフラッ
シュメモリ内蔵マイクロコンピュータのフラッシュメモ
リのデータ書き換えを行うシステムの構成図である。
シュメモリ内蔵マイクロコンピュータのフラッシュメモ
リのデータ書き換えを行うシステムの構成図である。
【００１３】１１は、マイクロコンピュータである。
【００１４】１２は、マイクロコンピュータ１１に内蔵
されるフラッシュメモリである。
されるフラッシュメモリである。
【００１５】１２１〜１２４は、フラッシュメモリ１２
の物理アドレスによる分割ブロックである。
の物理アドレスによる分割ブロックである。
【００１６】１３は、フラッシュメモリ１２の中である
書き換え回数より耐久性の高いブロック番号を記憶する
ブロック番号記憶レジスタである。
書き換え回数より耐久性の高いブロック番号を記憶する
ブロック番号記憶レジスタである。
【００１７】１４は、フラッシュメモリ１２にデータを
書き換えるためのデータ書き換え装置である。
書き換えるためのデータ書き換え装置である。
【００１８】１５は、ブロック番号記憶レジスタ１３の
値をデータ書き換え装置１４へ読み出すデータバスであ
る。
値をデータ書き換え装置１４へ読み出すデータバスであ
る。
【００１９】１６は、フラッシュメモリ１２の書き換え
データを格納する格納メモリである。
データを格納する格納メモリである。
【００２０】１６１〜１６４は、フラッシュメモリ１２
の物理アドレス分割ブロック１２１〜１２４に対応す
る、論理アドレス分割ブロックである。
の物理アドレス分割ブロック１２１〜１２４に対応す
る、論理アドレス分割ブロックである。
【００２１】１７は、格納メモリ１６の分割ブロック１
６１〜１６４のデータの再配置を行うコンパイラであ
る。
６１〜１６４のデータの再配置を行うコンパイラであ
る。
【００２２】１８は、データ書き換え装置１４とコンパ
イラ１７を接続し、格納メモリ１６の分割ブロック１６
１〜１６４の書き換えデータを転送するデータバスであ
る。
イラ１７を接続し、格納メモリ１６の分割ブロック１６
１〜１６４の書き換えデータを転送するデータバスであ
る。
【００２３】１９は、データ書き換え装置１４とマイク
ロコンピュータ１１を接続し、フラッシュメモリ１２の
分割ブロック１２１〜１２４の書き換えデータを転送す
るデータバスである。
ロコンピュータ１１を接続し、フラッシュメモリ１２の
分割ブロック１２１〜１２４の書き換えデータを転送す
るデータバスである。
【００２４】以上のように構成された本発明の実施の形
態について、以下に動作を説明する。
態について、以下に動作を説明する。
【００２５】図１において、マイクロコンピュータ１１
に内蔵されるフラッシュメモリ１２の分割ブロック１２
１〜１２４の各ブロックのうち、どのブロックが最も書
き換え回数の耐久性が高いかを、マイクロコンピュータ
１１のチップ検査時に検査をし、その結果をブロック番
号記憶レジスタ１３に書き込む。例として、分割ブロッ
ク２ １２２が最も書き換え回数が多いブロックである
とする。次にデータ書き換え装置１４がデータバス１５
を通して読み込んだブロック番号記憶レジスタ１３の値
を、データバス１８を通してコンパイラ１７が読み込
む。コンパイラ１７はフラッシュメモリ１２へのデータ
の書き込み時、まずマイクロコンピュータ１１の基板実
装後にフラッシュメモリ１２の書き換えを実施する分割
ブロックのアドレスを、ブロック番号記憶レジスタ１３
に示されている分割ブロック２ １２２へ再配置するア
ドレス変換を行い、プログラム中で使用されている書き
換え実施ブロックのアドレスを、ブロック配置変換後の
アドレスへ再変換する。コンパイラ１７によりブロック
分割の再配置をしたプログラムは、格納メモリ１６にマ
ッピングされ、データ書き換え装置１４はこのデータを
データバス１９を通してフラッシュメモリ１２に書き込
む。
に内蔵されるフラッシュメモリ１２の分割ブロック１２
１〜１２４の各ブロックのうち、どのブロックが最も書
き換え回数の耐久性が高いかを、マイクロコンピュータ
１１のチップ検査時に検査をし、その結果をブロック番
号記憶レジスタ１３に書き込む。例として、分割ブロッ
ク２ １２２が最も書き換え回数が多いブロックである
とする。次にデータ書き換え装置１４がデータバス１５
を通して読み込んだブロック番号記憶レジスタ１３の値
を、データバス１８を通してコンパイラ１７が読み込
む。コンパイラ１７はフラッシュメモリ１２へのデータ
の書き込み時、まずマイクロコンピュータ１１の基板実
装後にフラッシュメモリ１２の書き換えを実施する分割
ブロックのアドレスを、ブロック番号記憶レジスタ１３
に示されている分割ブロック２ １２２へ再配置するア
ドレス変換を行い、プログラム中で使用されている書き
換え実施ブロックのアドレスを、ブロック配置変換後の
アドレスへ再変換する。コンパイラ１７によりブロック
分割の再配置をしたプログラムは、格納メモリ１６にマ
ッピングされ、データ書き換え装置１４はこのデータを
データバス１９を通してフラッシュメモリ１２に書き込
む。
【００２６】例えば、マイクロコンピュータ１１の基板
実装後にフラッシュメモリ１２の書き換えブロックが分
割ブロック４ １２４であったとすると、ブロック番号
記憶レジスタ１３の値が分割ブロック２ １２２を示し
ているので、まず、コンパイラ１７がデータ書き換え装
置１４上の分割ブロック４ １６４と分割ブロック２１
６２のデータの配置を入れ替える。さらに、コンパイラ
１７はブロックを入れ替える前に分割ブロック１ １６
１〜３ １６３内で参照される分割ブロック４１６４内
のアドレスを、分割ブロック２ １６２のアドレスへと
変換する。このようにアドレス変換されたデータをデー
タ書き換え装置１４がフラッシュメモリ１２に書き込む
ことにより、以降の基板実装後のフラッシュメモリ１２
のデータ書き換えは、分割ブロック２ １２２を用いて
行う事になり、最も書き換え回数の耐久性の高いブロッ
クを用いる事ができる。
実装後にフラッシュメモリ１２の書き換えブロックが分
割ブロック４ １２４であったとすると、ブロック番号
記憶レジスタ１３の値が分割ブロック２ １２２を示し
ているので、まず、コンパイラ１７がデータ書き換え装
置１４上の分割ブロック４ １６４と分割ブロック２１
６２のデータの配置を入れ替える。さらに、コンパイラ
１７はブロックを入れ替える前に分割ブロック１ １６
１〜３ １６３内で参照される分割ブロック４１６４内
のアドレスを、分割ブロック２ １６２のアドレスへと
変換する。このようにアドレス変換されたデータをデー
タ書き換え装置１４がフラッシュメモリ１２に書き込む
ことにより、以降の基板実装後のフラッシュメモリ１２
のデータ書き換えは、分割ブロック２ １２２を用いて
行う事になり、最も書き換え回数の耐久性の高いブロッ
クを用いる事ができる。
【００２７】以上により、フラッシュメモリの分割され
た各ブロックの中で最も書き換え回数の耐久性の高いブ
ロックを、半導体チップ一個ごとに変更して使用するこ
とができる。
た各ブロックの中で最も書き換え回数の耐久性の高いブ
ロックを、半導体チップ一個ごとに変更して使用するこ
とができる。
【００２８】なお、上記実施形態のフラッシュメモリ内
蔵マイクロコンピュータでは、分割ブロックを４として
説明したが、分割ブロックが２以上の他の整数値に置き
換えても、同様の処理となる。
蔵マイクロコンピュータでは、分割ブロックを４として
説明したが、分割ブロックが２以上の他の整数値に置き
換えても、同様の処理となる。
【００２９】図２は、本発明の一実施形態であるフラッ
シュメモリ内蔵マイクロコンピュータのフラッシュメモ
リのデータ書き換えを行うシステムの構成図である。
シュメモリ内蔵マイクロコンピュータのフラッシュメモ
リのデータ書き換えを行うシステムの構成図である。
【００３０】２１は、マイクロコンピュータである。
【００３１】２２は、マイクロコンピュータ２１に内蔵
されるフラッシュメモリである。
されるフラッシュメモリである。
【００３２】２２１〜２２４は、フラッシュメモリ２２
の物理アドレスによる分割ブロックである。
の物理アドレスによる分割ブロックである。
【００３３】２３は、フラッシュメモリ２２の中である
書き換え回数より耐久性の高いブロック番号を記憶する
ブロック番号記憶レジスタである。
書き換え回数より耐久性の高いブロック番号を記憶する
ブロック番号記憶レジスタである。
【００３４】２４は、フラッシュメモリ２２の分割ブロ
ック２２１〜２２４のデータの再配置を行うアドレス変
換回路である。
ック２２１〜２２４のデータの再配置を行うアドレス変
換回路である。
【００３５】２５は、ブロック番号記憶レジスタ２３の
値をアドレス変換回路２４へ読み出すデータバスであ
る。
値をアドレス変換回路２４へ読み出すデータバスであ
る。
【００３６】２６は、マイクロコンピュータ２１内蔵の
ＣＰＵである。
ＣＰＵである。
【００３７】２７は、ＣＰＵ２６がアドレス変換回路２
４に発行し、フラッシュメモリ２２の論理アドレスを示
すアドレスバスである。
４に発行し、フラッシュメモリ２２の論理アドレスを示
すアドレスバスである。
【００３８】２８は、アドレス変換回路２４がフラッシ
ュメモリ２２の書き換えアドレスを指定するアドレスバ
スである。
ュメモリ２２の書き換えアドレスを指定するアドレスバ
スである。
【００３９】図３は、本発明の一実施形態であるフラッ
シュメモリ内蔵マイクロコンピュータのアドレス変換回
路の変換例である。
シュメモリ内蔵マイクロコンピュータのアドレス変換回
路の変換例である。
【００４０】３１は、アドレス変換前論理アドレスであ
る。
る。
【００４１】３１１〜３１４は、アドレス変換前論理ア
ドレス３１の分割ブロックである。
ドレス３１の分割ブロックである。
【００４２】３２は、アドレス変換回路２４内で実行さ
れるアドレス変換を示す。
れるアドレス変換を示す。
【００４３】３３は、アドレス変換３２によるアドレス
変換を実行した結果のアドレス変換後論理アドレスであ
る。
変換を実行した結果のアドレス変換後論理アドレスであ
る。
【００４４】３３１〜３３４は、アドレス変換後論理ア
ドレス３３の分割ブロックである。
ドレス３３の分割ブロックである。
【００４５】以上のように構成された本発明の実施の形
態について、以下に動作を説明する。
態について、以下に動作を説明する。
【００４６】図２において、マイクロコンピュータ２１
に内蔵されるフラッシュメモリ２２の分割ブロック２２
１〜２２４の各ブロックのうち、どのブロックが最も書
き換え回数の耐久性が高いかを、マイクロコンピュータ
２１のチップ検査時に検査をし、その結果をブロック番
号記憶レジスタ２３に書き込む。例として、分割ブロッ
ク２ ２２２が最も書き換え回数が多いブロックである
とする。
に内蔵されるフラッシュメモリ２２の分割ブロック２２
１〜２２４の各ブロックのうち、どのブロックが最も書
き換え回数の耐久性が高いかを、マイクロコンピュータ
２１のチップ検査時に検査をし、その結果をブロック番
号記憶レジスタ２３に書き込む。例として、分割ブロッ
ク２ ２２２が最も書き換え回数が多いブロックである
とする。
【００４７】アドレス変換回路２４はデータバス２５を
通してブロック番号記憶レジスタ２３の値を読み出し、
フラッシュメモリ２２に書き込むデータのうち、プログ
ラム中で使用されている書き換え実施ブロックのアドレ
スを、ブロック配置変換後のアドレスへ再変換する。ア
ドレス変換回路２４は変換されたアドレスをアドレスバ
ス２８を通してフラッシュメモリ２２に与え、このアド
レスにアクセスする。
通してブロック番号記憶レジスタ２３の値を読み出し、
フラッシュメモリ２２に書き込むデータのうち、プログ
ラム中で使用されている書き換え実施ブロックのアドレ
スを、ブロック配置変換後のアドレスへ再変換する。ア
ドレス変換回路２４は変換されたアドレスをアドレスバ
ス２８を通してフラッシュメモリ２２に与え、このアド
レスにアクセスする。
【００４８】例えば、書き換え実施ブロックが図３のア
ドレス変換前論理アドレス３１上のブロック３１４であ
ったとすると、そのアドレスの上位２ビットは、“１
１”である。これに対しブロック番号記憶レジスタ２３
に保存されている値は、分割ブロック２ ２２２を示す
“０１”であり、アドレス変換前論理アドレス３１上の
ブロック３１２を示す。ここで、アドレス変換回路２４
が書き換えブロックのアドレス変換３２を行うと、アド
レス変換後の論理アドレスの配置は、アドレス変換後論
理アドレス３３に示すように、ブロック２ ３３２のア
ドレスの上位２ビットが“１１”であり、ブロック４
３３４のアドレスの上位２ビットが“０１”となる。こ
のアドレス変換３２により、書き換えブロック３３４と
ブロック３３２のデータの入れ替えがＣＰＵ２６の命令
実行中にリアルタイムで実行される。
ドレス変換前論理アドレス３１上のブロック３１４であ
ったとすると、そのアドレスの上位２ビットは、“１
１”である。これに対しブロック番号記憶レジスタ２３
に保存されている値は、分割ブロック２ ２２２を示す
“０１”であり、アドレス変換前論理アドレス３１上の
ブロック３１２を示す。ここで、アドレス変換回路２４
が書き換えブロックのアドレス変換３２を行うと、アド
レス変換後の論理アドレスの配置は、アドレス変換後論
理アドレス３３に示すように、ブロック２ ３３２のア
ドレスの上位２ビットが“１１”であり、ブロック４
３３４のアドレスの上位２ビットが“０１”となる。こ
のアドレス変換３２により、書き換えブロック３３４と
ブロック３３２のデータの入れ替えがＣＰＵ２６の命令
実行中にリアルタイムで実行される。
【００４９】以上により、フラッシュメモリの分割され
た各ブロックの中で最も書き換え回数の耐久性の高いブ
ロックを、半導体チップ一個ごとに変更して使用するこ
とができる。
た各ブロックの中で最も書き換え回数の耐久性の高いブ
ロックを、半導体チップ一個ごとに変更して使用するこ
とができる。
【００５０】なお、上記実施形態のフラッシュメモリ内
蔵マイクロコンピュータでは、分割ブロックを４として
説明したが、分割ブロックが２以上の他の整数値に置き
換えても、同様の処理となる。
蔵マイクロコンピュータでは、分割ブロックを４として
説明したが、分割ブロックが２以上の他の整数値に置き
換えても、同様の処理となる。
【００５１】図４は、本発明の一実施形態であるフラッ
シュメモリ内蔵マイクロコンピュータのフラッシュメモ
リのデータ書き換えを行うシステムの構成図である。
シュメモリ内蔵マイクロコンピュータのフラッシュメモ
リのデータ書き換えを行うシステムの構成図である。
【００５２】４１は、マイクロコンピュータである。
【００５３】４２は、マイクロコンピュータ４１に内蔵
されるフラッシュメモリである。
されるフラッシュメモリである。
【００５４】４２１〜４２４は、フラッシュメモリ４２
の物理アドレスによる分割ブロックである。
の物理アドレスによる分割ブロックである。
【００５５】４３は、フラッシュメモリ４２の中である
書き換え回数より耐久性の高いブロック番号を記憶する
ブロック番号記憶レジスタである。
書き換え回数より耐久性の高いブロック番号を記憶する
ブロック番号記憶レジスタである。
【００５６】４４は、ブロック番号記憶レジスタ４３の
値によりフラッシュメモリ４２のデータ書き換えを許可
するフラッシュメモリ書き換え制御回路である。
値によりフラッシュメモリ４２のデータ書き換えを許可
するフラッシュメモリ書き換え制御回路である。
【００５７】４５は、ブロック番号記憶レジスタ４３の
値をフラッシュメモリ書き換え制御回路４４へ読み出す
データバスである。
値をフラッシュメモリ書き換え制御回路４４へ読み出す
データバスである。
【００５８】４６は、マイクロコンピュータ４１内蔵の
ＣＰＵである。
ＣＰＵである。
【００５９】４７は、ＣＰＵ４６がフラッシュメモリ書
き換え制御回路４４に出力し、フラッシュメモリ４２の
アドレスを示すアドレスバスである。
き換え制御回路４４に出力し、フラッシュメモリ４２の
アドレスを示すアドレスバスである。
【００６０】４８は、フラッシュメモリ書き換え制御回
路４４がフラッシュメモリ４２へ出力する書き換え制御
信号である。
路４４がフラッシュメモリ４２へ出力する書き換え制御
信号である。
【００６１】４９は、ＣＰＵ４６がフラッシュメモリ４
２のデータを書き換える命令実行中にアドレスバス４７
の指し示すフラッシュメモリ４２の分割ブロック４２１
〜４２４と、ブロック番号記憶レジスタ４３の指し示す
分割ブロック４２１〜４２４とを比較し、ブロック番号
が一致したときのみ書き換え制御信号４８をイネーブル
にする書き換え信号制御回路である。
２のデータを書き換える命令実行中にアドレスバス４７
の指し示すフラッシュメモリ４２の分割ブロック４２１
〜４２４と、ブロック番号記憶レジスタ４３の指し示す
分割ブロック４２１〜４２４とを比較し、ブロック番号
が一致したときのみ書き換え制御信号４８をイネーブル
にする書き換え信号制御回路である。
【００６２】以上のように構成された本発明の実施の形
態について、以下に動作を説明する。
態について、以下に動作を説明する。
【００６３】図４において、マイクロコンピュータ４１
に内蔵されるフラッシュメモリ４２の分割ブロック４２
１〜４２４の各ブロックのうち、どのブロックが最も書
き換え回数の耐久性が高いかを、マイクロコンピュータ
４１のチップ検査時に検査し、その結果をブロック番号
記憶レジスタ４３に書き込む。次にフラッシュメモリ書
き換え制御回路４４内の書き換え信号制御回路４９は、
フラッシュメモリ４２のデータ書き換え時に、ＣＰＵ４
６の出力するアドレスバス４７の値とデータバス４５を
通して読み込んだブロック番号記憶レジスタ４３の値と
を比較し、アドレスバス４７の示すブロックがブロック
番号記憶レジスタ４３の値と一致した時に限り、書き換
え制御信号４８を出力する。書き換え信号制御回路４９
は、ＣＰＵ４６の出力するアドレスバス４７の示すブロ
ックと、ブロック番号記憶レジスタ４３の値が異なる場
合、書き換え制御信号４８を出力しない。
に内蔵されるフラッシュメモリ４２の分割ブロック４２
１〜４２４の各ブロックのうち、どのブロックが最も書
き換え回数の耐久性が高いかを、マイクロコンピュータ
４１のチップ検査時に検査し、その結果をブロック番号
記憶レジスタ４３に書き込む。次にフラッシュメモリ書
き換え制御回路４４内の書き換え信号制御回路４９は、
フラッシュメモリ４２のデータ書き換え時に、ＣＰＵ４
６の出力するアドレスバス４７の値とデータバス４５を
通して読み込んだブロック番号記憶レジスタ４３の値と
を比較し、アドレスバス４７の示すブロックがブロック
番号記憶レジスタ４３の値と一致した時に限り、書き換
え制御信号４８を出力する。書き換え信号制御回路４９
は、ＣＰＵ４６の出力するアドレスバス４７の示すブロ
ックと、ブロック番号記憶レジスタ４３の値が異なる場
合、書き換え制御信号４８を出力しない。
【００６４】例えば、ＣＰＵ４６が命令実行によってフ
ラッシュメモリ４２の分割ブロック２ ４２２を書き換
える場合、ＣＰＵ４６の出力するアドレスバス４７の値
の中で、フラッシュメモリ４２の分割ブロック２ ４２
２を指定するビットが“０１”である。ここで、ブロッ
ク番号記憶レジスタ４３の値が同じく“０１”であった
とすると、書き換え信号制御回路４９でのブロック比較
が一致することになり、書き換え制御信号４８は出力さ
れ、分割ブロック２ ４２２のデータを書き換えること
ができる。ブロック番号記憶レジスタ４３の値が“０
０”もしくは“１０”もしくは“１１”であったとする
と、書き換え信号制御回路４９でのブロック比較は一致
せず、従って書き換え制御信号４８は出力されず、分割
ブロック１４２１、３ ４２３、４ ４２４のデータは書
き換えられない。
ラッシュメモリ４２の分割ブロック２ ４２２を書き換
える場合、ＣＰＵ４６の出力するアドレスバス４７の値
の中で、フラッシュメモリ４２の分割ブロック２ ４２
２を指定するビットが“０１”である。ここで、ブロッ
ク番号記憶レジスタ４３の値が同じく“０１”であった
とすると、書き換え信号制御回路４９でのブロック比較
が一致することになり、書き換え制御信号４８は出力さ
れ、分割ブロック２ ４２２のデータを書き換えること
ができる。ブロック番号記憶レジスタ４３の値が“０
０”もしくは“１０”もしくは“１１”であったとする
と、書き換え信号制御回路４９でのブロック比較は一致
せず、従って書き換え制御信号４８は出力されず、分割
ブロック１４２１、３ ４２３、４ ４２４のデータは書
き換えられない。
【００６５】以上により、フラッシュメモリの分割され
た各ブロックの中で最も書き換え回数の耐久性の高いブ
ロックのみの書き換えが可能になる。
た各ブロックの中で最も書き換え回数の耐久性の高いブ
ロックのみの書き換えが可能になる。
【００６６】なお、上記実施形態のフラッシュメモリ内
蔵マイクロコンピュータでは、分割ブロックを４として
説明したが、分割ブロックが２以上の他の整数値に置き
換えても、同様の処理となる。
蔵マイクロコンピュータでは、分割ブロックを４として
説明したが、分割ブロックが２以上の他の整数値に置き
換えても、同様の処理となる。
【００６７】
【発明の効果】以上のように本発明の請求項１および請
求項２および請求項３記載のフラッシュメモリ内蔵マイ
クロコンピュータによれば、分割されたフラッシュメモ
リの各ブロックの中である書き換え回数より耐久性が高
いブロックを用いる事を半導体チップ１個ごとに実現で
きるという作用が得られる。
求項２および請求項３記載のフラッシュメモリ内蔵マイ
クロコンピュータによれば、分割されたフラッシュメモ
リの各ブロックの中である書き換え回数より耐久性が高
いブロックを用いる事を半導体チップ１個ごとに実現で
きるという作用が得られる。
【００６８】また、請求項１および請求項４記載のフラ
ッシュメモリ内蔵マイクロコンピュータによれば、分割
されたフラッシュメモリの各ブロックの中である書き換
え回数より耐久性の高いブロックのみデータの書き換え
を許可し、その他のブロックのデータの保護が容易にな
るという作用が得られる。
ッシュメモリ内蔵マイクロコンピュータによれば、分割
されたフラッシュメモリの各ブロックの中である書き換
え回数より耐久性の高いブロックのみデータの書き換え
を許可し、その他のブロックのデータの保護が容易にな
るという作用が得られる。
【図１】本発明の一実施形態であるフラッシュメモリ内
蔵マイクロコンピュータのフラッシュメモリのデータ書
き換えを行うシステムの構成図
蔵マイクロコンピュータのフラッシュメモリのデータ書
き換えを行うシステムの構成図
【図２】本発明の一実施形態であるフラッシュメモリ内
蔵マイクロコンピュータのフラッシュメモリのデータ書
き換えを行うシステムの構成図
蔵マイクロコンピュータのフラッシュメモリのデータ書
き換えを行うシステムの構成図
【図３】本発明の一実施形態であるフラッシュメモリ内
蔵マイクロコンピュータのアドレス変換回路の変換例を
示す図
蔵マイクロコンピュータのアドレス変換回路の変換例を
示す図
【図４】本発明の一実施形態であるフラッシュメモリ内
蔵マイクロコンピュータのフラッシュメモリのデータ書
き換え制御回路システムの構成図
蔵マイクロコンピュータのフラッシュメモリのデータ書
き換え制御回路システムの構成図
【図５】従来のフラッシュメモリ内蔵マイクロコンピュ
ータのフラッシュメモリのデータ書き換え制御回路シス
テムの構成図
ータのフラッシュメモリのデータ書き換え制御回路シス
テムの構成図
１１ マイクロコンピュータ １２ フラッシュメモリ １３ ブロック番号記憶レジスタ １４ データ書き換え装置 １５ データバス １６ 格納メモリ １７ コンパイラ １８ データバス １９ データバス ２１ マイクロコンピュータ ２２ フラッシュメモリ ２３ ブロック番号記憶レジスタ ２４ アドレス変換回路 ２５ データバス ２６ ＣＰＵ ２７ アドレスバス ２８ アドレスバス ３１ アドレス変換前論理アドレス ３２ アドレス変換 ３３ アドレス変換後論理アドレス ４１ マイクロコンピュータ ４２ フラッシュメモリ ４３ ブロック番号記憶レジスタ ４４ フラッシュメモリ書き換え制御回路 ４５ データバス ４６ ＣＰＵ ４７ アドレスバス ４８ 書き換え制御信号 ４９ 書き換え信号制御回路 ５０ マイクロコンピュータ ５１ フラッシュメモリ ５２ 選択信号 ５３ ゲート ５４ 書換回数レジスタ ５５ 書換可能回数レジスタ ５６ 比較回路 ５７ ゲート ５８ 使用可否レジスタ ５９ 加算器 ６０ ゲート １２１ フラッシュメモリ１２の物理アドレス分割ブロ
ック１ １２２ フラッシュメモリ１２の物理アドレス分割ブロ
ック２ １２３ フラッシュメモリ１２の物理アドレス分割ブロ
ック３ １２４ フラッシュメモリ１２の物理アドレス分割ブロ
ック４ １６１ 論理アドレス分割ブロック１ １６２ 論理アドレス分割ブロック２ １６３ 論理アドレス分割ブロック３ １６４ 論理アドレス分割ブロック４ ２２１ フラッシュメモリ２２の物理アドレス分割ブロ
ック１ ２２２ フラッシュメモリ２２の物理アドレス分割ブロ
ック２ ２２３ フラッシュメモリ２２の物理アドレス分割ブロ
ック３ ２２４ フラッシュメモリ２２の物理アドレス分割ブロ
ック４ ３１１ アドレス変換前論理アドレス３１の分割ブロッ
ク１ ３１２ アドレス変換前論理アドレス３１の分割ブロッ
ク２ ３１３ アドレス変換前論理アドレス３１の分割ブロッ
ク３ ３１４ アドレス変換前論理アドレス３１の分割ブロッ
ク４ ３３１ アドレス変換後論理アドレス３３の分割ブロッ
ク１ ３３２ アドレス変換後論理アドレス３３の分割ブロッ
ク２ ３３３ アドレス変換後論理アドレス３３の分割ブロッ
ク３ ３３４ アドレス変換後論理アドレス３３の分割ブロッ
ク４ ４２１ フラッシュメモリ４２の物理アドレス分割ブロ
ック１ ４２２ フラッシュメモリ４２の物理アドレス分割ブロ
ック２ ４２３ フラッシュメモリ４２の物理アドレス分割ブロ
ック３ ４２４ フラッシュメモリ４２の物理アドレス分割ブロ
ック４ ５１１ フラッシュメモリ５１の物理アドレス分割ブロ
ック１ ５１２ フラッシュメモリ５１の物理アドレス分割ブロ
ック２ ５１３ フラッシュメモリ５１の物理アドレス分割ブロ
ック３ ５１４ フラッシュメモリ５１の物理アドレス分割ブロ
ック４
ック１ １２２ フラッシュメモリ１２の物理アドレス分割ブロ
ック２ １２３ フラッシュメモリ１２の物理アドレス分割ブロ
ック３ １２４ フラッシュメモリ１２の物理アドレス分割ブロ
ック４ １６１ 論理アドレス分割ブロック１ １６２ 論理アドレス分割ブロック２ １６３ 論理アドレス分割ブロック３ １６４ 論理アドレス分割ブロック４ ２２１ フラッシュメモリ２２の物理アドレス分割ブロ
ック１ ２２２ フラッシュメモリ２２の物理アドレス分割ブロ
ック２ ２２３ フラッシュメモリ２２の物理アドレス分割ブロ
ック３ ２２４ フラッシュメモリ２２の物理アドレス分割ブロ
ック４ ３１１ アドレス変換前論理アドレス３１の分割ブロッ
ク１ ３１２ アドレス変換前論理アドレス３１の分割ブロッ
ク２ ３１３ アドレス変換前論理アドレス３１の分割ブロッ
ク３ ３１４ アドレス変換前論理アドレス３１の分割ブロッ
ク４ ３３１ アドレス変換後論理アドレス３３の分割ブロッ
ク１ ３３２ アドレス変換後論理アドレス３３の分割ブロッ
ク２ ３３３ アドレス変換後論理アドレス３３の分割ブロッ
ク３ ３３４ アドレス変換後論理アドレス３３の分割ブロッ
ク４ ４２１ フラッシュメモリ４２の物理アドレス分割ブロ
ック１ ４２２ フラッシュメモリ４２の物理アドレス分割ブロ
ック２ ４２３ フラッシュメモリ４２の物理アドレス分割ブロ
ック３ ４２４ フラッシュメモリ４２の物理アドレス分割ブロ
ック４ ５１１ フラッシュメモリ５１の物理アドレス分割ブロ
ック１ ５１２ フラッシュメモリ５１の物理アドレス分割ブロ
ック２ ５１３ フラッシュメモリ５１の物理アドレス分割ブロ
ック３ ５１４ フラッシュメモリ５１の物理アドレス分割ブロ
ック４
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 29/00 ６０１ Ｇ１１Ｃ 17/00 ６０１Ｂ
Claims (5)
- 【請求項１】 書き換え回数の異なる複数のブロックを
備えるフラッシュメモリにおいて、ある書き換え回数よ
り耐久性の高いブロックを設定値として指し示すレジス
タと、前記レジスタの設定値の指し示すブロックにデー
タ書き換えブロックのアドレス再配置を実行する手段を
備えたことを特徴とするフラッシュメモリ内蔵マイクロ
コンピュータ。 - 【請求項２】 前記レジスタの設定値を用いて前記アド
レス再配置を実行する手段として、マイクロコンピュー
タ外部に設けられたコンパイラと、前記コンパイラによ
りアドレス再配置されたデータを前記フラッシュメモリ
に書き込む手段として、前記マイクロコンピュータ外部
に設けられたデータ書き込み装置を備えたことを特徴と
する請求項１記載のフラッシュメモリ内蔵マイクロコン
ピュータ。 - 【請求項３】 前記レジスタの設定値を用いて前記アド
レス再配置を実行する手段として、マイクロコンピュー
タ内部に設けられたアドレス変換回路を備え、前記アド
レス変換回路が前記マイクロコンピュータの指し示すデ
ータ書き換えブロックを逐次前記レジスタの設定値の指
し示すブロックに変換することを特徴とする請求項１記
載のフラッシュメモリ内蔵マイクロコンピュータ。 - 【請求項４】 前記レジスタの設定値が指し示すデータ
書き換えブロックに対してのみマイクロコンピュータの
命令実行によりデータの書き換えを許可する制御回路を
備えたことを特徴とする請求項１記載のフラッシュメモ
リ内蔵マイクロコンピュータ。 - 【請求項５】 前記レジスタが不揮発性メモリであるこ
とを特徴とした請求項１〜４いずれか記載のフラッシュ
メモリ内蔵マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000104657A JP2001290792A (ja) | 2000-04-06 | 2000-04-06 | フラッシュメモリ内蔵マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000104657A JP2001290792A (ja) | 2000-04-06 | 2000-04-06 | フラッシュメモリ内蔵マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001290792A true JP2001290792A (ja) | 2001-10-19 |
Family
ID=18618164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000104657A Pending JP2001290792A (ja) | 2000-04-06 | 2000-04-06 | フラッシュメモリ内蔵マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001290792A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011040124A (ja) * | 2009-08-07 | 2011-02-24 | Toshiba Corp | 半導体記憶装置のデータ読み出し方法 |
-
2000
- 2000-04-06 JP JP2000104657A patent/JP2001290792A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011040124A (ja) * | 2009-08-07 | 2011-02-24 | Toshiba Corp | 半導体記憶装置のデータ読み出し方法 |
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