JP2003311498A - プレス運転制御方法およびプレス機械 - Google Patents
プレス運転制御方法およびプレス機械Info
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- JP2003311498A JP2003311498A JP2002123456A JP2002123456A JP2003311498A JP 2003311498 A JP2003311498 A JP 2003311498A JP 2002123456 A JP2002123456 A JP 2002123456A JP 2002123456 A JP2002123456 A JP 2002123456A JP 2003311498 A JP2003311498 A JP 2003311498A
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Abstract
とすることなくソフトウエアによりフェールセーフ機能
を発現可能なプレス機械を提供する。 【解決手段】 一方制御装置(主)と他方制御装置
(従)とを割込み通知を介して同期的に動作させ、共通
メモリを介して互いに情報(入力信号状態および制御処
理結果)を取得しつつ各制御装置内で入力信号状態自体
の異常発生有無、自機内のハードウエアおよびソフトウ
エア上の異常発生有無をソフトウエアによりチェックし
かつ異常検出無しの場合でかつ互いに整合性が確認でき
た場合に制御処理結果を確定出力可能で、整合性が確認
できない場合には一方結果不一致信号(他方結果不一致
信号)を出力可能に構成されている。
Description
制御処理を行いかつ出力された制御処理結果に応じてプ
レス運転を進行させるプレス運転制御方法およびCPU
2重化によるフェールセーフ機能をもたせたプレス機械
に関する。
も拘わらず負荷駆動回路の故障によりプレス機械(スラ
イド)が運転続行されてしまうことは、金型等機器の破
損はもとより人身大事故を起す虞があるので安全性およ
び信頼性の点から到底許されない。本出願人は、負荷駆
動回路を形成する半導体素子の故障を自動検出する異常
検出装置を先に提案(特開平2−192316号公報)
した。
ールセーフ化ができたとしても、この負荷駆動回路に接
続された前段の回路から出力される信号(例えば、起動
指令信号および駆動制御信号)自体が正常(有効)でな
ければ、駆動制御系全体としては不十分である。つま
り、起動指令信号と駆動制御信号とが異常な出力であっ
たとしても、後段の負荷駆動回路は負荷(クラッチ&ブ
レーキ)をONさせてしまうからである。
は、起動指令信号も交流電源方式によるパルス信号とし
て出力するものとしかつその交流波形の極性反転に着目
して、起動指令パルス信号の有効性を確実にチェックで
き、その結果駆動制御系全体のフェールセーフ機能をも
たせた駆動制御装置を先に提案(特願平3−10568
2号)した。
動制御回路はCPU,ROM等を含むデータ処理装置
(コンピュータ)から構築される場合が多い。したがっ
て、運転指令回路も負荷駆動回路も直流電源方式とする
のが装置簡素化を図るのに都合がよいが、顧みて直流電
源方式の場合はフェールセーフ機能が未だ確立されてい
なかった。
式駆動制御装置を先に提案(特公平7−29229号公
報)した。すなわち、直流スイッチング電圧生成手段と
運転指令回路とプレス運転駆動制御装置と負荷駆動回路
とを含む直流電源方式で、起動指令パルス信号と状態検
出パルス信号との有効性を直流スイッチング電圧(信
号)との同期性からハードウエア的に判断可能に形成し
てある。加えて、プレス運転駆動制御装置を2組の制御
装置(CPU)を有するCPU2重化構成としかつ照合
回路(ハードウエア)を設け、照合結果(同期性比較
から運転指令回路が正常が有効である、とともに同期
性比較から各負荷駆動回路が正常であり、かつ各系統
の駆動制御信号の発生動作等が互に整合する正常時であ
る。)が得られた場合に、信号を例えばHレベルとして
安全回路(リレーRY)を励磁することで遮断器(リレ
ー補助接点)をONさせ、各負荷駆動回路の直流電流を
生かすように形成されている。
ば、異常検出信号を出力(Lレベル)としてリレーRY
を非励磁として補助接点をOFFし、直流電源を強制的
に遮断する。したがって、安全性が確約され、全体のフ
ェールセーフ機能を確立できた。かくして、この先提案
の直流方式駆動制御装置は信頼性が高く、普及拡大が目
覚しい。
伴いプレス運転態様が広がり、入力信号が多数化し、監
視項目が増大し、入力信号態様ごとの制御処理の多様化
・複雑化が著しくなる傾向が強い。また、一段のコスト
低減が求められる一方においてプレス機械の型に対する
適応性の拡大が要請されている。
は、運転指令回路および負荷駆動回路の信号同期性の判
断、半導体素子の動作正否チェック、さらに加えて判断
(チェック)結果の照合が全てハードウエア(特殊な照
合回路)に依存した構成であるから、コスト高で適応性
が狭く要請を満たせない。
入力処理および制御処理の妥当性をチェックしかつCP
U2重化による両系処理結果の照合をもハードウエアに
依存してフェールセーフ機能の強化を図るためには、両
CPUの完全同期動作が前提(必須)になる。しかし、
一段の処理高速化が望まれるコンピュータ(CPU)シ
ステムで両CPUの完全同期動作を保障するのは至難で
あるとともに、それに近付けるだけでも経済的・時間的
・取扱い的に負担が大きい。
U)の完全同期動作を前提とすることなくソフトウエア
によりフェールセーフ機能を強化したプレス運転方法を
提供することにある。第2の目的は、両制御装置(CP
U)の完全同期動作を前提とすることなくソフトウエア
によりフェールセーフ機能を発現する手段を具備するプ
レス機械を提供することにある。
信号に基づき制御処理を行いかつ出力された制御処理結
果に応じてプレス運転を進行させるプレス運転制御方法
において、一方制御装置に、処理開始タイミングで他方
制御装置に処理開始の旨を割込み通知させ、読込んだ一
方入力信号状態を共通メモリに記憶させ、一方入力信号
状態と共通メモリから読取った他方入力信号状態とを比
較して両入力信号状態が一致しないと判別できた場合に
一方入力不一致信号を出力させまたは一致すると判別で
きた場合には当該一方入力信号状態に対応した一方制御
処理を実行させ、しかる後に一方制御処理結果を共通メ
モリに記憶させるとともに当該一方制御処理結果と共通
メモリから読取った他方制御処理結果とを比較して両制
御処理結果が一致しないと判別できた場合に一方結果不
一致信号を出力させまたは両制御処理結果が一致すると
判別できた場合には一方制御処理結果を確定出力させ、
この一方制御装置の働きと並行させて他方制御装置に、
一方制御装置から割込み通知を受けたときに読込んだ他
方入力信号状態を共通メモリに記憶させ、他方入力信号
状態と共通メモリから読取った一方入力信号状態とを比
較して両入力信号状態が一致しないと判別できた場合に
他方入力不一致信号を出力させまたは一致すると判別で
きた場合には当該他方入力信号状態に対応した他方制御
処理を実行させ、しかる後に他方制御処理結果を共通メ
モリに記憶させるとともに当該他方制御処理結果と共通
メモリから読取った一方制御処理結果とを比較して両制
御処理結果が一致しないと判別できた場合に他方結果不
一致信号を出力させまたは両制御処理結果が一致すると
判別できた場合には他方制御処理結果を確定出力させ
る、プレス運転制御方法である。
は、処理開始タイミングになると、一方制御装置が処理
開始の旨を他方制御装置に割込み通知する。これにより
両制御装置は、ソフトウエアにより、同期的な入力処理
および制御処理を行える準備が整う。
は、自機読込み一方入力信号状態と共通メモリから読取
られた他方入力信号状態とを比較して両入力信号状態が
一致する場合に、一方制御処理(他方制御処理)を実行
する。一方制御処理結果(一方制御処理結果)は共通メ
モリに記憶される。しかし、両入力信号状態が一致しな
い場合には、一方入力不一致信号(他方入力不一致信
号)を出力させる。例えば、急停止指令信号として出力
する。
に、一方制御装置(他方制御装置)に、一方制御処理結
果(他方制御処理結果)と共通メモリから読取った他方
制御処理結果(一方制御処理結果)とを比較して両制御
処理結果が一致する場合に、一方制御処理結果(他方制
御処理結果)を確定出力させる。例えば、プレス運転用
の起動指令信号として確定出力する。しかし、両制御処
理結果が一致しないと判別できた場合には、一方結果不
一致信号(他方結果不一致信号)を出力させる。例え
ば、急停止指令信号として出力する。
動作を前提とすることなくソフトウエアによりフェール
セーフで安全確実なプレス運転ができる。
き制御処理を行いかつ出力された制御処理結果に応じて
プレス運転状態を進行可能に形成されたプレス機械にお
いて、2つの制御装置および各制御装置からバスを介し
てアクセス可能な共通メモリを設け、一方制御装置に、
処理開始タイミングになったときに他方制御装置に処理
開始の旨を割込み通知する割込み通知手段と,読込んだ
一方入力信号状態を共通メモリに記憶する一方入力記憶
制御手段と,読込んだ一方入力信号状態と共通メモリか
ら読取った他方入力信号状態とを比較して両入力信号状
態が一致するか否かを判別する一方側入力判別手段と,
両入力信号状態が一致しないと判別された場合に一方入
力不一致の旨を出力する一方入力不一致出力制御手段
と,両入力信号状態が一致すると判別された場合に当該
一方入力信号状態に対応した一方制御処理を実行する一
方制御処理実行手段と,一方制御処理結果を共通メモリ
に記憶する一方結果記憶制御手段と,一方制御処理結果
と共通メモリから読取った他方制御処理結果とを比較し
て両制御処理結果が一致するか否かを判別する一方側結
果判別手段と,両制御処理結果が一致しないと判別され
た場合に一方結果不一致の旨を出力する一方結果不一致
出力制御手段と,両制御処理結果が一致すると判別され
た場合に実行した一方制御処理結果を確定出力する一方
結果確定出力制御手段とを設け、他方制御装置に、一方
制御装置から割込み通知を受けたときに読込んで他方入
力信号状態を共通メモリに記憶する他方入力記憶制御手
段と,読込んだ他方入力信号状態と共通メモリから読取
った一方入力信号状態とを比較して両入力信号状態が一
致するか否かを判別する他方側入力判別手段と,両入力
信号状態が一致しないと判別された場合に他方入力不一
致の旨を出力する他方入力不一致出力制御手段と,両入
力信号状態が一致すると判別された場合に当該他方入力
信号状態に対応した他方制御処理を実行する他方制御処
理実行手段と,他方制御処理結果を共通メモリに記憶す
る他方結果記憶制御手段と,他方制御処理結果と共通メ
モリから読取った一方制御処理結果とを比較して両制御
処理結果が一致するか否かを判別する他方側結果判別手
段と,両制御処理結果が一致しないと判別された場合に
一方結果不一致の旨を出力する他方結果不一致出力制御
手段と,両制御処理結果が一致すると判別された場合に
実行した他方制御処理結果を確定出力する他方結果確定
出力制御手段とを設けた、プレス機械である。
御装置(主)と他方制御装置(従)とを割込み通知を介
して同期的に動作(作用)させることができ、共通メモ
リを介して互いに情報(入力信号状態および制御処理結
果)を取得しつつ各装置(自機)内で入力信号状態自体
の異常発生有無、自機内のハードウエアおよびソフトウ
エア上の異常発生有無をソフトウエアによりチェックし
かつ異常検出無しの場合でかつ互いに整合性がソフトウ
エアで確認できた場合に、制御処理結果(例えば、プレ
ス運転用の起動指令信号)を確定出力する。整合性が確
認できない場合には、一方結果不一致信号(他方結果不
一致信号)[例えば、急停止指令信号]を出力させる。
CPU2重化を構築する両CPUの完全同期動作を前提
とすることなく、万全なフェールセーフ機能を強化する
ことができる。
プレス運転用の起動指令信号でありかつ前記制御処理が
クラッチ&ブレーキ装置のON/OFF制御信号とされ
たプレス機械である。
れた起動指令信号の状態の同期生が比較判別され、整合
性が確認された場合にクラッチ&ブレーキ装置のON/
OFF制御信号を出力する制御処理が成される。したが
って、作業安全性を担保しつつ金型保護等の完璧化を図
れる。
を参照して説明する。
プレス機械は、図1,図2に示す如く、2つの制御装置
(CPU1,CPU2…31A,31B)および各制御
装置からバス37A,37Bを介してアクセス可能な共
通メモリ40を設け、一方制御装置(31A)に割込み
通知手段(31A,32A)と一方入力記憶制御手段
(31A,32A)と一方側入力判別手段(31A,3
2A)と一方入力不一致出力制御手段(31A,32
A)と一方制御処理実行手段(31A,32A)と一方
結果記憶制御手段(31A,32A)と一方側結果判別
手段(31A,32A)と一方結果不一致出力制御手段
(31A,32A)と一方結果確定出力制御手段(31
A,32A)とを設け、かつ他方制御装置(31B)に
他方入力記憶制御手段(31B,32B)と他方側入力
判別手段(31B,32B)と他方入力不一致出力制御
手段(31B,32B)と他方制御処理実行手段(31
B,32B)と他方結果記憶制御手段(31B,32
B)と他方側結果判別手段(31B,32B)と他方結
果不一致出力制御手段(31B,32B)と他方結果確
定出力制御手段(31B,32B)とを設け、両制御装
置(31A,31B)の完全同期動作を前提としなくと
もかつソフトウエアにより入力信号状態および両制御装
置(31A,31B)内での制御処理に対するフェール
セーフ機能を強化可能に形成されている。
U31B)を2系統(31A等、31B等)とし、両系
統の同期・整合性を相互にソフトウエアにより比較確認
可能に形成し、入力信号状態およびこれに基づく制御処
理結果[例えば、駆動制御信号CNT(CNT1,CN
T2)]の有効性を判別し、有効性が否定される場合に
は入力不一致信号(入力異常検出信号)乃至結果不一致
信号(制御結果異常検出信号)を出力する。
令信号,運転モード選択信号,安全装置の入/切信号,
安全装置の通光/遮光信号,停止指令信号等々がある
が、この実施の形態では、プレス運転用の起動指令信号
(例えば、信号レベルがHを状態1、Lが状態2とす
る。)を例示する。
ターロック,連続停止インターロック,連続運転有効,
再起動有効,クラッチ保持,オーバーラン監視中,クラ
ッチオン,アンチタイダウン,モーション監視等々があ
るが、この実施の形態では、連続運転有効[制御処理結
果の確定出力…CNT1,CNT2を出力してクラッチ
をON(ブレーキをOFF)する。],急停止インター
ロック[入力不一致信号または結果不一致信号の出力…
EMG1,EMG2を出力して電磁リレー60を非励磁
として61A,61BをOFFさせることでブレーキを
ON(クラッチをOFF)にする。]を例示する。
負荷15は、クラッチ&ブレーキ装置15用のダブルソ
レノイド15A,15Bとされている。2系統の関係か
ら負荷駆動回路10も2系列(10A,10B)とされ
ている。
制御システムとしての全体を、直流スイッチング電圧生
成手段20と運転指令回路1と両制御装置(31A,3
1B)を含むプレス運転駆動制御装置30と負荷駆動回
路10(10A,10B)とを含む直流電源方式として
構築するとともに、運転指令パルス信号(起動指令信
号)SSと状態検出パルス信号FB1,FB2との有効
性を直流スイッチング電圧(信号)との同期性から判断
可能にも形成してある。より一層の安全強化を企図する
ためである。
運転指令パルス信号(起動指令信号)SSと状態検出パ
ルス信号FB1,FB2との有効性を直流スイッチング
電圧(信号)との同期性から判断可能に構築しないで
も、ソフトウエアによりフェールセーフ機能をもたせる
本発明は成立しかつ実施することができる。但し、この
実施の形態のように構築すれば、各信号の信頼性を一段
と高められる。
機能等を具体的に説明する。
は、システム全体の直流電源装置と等しく、所定周波数
の直流スイッチング電圧(信号)DCを生成する。この
直流スイッチング電圧(信号)DCは、図2に示した如
く、周波数(パルス周期)が70Hzとされ、交流電源
50/60Hzの整数倍の値となることがないように、
確実性を一段と向上させている。
号)DCは、インターフェース25A,入力ラッチ回路
26Aおよびインターフェース25B,入力ラッチ回路
26Bを介して各系統CPU1等,CPU2等へ入力さ
れる。つまり、この直流スイッチング電圧DCは、直流
スイッチング電圧生成手段20を内蔵するプレス運転駆
動制御装置30が自ら生成するものと理解される。
令回路1の直流電源DPSとされるとともに負荷駆動回
路10A,10Bの直流電源DRV1,DRV2とされ
る。つまり、本装置は全て直流電源方式である。
を電源とし、運転ボタン2を押し続けると、第1パルス
信号発生器(ホトカプラ)3から、その直流スイッチン
グ電圧(信号)DCに同期した運転指令信号(起動指令
信号)SSが出力(Hレベル)される。したがって、L
レベルでは、プレス運転されない。
路1の手押運転ボタン2は、プレスを寸動モード(手押
運転ボタン2を押し続けている間だけクラッチ&ブレー
キ装置15のソレノイド15A,15Bを励磁してプレ
ス運転する。)の運転用とされているが、連続運転モー
ド用の手押運転ボタンでもよい。また、図2では、停止
指令信号を出力するための停止ボタンについては図示省
略した。
直流電源DRV1(DRV2)に負荷15A(15B)
とスイッチング用の半導体素子(トランジスタ)11A
(11B)を直列接続してなる。また、半導体素子11
A(11B)には、第2パルス信号発生器(ホトカプ
ラ)50A(50B)が並列接続されている。
がOFFの場合には、第2パルス信号発生器50A(5
0B)から直流スイッチング電圧DC〔DRV1(DR
V2)〕と同期した状態検出パルス信号FB1(FB
2)が出力される。つまり、半導体素子11A,11B
は、導通側および遮断側の故障の確率が50%なので、
パルス信号FB1,FB2がそれと同期してON/OF
Fしていれば正常である。
0は、2系統(制御装置…CPU1,CPU2)からな
り、一方系統(他方系統)は、バス37A(37B)で
接続されたCPU31A(31B)、ROM32A(3
2B)、インターフェース25A(25B)、入力ラッ
チ回路26A,33A,34A(26B,33B,34
B)、出力ラッチ回路35A(35B)、出力ドライバ
36A(36B)、インターフェイス(出力ラッチ回路
および出力ドライバ)39A,39B等から形成され、
各CPU(31A,31B)は共通メモリ(RAM)4
0に当該各バス37A,37Bを介してアクセス(書込
み,読取り)可能である。
ンターフェース25A,25Bを介して入力ラッチ回路
26A,26Bに、第1パルス信号発生器3からの運転
指令信号(起動指令信号)SSは入力ラッチ回路33
A,33Bに、かつ第2パルス信号発生器50A,50
Bからの状態検出パルス信号FB1,FB2は入力ラッ
チ回路34A,34B(34B,34A)に入力され
る。つまり自己系統の他、相手系統にも入力される。ま
た、駆動制御信号CNT1,CNT2は、出力ラッチ回
路と35A,35Bから出力ドライバ36A,36Bを
介して半導体素子11A,11Bに出力される。
信号FB1(FB2)と基準信号たる直流スイッチング
電圧(信号)DCとを比較して、その同期チェックを行
う。状態検出パルス信号FB1,FB2も直流スイッチ
ング電圧(信号)DCと元を同じくするものであるか
ら、両信号DC、FB1(FB2)が同期していれば、
半導体素子11A(11B)つまり負荷駆動回路10A
(10B)は正常である。もし、同期していなければ、
半導体素子11A(11B)が導通側故障かホトカプラ
〔50A(50B)〕が異常とわかる。
信号(起動指令信号)SSと直流スイッチング電圧(信
号)DCとを比較してその同期チェックを行う。両信号
SS,DCが同期していれば、ホトカプラ(3)等つま
り運転指令回路1は正常である。
側の割込み通知手段(CPU31A,ROM32A)
は、処理開始タイミングになったとき[図3のST(ス
テップ)10でYES]に、他方制御装置(CPU2)
に処理開始の旨を割込み通知(ST11)する。
は“主CPU”と決めたCPU31A内の時計回路に基
づく時間管理による。つまり、ROM32Aに格納され
た処理スケジュール(例えば、10mSec毎のサンプ
リング)をRAM(CPU31A内メモリ)に書込み、
この10mSec毎に処理開始する。この10mSec
は操作表示部(操作部71および表示部72)のキー操
作により当該運転中の希望値(例えば、5mSec)に
設定変更可能である。
1Aからの割込み通知を根拠として動作し、結果として
同期的に入力処理等を行なう。つまり、両CPU(31
A,31B)の完全同期動作を担保する必要がないの
で、従来例に比較して経済的・時間的・取扱い的に負担
が小さく有利である。
M32A)は割込み機能を活用することで構築すること
ができるが、他のCPUとROMとからなるものと定義
された以下の各手段[例えば、一方入力記憶制御手段
(CPU31A,ROM32A)等]は当該制御プログ
ラムを格納させたROM32Aおよびこれを実行するC
PU31Aから構成されている。なお、ROMに代えて
例えばHDD等を用いてもよい。
OM32A)は、図1に示すように入力ゲート(34
A)を介して読込んだ一方入力信号状態(入力された起
動指令信号)を共通メモリ40に記憶する(図3のST
12,ST13)。入力信号状態は、CPU31Aに依
存する当該読込み時間と共に信号レベル変化の様子乃至
変化後の信号レベルである。
OM32A)は、共通メモリ40をアクセスしてそこに
記憶された他方入力信号状態を読取る(ST14)。つ
まり、共通メモリ40を介して相互情報交換を行なう。
M32A)は、読込んだ一方入力信号状態と共通メモリ
40から読取った他方入力信号状態とを比較(ST1
5)して、両入力信号状態が一致するか否かを判別(S
T16)する。両入力信号状態が一致するか否かは、両
入力信号の時間差が許容時間(設定変更可能である。)
内であるか否かとして判別される。もとより、信号レベ
ルが反対の場合や片方の入力信号状態が読込まれていな
い(共通メモリ40に記憶されていない。)等々、つま
り同一性、同期性の欠如がある場合に不一致と判別す
る。
A,ROM32A)は、両入力信号状態が一致しないと
判別(ST16でYES)された場合(一方制御装置側
にハードウエア的および/またはソフトウエア的な異常
が検出された場合。)に、一方入力不一致の旨(一方入
力不一致信号)を出力する(図5のST16A)。一方
入力不一致信号は、この実施の形態では、上記の急停止
インターロックに係る急停止信号EMG1として出力さ
れる。その旨は表示部72に表示される。
わしている。他方制御装置(CPU31B)の場合も同
じである。
1A,ROM32A)は、両入力信号状態が一致すると
判別(ST16でNO)された場合に、当該一方入力信
号状態に対応した一方制御処理(クラッチ&ブレーキ装
置15のソレノイド制御処理…図1の“C&B制御処
理”)を実行(図4のST17)する。つまり、駆動制
御信号CNT1を出力する。下記する確定出力前の仮出
力である。
御手段(CPU31A,ROM32A)によって共通メ
モリ40に記憶(ST18)される。直後に、他方結果
読取制御手段(CPU31A,ROM32A)が、共通
メモリ40から他方制御処理結果を読取る(ST1
9)。
M32A)は、一方制御処理結果と共通メモリ40から
読取った他方制御処理結果とを比較(ST20)して、
両制御処理結果が一致するか否かを判別(ST21)す
る。
A,ROM32A)は、両制御処理結果が一致しないと
判別(ST21でYES)された場合に、一方結果不一
致の旨(一方結果不一致信号)を出力(図5のST21
A)する。一方結果不一致信号は、この実施の形態で
は、上記の急停止インターロックに係る急停止信号EM
G1として出力される。その旨は表示部72に表示され
る。
A,ROM32A)は、両制御処理結果が一致すると判
別(ST21でNO)された場合に、実行された一方制
御処理結果を確定出力(ST22)する。上記した駆動
制御信号CNT(CNT1)の仮出力を確定することで
ある。なお、この段階ではじめて、駆動制御信号CNT
(CNT1)を確定出力するように形成してもよい。
方入力記憶制御手段(CPU31B,ROM32B)
は、一方制御装置(CPU1)から割込み通知を受けた
とき(図6のST31でYES)に、図1に示すように
入力ゲート(34B)を介して読込んだ他方入力信号状
態(入力された起動指令信号)を共通メモリ40に記憶
する(ST32,ST33)。
1B,ROM32B)は、共通メモリ40から一方入力
信号状態を読取る(ST34)。以下は一方制御装置
(CPU31A)側の各相当手段と同様に作用する。
1B,ROM32B)は、読込んだ他方入力信号状態と
共通メモリ40から読取った一方入力信号状態とを比較
(ST35)して、両入力信号状態が一致するか否かを
判別(ST36)する。
B,ROM32B)は、両入力信号状態が一致しないと
判別(ST36でYES)された場合に、他方入力不一
致の旨(他方入力不一致信号)を出力する(図8のST
36A)。他方入力不一致信号は、この実施の形態で
は、急停止信号EMG2として出力される。その旨は表
示部72に表示される。
B,ROM32B)は、両入力信号状態が一致すると判
別(ST36でNO)された場合に、当該他方入力信号
状態に対応した他方制御処理(クラッチ&ブレーキ装置
15のソレノイド制御処理…図1の“C&B制御処
理”)を実行(図7のST37)する。駆動制御信号C
NT2を仮出力する。
御手段(CPU31B,ROM32B)によって他方制
御処理結果を共通メモリ40に記憶(ST38)され
る。直後に、一方結果読取制御手段(CPU31B,R
OM32B)が共通メモリ40から一方制御処理結果を
読取る(ST39)。
M32B)は、他方制御処理結果と共通メモリ40から
読取った一方制御処理結果とを比較(ST40)して、
両制御処理結果が一致するか否かを判別(ST41)す
る。
B,ROM32B)は、両制御処理結果が一致しないと
判別された場合(ST41でYES)に、他方結果不一
致の旨(他方結果不一致信号)を出力(図8のST41
A)する。他方結果不一致信号は、この実施の形態で
は、上記の急停止インターロックに係る急停止信号EM
G2として出力される。その旨は表示部72に表示され
る。
B,ROM32B)は、両制御処理結果が一致すると判
別(ST41でNO)された場合に、実行された他方制
御処理結果を確定出力(ST42)する。上記した駆動
制御信号CNT(CNT2)の仮出力を確定することで
ある。なお、この段階ではじめて、駆動制御信号CNT
(CNT2)を確定出力するように形成してもよい。
PU31A等,CPU31B等)のソフトウエアにより
相互確認されることで発現される。つまり、運転指令信
号(起動指令信号)SSも同期的整合性の他、駆動制御
信号CNT1,CNT2の生成動作状態の同期性・整合
性を確認し、それらのいずれかが不整合(不一致)であ
ると判別した場合には、各負荷駆動回路10A,10B
の直流電源(DRV1,DRV2)を強制的に遮断する
機能を有する。
は、運転指令回路1と各負荷駆動回路10A,10Bと
が、ともに正常と判別した場合に限り、駆動制御信号C
NT1,CNT2を出力して当該半導体素子11A,1
1BをON制御して負荷15A,15Bを駆動(ON)
する。
アに、運転指令信号(起動指令信号)SSと直流スイ
ッチング電圧信号(DC)との同期性比較から運転指令
回路1が正常つまり運転指令信号SSが有効である、と
ともに各状態検出信号FB1,FB2と直流スイッチ
ング電圧信号(DC)との同期性比較から各負荷駆動回
路10A,10Bが正常つまり各状態検出信号FB1,
FB2が有効であり、かつプレス運転駆動制御装置3
0の各系統31A,32A等、31B,32B等の駆動
制御信号CNT1,CNT2の発生動作等が互に整合す
る正常時にのみ信号EMG(EMG1およびEMG2)
をHレベルとして安全回路(リレーRY)60を励磁す
るように形成することができる。
61A,61BをONさせ、各負荷駆動回路10A,1
0Bの直流電流DRV1,DRV2を生かすが、上記
〜のうちいずれかに異常があれば、異常検出信号EM
G(EMG1あるいはEMG2)を出力(Lレベル)と
してリレーRY(60)を非励磁として補助接点61
A,61BをOFFし、直流電源DRV1,DRV2を
強制的に遮断する。したがって、一層の安全性が確約さ
れ、全体のフェールセーフが完璧となる。
制御装置(31A)の割込み通知手段(31A,32
A)は、処理開始タイミングになったときに、他方制御
装置(31B)に処理開始の旨を割込み通知する(図3
のST11)。これにより両制御装置を常に完全同期動
作させる必要がなくなる。したがって、制御負担が重く
適応性が狭くなる犠牲を排除しつつ、両制御装置のシス
テム簡素化および低コスト化を達成することができる。
は、自ら読込んだ一方入力信号状態を図1,図2の共通
メモリ40に記憶する。その後に、一方側入力判別手段
(31A,32A)が、読込み一方入力信号状態と他方
入力読取制御手段(31A,32A)によって共通メモ
リ40から読取られた他方入力信号状態とを比較して、
両入力信号状態が一致するか否かを判別する(図3のS
T15,ST16)。図1に示す“入力処理”による。
に入力信号状態の読込みに関する自機(一方制御装置…
31A)のハードウエアおよびソフトウエアの正常・異
常性をチェックすることができる。
A)によって両入力信号状態(起動指令信号状態)が一
致すると判別(STST16でNO)された場合に、一
方制御処理実行手段(31A,32A)が働き、一方入
力信号状態に対応した一方制御処理を実行(図4のST
17)する。つまり、入力信号状態自体並びにその読込
みに関する自機内のハードウエアおよびソフトウエアの
正常性が確認することができた場合に、一方制御処理実
行手段(31A,32A)はこれを条件に制御処理を実
行する。この一方制御処理結果は、一方結果記憶制御手
段(31A,32A)によって共通メモリ40に記憶さ
れる(ST18)。
2A)によって両入力信号状態が一致しないと判別(図
3のST16でYES)された場合、つまり入力信号状
態自体並びに入力信号状態の読込みに関する自機内のハ
ードウエアおよびソフトウエアに異常があるとソフトウ
エアにより確認された場合には、一方入力不一致出力制
御手段(31A,32A)が、一方入力不一致の旨(一
方入力不一致信号…一方異常検出信号)を出力(図5の
ST16A)する。この場合(異常発生検出下)では、
一方制御処理実行手段(31A,32A)の働き(制御
処理の実行)を阻止する。
は、一方制御処理結果と、他方結果読取制御手段(31
A,32A)によって共通メモリ40から読取られた他
方制御処理結果とを比較して、両制御処理結果が一致す
るか否かを判別する(図4のST21)。
両制御処理結果が一致すると判別(ST21でNO)さ
れた場合に、一方結果確定出力制御手段(31A,32
A)が働き、実行された一方制御処理結果を確定出力
(ST22)する。しかし、一方側結果判別手段(31
A,32A)によって両制御処理結果が一致しないと判
別(ST21でYES)された場合には、一方結果不一
致出力制御手段(31A,32A)が、一方結果不一致
の旨(一方結果不一致信号…一方異常検出信号)を出力
(図5のST21A)する。EMG1を出力する。プレ
ス運転は急停止される。
入力記憶制御手段(31B,32B)は、一方制御装置
(21A)から割込み通知を受けたとき(図6のST3
1でYES)に、自ら読込んだ他方入力信号状態を共通
メモリ40に記憶する。その後に、他方側入力判別手段
(31B,32B)が、読込み他方入力信号状態と一方
入力読取制御手段(31B,32B)によって共通メモ
リ40から読取られた一方入力信号状態とを比較(ST
35)して、両入力信号状態が一致するか否かを判別
(ST36)する。
に入力信号状態の読込みに関する自機(他方制御装置)
のハードウエアおよびソフトウエアの正常・異常性をチ
ェックすることができる。
号状態(起動指令信号状態)が一致すると判別(STS
T36でNO)された場合に、他方制御処理実行手段
(31B,32B)が働き、他方入力信号状態に対応し
た他方制御処理を実行(図7のST37)する。つま
り、入力信号状態自体並びにその読込みに関する自機内
のハードウエアおよびソフトウエアの正常性が確認する
ことができた場合に、他方制御処理実行手段(31B,
32B)は、これを条件に制御処理を実行する。この他
方制御処理結果は、他方結果記憶制御手段(31B,3
2B)によって共通メモリに記憶される(ST38)。
2B)によって両入力信号状態が一致しないと判別(図
のST36でYES)された場合、つまり入力信号状態
自体並びに入力信号状態の読込みに関する自機内のハー
ドウエアおよびソフトウエアに異常があると確認された
場合には、他方入力不一致出力制御手段(31B,32
B)が、他方入力不一致の旨を出力(図8のST36
A)する。この場合(異常発生検出下)には、他方制御
処理実行手段(31B,32B)の働き(制御処理の実
行)を阻止する。
は、他方制御処理結果と、一方結果読取制御手段(31
B,32B)によって共通メモリ40から読取られた一
方制御処理結果とを比較して、両制御処理結果が一致す
るか否かを判別(図7のST41)する。
B,32B)によって両制御処理結果が一致すると判別
(ST41でNO)された場合に、他方結果確定出力制
御手段(31B,32B)が働き、実行した他方制御処
理結果を確定出力(ST42)する。しかし、他方側結
果判別手段(31B,32B)によって両制御処理結果
が一致しないと判別(ST41でYES)された場合に
は、他方結果不一致出力制御手段(31B,32B)
が、他方結果不一致の旨(他方結果不一致信号…他方異
常検出信号)を出力(図8のST41A)する。EMG
1を出力する。プレス運転は急停止される。
に共通の入力信号状態並びに両制御装置内のハードウエ
アおよびソフトウエアに係る制御処理に対するソフトウ
エアによるフェールセーフ機能を確立できる。すなわ
ち、CPU2重化を構成する両CPU31A,31Bの
完全同期動作を前提とすることなく、万全なフェールセ
ーフ機能を強化することができる。
と運転指令回路1と負荷駆動回路10(10A,10
B)と第2パルス信号発生器50(50A,50B)と
プレス運転駆動制御装置30とを備える全直流方式と
し、かつ自らが生成した直流スイッチング電圧(信号)
DCを基準信号として、これとこれから生成された運転
指令信号SSおよび状態検出パルス信号FB1,FB2
との同期性をチェックし、それらの有効性つまり運転指
令回路1と負荷駆動回路10(10A,10B)の正常
であることを前提として負荷を駆動可能なので、一段と
完全なフェールセーフ機能を確立できる。
令信号(SS)でありかつ制御処理がクラッチ&ブレー
キ装置15のON/OFF制御信号(CNT)とされて
いるので、作業安全性を担保しつつ金型保護等の完璧化
を図れる。
されるので、全直流電源方式としてシステム全体の簡素
化が図れ、その普及を拡大できる。
により各制御装置で相互に情報取得させるとともに入力
信号状態および制御処理結果の同期的整合性を確認でき
た場合に制御処理結果を確定出力つつプレス機械の運転
を進行するプレス運転制御方法であるから、2重化CP
Uの完全同期動作を前提とすることなくソフトウエアに
よりフェールセーフで安全確実なプレス運転ができる。
御装置および各制御装置からバスを介してアクセス可能
な共通メモリを設け、一方制御装置に割込み通知手段と
一方入力記憶制御手段と一方側入力判別手段と一方入力
不一致出力制御手段と一方制御処理実行手段と一方結果
記憶制御手段と一方側結果判別手段と一方結果不一致出
力制御手段と一方結果確定出力制御手段とを設け、かつ
他方制御装置に他方入力記憶制御手段と他方側入力判別
手段と他方入力不一致出力制御手段と他方制御処理実行
手段と他方結果記憶制御手段と他方側結果判別手段と他
方結果不一致出力制御手段と他方結果確定出力制御手段
とを設け、ソフトウエアにより各制御装置で相互に情報
取得して入力信号状態および制御処理結果の同期的整合
性を確認することで制御処理結果を確定出力可能に形成
されたプレス機械であるから、CPU2重化を構築する
両CPUの完全同期動作を前提とすることなく、万全な
フェールセーフ機能を強化することができる。
が起動指令信号でかつ制御処理がクラッチ&ブレーキ装
置のON/OFF制御信号であるから、請求項2の発明
の場合と同様な効果を奏することができることに加え、
さらに作業安全性を担保しつつ金型保護等の完璧化を図
れる。
説明するための模式図である。
ローチャート(1)である。
ローチャート(2)である。
ローチャート(3)である。
ローチャート(1)である。
ローチャート(2)である。
ローチャート(3)である。
方入力記憶制御手段,他方入力読取制御手段,一方側入
力判別手段,一方入力不一致出力制御手段,一方制御処
理実行手段,一方結果記憶制御手段,他方結果読取制御
手段,一方側結果判別手段,一方結果不一致出力制御手
段,一方結果確定出力制御手段) 31B CPU2(他方制御装置…他方入力記憶制御手
段,一方入力読取制御手段,他方側入力判別手段,他方
入力不一致出力制御手段,他方制御処理実行手段,他方
結果記憶制御手段,一方結果読取制御手段,他方側結果
判別手段,他方結果不一致出力制御手段,他方結果確定
出力制御手段) 32A ROM(割込み通知手段,一方入力記憶制御手
段,他方入力読取制御手段,一方側入力判別手段,一方
入力不一致出力制御手段,一方制御処理実行手段,一方
結果記憶制御手段,他方結果読取制御手段,一方側結果
判別手段,一方結果不一致出力制御手段,一方結果確定
出力制御手段) 32B ROM(他方制御装置…他方入力記憶制御手
段,一方入力読取制御手段,他方側入力判別手段,他方
入力不一致出力制御手段,他方制御処理実行手段,他方
結果記憶制御手段,一方結果読取制御手段,他方側結果
判別手段,他方結果不一致出力制御手段,他方結果確定
出力制御手段) 37A,37B バス 39A,39B 出力ラッチ回路 40 共通メモリ 50A,50B 第2パルス信号発生器 60 電磁リレー 70 操作表示部 70 操作表示部 SS 運転指令信号(起動指令信号) CNT(CNT1,CNT2) 制御処理結果信号(駆
動制御信号) EMG(EMG1,EMG2) 結果不一致信号(急停
止信号)
Claims (3)
- 【請求項1】 入力信号に基づき制御処理を行いかつ出
力された制御処理結果に応じてプレス運転を進行させる
プレス運転制御方法において、 一方制御装置に、処理開始タイミングで他方制御装置に
処理開始の旨を割込み通知させ、読込んだ一方入力信号
状態を共通メモリに記憶させ、一方入力信号状態と共通
メモリから読取った他方入力信号状態とを比較して両入
力信号状態が一致しないと判別できた場合に一方入力不
一致信号を出力させまたは一致すると判別できた場合に
は当該一方入力信号状態に対応した一方制御処理を実行
させ、しかる後に一方制御処理結果を共通メモリに記憶
させるとともに当該一方制御処理結果と共通メモリから
読取った他方制御処理結果とを比較して両制御処理結果
が一致しないと判別できた場合に一方結果不一致信号を
出力させまたは両制御処理結果が一致すると判別できた
場合には一方制御処理結果を確定出力させ、 この一方制御装置の働きと並行させて、他方制御装置
に、一方制御装置から割込み通知を受けたときに読込ん
だ他方入力信号状態を共通メモリに記憶させ、他方入力
信号状態と共通メモリから読取った一方入力信号状態と
を比較して両入力信号状態が一致しないと判別できた場
合に他方入力不一致信号を出力させまたは一致すると判
別できた場合には当該他方入力信号状態に対応した他方
制御処理を実行させ、しかる後に他方制御処理結果を共
通メモリに記憶させるとともに当該他方制御処理結果と
共通メモリから読取った一方制御処理結果とを比較して
両制御処理結果が一致しないと判別できた場合に他方結
果不一致信号を出力させまたは両制御処理結果が一致す
ると判別できた場合には他方制御処理結果を確定出力さ
せる、プレス運転制御方法である。 - 【請求項2】 入力信号に基づき制御処理を行いかつ出
力された制御処理結果に応じてプレス運転状態を進行可
能に形成されたプレス機械において、 2つの制御装置および各制御装置からバスを介してアク
セス可能な共通メモリを設け、 一方制御装置に、処理開始タイミングになったときに他
方制御装置に処理開始の旨を割込み通知する割込み通知
手段と,読込んだ一方入力信号状態を共通メモリに記憶
する一方入力記憶制御手段と,読込んだ一方入力信号状
態と共通メモリから読取った他方入力信号状態とを比較
して両入力信号状態が一致するか否かを判別する一方側
入力判別手段と,両入力信号状態が一致しないと判別さ
れた場合に一方入力不一致の旨を出力する一方入力不一
致出力制御手段と,両入力信号状態が一致すると判別さ
れた場合に当該一方入力信号状態に対応した一方制御処
理を実行する一方制御処理実行手段と,一方制御処理結
果を共通メモリに記憶する一方結果記憶制御手段と,一
方制御処理結果と共通メモリから読取った他方制御処理
結果とを比較して両制御処理結果が一致するか否かを判
別する一方側結果判別手段と,両制御処理結果が一致し
ないと判別された場合に一方結果不一致の旨を出力する
一方結果不一致出力制御手段と,両制御処理結果が一致
すると判別された場合に実行した一方制御処理結果を確
定出力する一方結果確定出力制御手段とを設け、 他方制御装置に、一方制御装置から割込み通知を受けた
ときに読込んだ他方入力信号状態を共通メモリに記憶す
る他方入力記憶制御手段と,読込んだ他方入力信号状態
と共通メモリから読取った一方入力信号状態とを比較し
て両入力信号状態が一致するか否かを判別する他方側入
力判別手段と,両入力信号状態が一致しないと判別され
た場合に他方入力不一致の旨を出力する他方入力不一致
出力制御手段と,両入力信号状態が一致すると判別され
た場合に当該他方入力信号状態に対応した他方制御処理
を実行する他方制御処理実行手段と,他方制御処理結果
を共通メモリに記憶する他方結果記憶制御手段と,他方
制御処理結果と共通メモリから読取った一方制御処理結
果とを比較して両制御処理結果が一致するか否かを判別
する他方側結果判別手段と,両制御処理結果が一致しな
いと判別された場合に他方結果不一致の旨を出力する他
方結果不一致出力制御手段と,両制御処理結果が一致す
ると判別された場合に実行した他方制御処理結果を確定
出力する他方結果確定出力制御手段とを設けた、ことを
特徴とするプレス機械。 - 【請求項3】 前記入力信号がプレス運転用の起動指令
信号でありかつ前記制御処理がクラッチ&ブレーキ装置
のON/OFF制御信号である請求項2記載のプレス機
械。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002123456A JP4007544B2 (ja) | 2002-04-25 | 2002-04-25 | プレス運転制御方法およびプレス機械 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002123456A JP4007544B2 (ja) | 2002-04-25 | 2002-04-25 | プレス運転制御方法およびプレス機械 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003311498A true JP2003311498A (ja) | 2003-11-05 |
JP4007544B2 JP4007544B2 (ja) | 2007-11-14 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002123456A Expired - Fee Related JP4007544B2 (ja) | 2002-04-25 | 2002-04-25 | プレス運転制御方法およびプレス機械 |
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JP (1) | JP4007544B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7423249B2 (ja) | 2019-10-24 | 2024-01-29 | 株式会社日立製作所 | 制御装置及び分散制御システム |
-
2002
- 2002-04-25 JP JP2002123456A patent/JP4007544B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP7423249B2 (ja) | 2019-10-24 | 2024-01-29 | 株式会社日立製作所 | 制御装置及び分散制御システム |
US11977362B2 (en) | 2019-10-24 | 2024-05-07 | Hitachi, Ltd. | Control device and distributed control system |
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