JPH09286332A - 鉄道用二重系電子装置 - Google Patents
鉄道用二重系電子装置Info
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Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
(57)【要約】
【課題】 鉄道用二重系電子装置において、二重系の演
算処理装置の各演算データが誤動作して互いに不一致に
ならなくとも、演算データの一致を照合する照合回路の
正常・不正常を確認する。 【解決手段】 同じ入力データに対して第１および第２
演算処理装置で同じ演算処理を実施して得られた第１お
よび第２演算データを照合回路で照合し、不一致のとき
上記演算データを出力させることを不可とするものにお
いて、互いに異なるデータを格納するメモリを有し、照
合回路の点検時に、照合回路が演算データを出力回路に
出力させることを中断させた状態で、上記メモリに格納
された異なるデータをそれぞれ照合回路に入力し、照合
回路が上記演算データを出力させることを不可とするこ
とを確認するようにした。
算処理装置の各演算データが誤動作して互いに不一致に
ならなくとも、演算データの一致を照合する照合回路の
正常・不正常を確認する。 【解決手段】 同じ入力データに対して第１および第２
演算処理装置で同じ演算処理を実施して得られた第１お
よび第２演算データを照合回路で照合し、不一致のとき
上記演算データを出力させることを不可とするものにお
いて、互いに異なるデータを格納するメモリを有し、照
合回路の点検時に、照合回路が演算データを出力回路に
出力させることを中断させた状態で、上記メモリに格納
された異なるデータをそれぞれ照合回路に入力し、照合
回路が上記演算データを出力させることを不可とするこ
とを確認するようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば鉄道駅構
内の信号機や転てつ器などの制御に用いられる鉄道用二
重系電子装置に関するものである。
内の信号機や転てつ器などの制御に用いられる鉄道用二
重系電子装置に関するものである。
【０００２】
【従来の技術】図２０は例えば“鉄道と電気技術 電子
連動装置（１９９３．９ VOL.４ No.９ｐ６３〜ｐ６
８）”に示され、従来の演算処理装置（以下ＣＰＵとい
う）を２つ用いた二重系のバス同期システムの二重系電
子連動装置の構成を示すブロック図である。 この図に
おいて、１，２は互いに同期して同一の処理を行うＣＰ
Ｕ１，ＣＰＵ２、１Ａ，２ＡはＣＰＵ１，ＣＰＵ２の各
演算データバス、３は演算データバス１Ａ，２Ａ上の演
算データ（出力情報）の一致，不一致を検査し、一致し
ているならば、主系の演算データバス（例えばＣＰＵ１
の演算データバス１Ａ）の演算データを出力させ、かつ
演算データバス１Ａ，２Ａの演算データが不一致のとき
は、外部へは演算データを出力させず、ＣＰＵ１，ＣＰ
Ｕ２をリセットする照合回路、４はＣＰＵ１，ＣＰＵ２
をリセットするリセット信号、５は１〜４および１Ａ，
２Ａからなる連動系、６は照合回路３の演算データを受
けて動作し、入力部，保安出力部，汎用出力部などから
構成される汎用Ｉ／Ｆ部、７は汎用Ｉ／Ｆ部６の出力を
受けて動作する入出力リレー部、８は入出力リレー部７
の出力を受けて実際に動作する信号機や転てつ器などの
現場機器、９は二重系電子連動装置の動作を監視し制御
する制御部、１０は制御部９と二重系電子連動装置の要
部を結合する結合系、１８は制御部９より照合回路３を
制御する制御信号である。なお、現場機器８を除いた部
分を二重系電子連動装置という。
連動装置（１９９３．９ VOL.４ No.９ｐ６３〜ｐ６
８）”に示され、従来の演算処理装置（以下ＣＰＵとい
う）を２つ用いた二重系のバス同期システムの二重系電
子連動装置の構成を示すブロック図である。 この図に
おいて、１，２は互いに同期して同一の処理を行うＣＰ
Ｕ１，ＣＰＵ２、１Ａ，２ＡはＣＰＵ１，ＣＰＵ２の各
演算データバス、３は演算データバス１Ａ，２Ａ上の演
算データ（出力情報）の一致，不一致を検査し、一致し
ているならば、主系の演算データバス（例えばＣＰＵ１
の演算データバス１Ａ）の演算データを出力させ、かつ
演算データバス１Ａ，２Ａの演算データが不一致のとき
は、外部へは演算データを出力させず、ＣＰＵ１，ＣＰ
Ｕ２をリセットする照合回路、４はＣＰＵ１，ＣＰＵ２
をリセットするリセット信号、５は１〜４および１Ａ，
２Ａからなる連動系、６は照合回路３の演算データを受
けて動作し、入力部，保安出力部，汎用出力部などから
構成される汎用Ｉ／Ｆ部、７は汎用Ｉ／Ｆ部６の出力を
受けて動作する入出力リレー部、８は入出力リレー部７
の出力を受けて実際に動作する信号機や転てつ器などの
現場機器、９は二重系電子連動装置の動作を監視し制御
する制御部、１０は制御部９と二重系電子連動装置の要
部を結合する結合系、１８は制御部９より照合回路３を
制御する制御信号である。なお、現場機器８を除いた部
分を二重系電子連動装置という。
【０００３】次に動作について説明する。二重系電子連
動装置は、制御部９からの命令を受け結合系１０を介し
て連動系５を駆動する。連動系５は、結合系１０より同
一入力情報（入力データ）がＣＰＵ１，ＣＰＵ２にそれ
ぞれ加えられると、これに応じた同一の演算データがＣ
ＰＵ１，ＣＰＵ２からそれぞれ演算データバス１Ａ，２
Ａを介して照合回路３に入力される。そして、両方の演
算データが一致しておれば正常であり、照合回路３は、
例えば、主系の演算データを汎用Ｉ／Ｆ部６に出力さ
せ、それに基づいて汎用Ｉ／Ｆ部６から入出力リレー部
７が駆動され、信号機や転てつ器などの現場機器８が動
作する。しかし照合回路３の照合結果が不一致のときに
は、演算データを汎用Ｉ／Ｆ部６に出力させず、故障有
りとして、リセット信号４がＣＰＵ１，ＣＰＵ２をリセ
ットし、その情報をＣＰＵ１またはＣＰＵ２から制御部
９に伝達し、連動系５の動作を停止させることで信号機
や転てつ器などの現場機器８の誤動作を防ぐ。
動装置は、制御部９からの命令を受け結合系１０を介し
て連動系５を駆動する。連動系５は、結合系１０より同
一入力情報（入力データ）がＣＰＵ１，ＣＰＵ２にそれ
ぞれ加えられると、これに応じた同一の演算データがＣ
ＰＵ１，ＣＰＵ２からそれぞれ演算データバス１Ａ，２
Ａを介して照合回路３に入力される。そして、両方の演
算データが一致しておれば正常であり、照合回路３は、
例えば、主系の演算データを汎用Ｉ／Ｆ部６に出力さ
せ、それに基づいて汎用Ｉ／Ｆ部６から入出力リレー部
７が駆動され、信号機や転てつ器などの現場機器８が動
作する。しかし照合回路３の照合結果が不一致のときに
は、演算データを汎用Ｉ／Ｆ部６に出力させず、故障有
りとして、リセット信号４がＣＰＵ１，ＣＰＵ２をリセ
ットし、その情報をＣＰＵ１またはＣＰＵ２から制御部
９に伝達し、連動系５の動作を停止させることで信号機
や転てつ器などの現場機器８の誤動作を防ぐ。
【０００４】
【発明が解決しようとする課題】従来の二重系電子連動
装置は、以上のように構成されているので、実際に演算
データが不一致にならないと、照合回路３がその異常に
対して動作するかどうか判断できないため、信号機や転
てつ器などの現場機器８の誤動作を発生させる可能性が
ある。またＣＰＵ１，ＣＰＵ２に異常があっても、ＣＰ
Ｕ１，ＣＰＵ２へのデータ入力以前に検査できないた
め、信号機や転てつ器などの現場機器８の誤動作を発生
させる可能性がある。またＣＰＵ１，ＣＰＵ２に同時に
同じ演算エラ−が発生しても、照合回路３ではそれが検
知できないため、信号機や転てつ器などの現場機器８の
誤動作を発生させる可能性がある。
装置は、以上のように構成されているので、実際に演算
データが不一致にならないと、照合回路３がその異常に
対して動作するかどうか判断できないため、信号機や転
てつ器などの現場機器８の誤動作を発生させる可能性が
ある。またＣＰＵ１，ＣＰＵ２に異常があっても、ＣＰ
Ｕ１，ＣＰＵ２へのデータ入力以前に検査できないた
め、信号機や転てつ器などの現場機器８の誤動作を発生
させる可能性がある。またＣＰＵ１，ＣＰＵ２に同時に
同じ演算エラ−が発生しても、照合回路３ではそれが検
知できないため、信号機や転てつ器などの現場機器８の
誤動作を発生させる可能性がある。
【０００５】この発明は、上記のような問題を解決する
ためになされたものであり、同じ入力データに対して第
１および第２演算処理装置で同じ演算処理を実施して得
られた第１および第２演算データを照合回路で照合し、
それらの演算データが互いに一致したとき上記照合回路
が出力回路に上記演算データを出力させることを可と
し、不一致のとき上記演算データを出力させることを不
可とするものにおいて、照合回路や演算処理装置の正常
または不正常を確認することができ、信号機や転てつ器
などの現場機器の誤動作を防ぐ装置を得ることを目的と
する。
ためになされたものであり、同じ入力データに対して第
１および第２演算処理装置で同じ演算処理を実施して得
られた第１および第２演算データを照合回路で照合し、
それらの演算データが互いに一致したとき上記照合回路
が出力回路に上記演算データを出力させることを可と
し、不一致のとき上記演算データを出力させることを不
可とするものにおいて、照合回路や演算処理装置の正常
または不正常を確認することができ、信号機や転てつ器
などの現場機器の誤動作を防ぐ装置を得ることを目的と
する。
【０００６】
【課題を解決するための手段】この発明の鉄道用二重系
電子装置では、同じ入力データに対して第１および第２
演算処理装置で同じ演算処理を実施して得られた第１お
よび第２演算データを照合回路で照合し、それらの演算
データが互いに一致したとき上記照合回路が出力回路に
上記演算データを出力させることを可とし、不一致のと
き上記演算データを出力させることを不可とするものに
おいて、互いに異なるデータを格納するメモリを有し、
上記照合回路の点検時に、上記照合回路が上記演算デー
タを上記出力回路に出力させることを中断させた状態
で、上記メモリに格納された異なるデータをそれぞれ上
記照合回路に入力し、上記照合回路が上記演算データを
出力させることを不可とすることを検知する信号を発生
することを確認するようにしたものである。
電子装置では、同じ入力データに対して第１および第２
演算処理装置で同じ演算処理を実施して得られた第１お
よび第２演算データを照合回路で照合し、それらの演算
データが互いに一致したとき上記照合回路が出力回路に
上記演算データを出力させることを可とし、不一致のと
き上記演算データを出力させることを不可とするものに
おいて、互いに異なるデータを格納するメモリを有し、
上記照合回路の点検時に、上記照合回路が上記演算デー
タを上記出力回路に出力させることを中断させた状態
で、上記メモリに格納された異なるデータをそれぞれ上
記照合回路に入力し、上記照合回路が上記演算データを
出力させることを不可とすることを検知する信号を発生
することを確認するようにしたものである。
【０００７】また、同じ入力データに対して第１および
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、データを格納するメモリを有し、上記照合
回路の点検時に、上記照合回路が上記演算データを上記
出力回路に出力させることを中断させた状態で、上記メ
モリに格納された同じデータを上記照合回路に入力し、
上記照合回路が上記演算データを出力させることを可と
することを検知する信号を発生することを確認するよう
にしたものである。
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、データを格納するメモリを有し、上記照合
回路の点検時に、上記照合回路が上記演算データを上記
出力回路に出力させることを中断させた状態で、上記メ
モリに格納された同じデータを上記照合回路に入力し、
上記照合回路が上記演算データを出力させることを可と
することを検知する信号を発生することを確認するよう
にしたものである。
【０００８】また、同じ入力データに対して第１および
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、互いに異なるデータを格納するメモリを有
し、上記照合回路の点検時に、上記照合回路が上記演算
データを上記出力回路に出力させることを中断させた状
態で、上記メモリに格納された同じデータを上記照合回
路に入力し、上記照合回路が上記演算データを出力させ
ることを可とすることを検知する信号を発生することを
確認すると共に、上記メモリに格納された異なるデータ
をそれぞれ上記照合回路に入力し、上記照合回路が上記
演算データを出力させることを不可とすることを検知す
る信号を発生することを確認するようにしたものであ
る。
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、互いに異なるデータを格納するメモリを有
し、上記照合回路の点検時に、上記照合回路が上記演算
データを上記出力回路に出力させることを中断させた状
態で、上記メモリに格納された同じデータを上記照合回
路に入力し、上記照合回路が上記演算データを出力させ
ることを可とすることを検知する信号を発生することを
確認すると共に、上記メモリに格納された異なるデータ
をそれぞれ上記照合回路に入力し、上記照合回路が上記
演算データを出力させることを不可とすることを検知す
る信号を発生することを確認するようにしたものであ
る。
【０００９】また、同じ入力データに対して第１および
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、第１および第２演算データのいずれか一方
のデータを反転するバッファを有し、上記照合回路の点
検時に、上記照合回路が上記演算データを上記出力回路
に出力させることを中断させた状態で、上記演算処理装
置からの演算データと上記バッファからの反転演算デー
タとをそれぞれ上記照合回路に入力し、上記照合回路が
上記演算データを出力させることを不可とすることを検
知する信号を発生することを確認するようにしたもので
ある。
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、第１および第２演算データのいずれか一方
のデータを反転するバッファを有し、上記照合回路の点
検時に、上記照合回路が上記演算データを上記出力回路
に出力させることを中断させた状態で、上記演算処理装
置からの演算データと上記バッファからの反転演算デー
タとをそれぞれ上記照合回路に入力し、上記照合回路が
上記演算データを出力させることを不可とすることを検
知する信号を発生することを確認するようにしたもので
ある。
【００１０】また、同じ入力データに対して第１および
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、模擬入力データとその模擬入力データを上
記演算処理装置に入力したときの演算期待値を格納する
メモリを有し、上記演算処理装置の点検時に、上記照合
回路が上記演算データを上記出力回路に出力させること
を中断させた状態で、上記メモリに格納された模擬入力
データを上記演算処理装置に入力して、上記演算処理装
置で演算された演算データと上記メモリに格納された演
算期待値とが一致することを確認するようにしたもので
ある。
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、模擬入力データとその模擬入力データを上
記演算処理装置に入力したときの演算期待値を格納する
メモリを有し、上記演算処理装置の点検時に、上記照合
回路が上記演算データを上記出力回路に出力させること
を中断させた状態で、上記メモリに格納された模擬入力
データを上記演算処理装置に入力して、上記演算処理装
置で演算された演算データと上記メモリに格納された演
算期待値とが一致することを確認するようにしたもので
ある。
【００１１】また、演算処理装置で演算された演算デー
タとメモリに格納された演算期待値とが一致することを
照合回路で確認するようにしたものである。
タとメモリに格納された演算期待値とが一致することを
照合回路で確認するようにしたものである。
【００１２】また、同じ入力データに対して第１および
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、互いに異なる第１，第２模擬入力データと
その第１，第２模擬入力データを上記第１，第２演算処
理装置にそれぞれ入力したときの第１，第２演算期待値
を格納するメモリを有し、上記演算処理装置と照合回路
の点検時に、上記照合回路が上記演算データを上記出力
回路に出力させることを中断させた状態で、（１）上記
メモリに格納された第１模擬入力データを上記第１演算
処理装置に入力して得た上記第１演算処理装置の演算デ
ータと上記メモリに格納された第１演算期待値とが一致
すること、（２）上記メモリに格納された第２模擬入力
データを上記第２演算処理装置に入力して得た上記第２
演算処理装置の演算データと上記メモリに格納された第
２演算期待値とが一致すること、（３）上記第１演算期
待値と上記第２演算期待値を入力された上記照合回路が
上記演算データを出力させることを不可とすることを検
知する信号を発生することを確認するようにしたもので
ある。
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、互いに異なる第１，第２模擬入力データと
その第１，第２模擬入力データを上記第１，第２演算処
理装置にそれぞれ入力したときの第１，第２演算期待値
を格納するメモリを有し、上記演算処理装置と照合回路
の点検時に、上記照合回路が上記演算データを上記出力
回路に出力させることを中断させた状態で、（１）上記
メモリに格納された第１模擬入力データを上記第１演算
処理装置に入力して得た上記第１演算処理装置の演算デ
ータと上記メモリに格納された第１演算期待値とが一致
すること、（２）上記メモリに格納された第２模擬入力
データを上記第２演算処理装置に入力して得た上記第２
演算処理装置の演算データと上記メモリに格納された第
２演算期待値とが一致すること、（３）上記第１演算期
待値と上記第２演算期待値を入力された上記照合回路が
上記演算データを出力させることを不可とすることを検
知する信号を発生することを確認するようにしたもので
ある。
【００１３】また、同じ入力データに対して第１および
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、同じ入力データを第１および第２演算処理
装置に入力すると共に、上記入力データに対する上記演
算処理装置の演算期待値を上記照合回路に入力し、上記
照合回路で、（１）上記第１および第２演算処理装置の
各演算データが一致すること、（２）上記演算データが
上記演算期待値と一致することを確認するようにしたも
のである。
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、同じ入力データを第１および第２演算処理
装置に入力すると共に、上記入力データに対する上記演
算処理装置の演算期待値を上記照合回路に入力し、上記
照合回路で、（１）上記第１および第２演算処理装置の
各演算データが一致すること、（２）上記演算データが
上記演算期待値と一致することを確認するようにしたも
のである。
【００１４】さらにまた、同じ入力データに対して第１
および第２演算処理装置で同じ演算処理を実施して得ら
れた第１および第２演算データを照合回路で照合し、そ
れらの演算データが互いに一致したとき上記照合回路が
出力回路に上記演算データを出力させることを可とし、
不一致のとき上記演算データを出力させることを不可と
するものにおいて、上記照合回路を二重に設け、同じ入
力データを上記第１および第２演算処理装置に入力して
得た上記第１および第２演算データを上記各照合回路で
照合し、その内のいずれかが上記第１および第２演算デ
ータの不一致を検出したとき、上記照合回路が不正常で
あることを確認するようにしたものである。
および第２演算処理装置で同じ演算処理を実施して得ら
れた第１および第２演算データを照合回路で照合し、そ
れらの演算データが互いに一致したとき上記照合回路が
出力回路に上記演算データを出力させることを可とし、
不一致のとき上記演算データを出力させることを不可と
するものにおいて、上記照合回路を二重に設け、同じ入
力データを上記第１および第２演算処理装置に入力して
得た上記第１および第２演算データを上記各照合回路で
照合し、その内のいずれかが上記第１および第２演算デ
ータの不一致を検出したとき、上記照合回路が不正常で
あることを確認するようにしたものである。
【００１５】
実施の形態１．以下、この発明の実施の一形態を図と共
に説明する。図１はこの発明の実施の形態１における鉄
道用二重系電子装置の構成を示すブロック図である。図
１において、１，２は同じ入力データに対して同期して
同一の処理を行うＣＰＵ１，ＣＰＵ２、１Ａ，２ＡはＣ
ＰＵ１，ＣＰＵ２の演算結果である演算データを送る演
算データバス、１Ｂ，２Ｂは照合回路３へデータを送る
演算データバス、３は演算データバス１Ｂ，２Ｂ上の演
算データ（出力情報）の一致、不一致を検査し、一致し
ているならば主系の演算データバス（例えばＣＰＵ１の
演算データバス１Ｂ）の演算データを出力させ、かつ演
算データバス１Ｂ，２Ｂ上の演算データが不一致のとき
は、外部へは演算データを出力させず、ＣＰＵ１，ＣＰ
Ｕ２をリセットする照合回路、４は照合回路３が不一致
を検出したときＣＰＵ１，ＣＰＵ２をリセットするリセ
ット信号、５は１〜４，１Ａ，２Ａ，１Ｂ，２Ｂおよび
後述するバッファ１１〜１７からなる連動系である。
に説明する。図１はこの発明の実施の形態１における鉄
道用二重系電子装置の構成を示すブロック図である。図
１において、１，２は同じ入力データに対して同期して
同一の処理を行うＣＰＵ１，ＣＰＵ２、１Ａ，２ＡはＣ
ＰＵ１，ＣＰＵ２の演算結果である演算データを送る演
算データバス、１Ｂ，２Ｂは照合回路３へデータを送る
演算データバス、３は演算データバス１Ｂ，２Ｂ上の演
算データ（出力情報）の一致、不一致を検査し、一致し
ているならば主系の演算データバス（例えばＣＰＵ１の
演算データバス１Ｂ）の演算データを出力させ、かつ演
算データバス１Ｂ，２Ｂ上の演算データが不一致のとき
は、外部へは演算データを出力させず、ＣＰＵ１，ＣＰ
Ｕ２をリセットする照合回路、４は照合回路３が不一致
を検出したときＣＰＵ１，ＣＰＵ２をリセットするリセ
ット信号、５は１〜４，１Ａ，２Ａ，１Ｂ，２Ｂおよび
後述するバッファ１１〜１７からなる連動系である。
【００１６】６は照合回路３から演算データを受ける入
力部，保安出力部，汎用出力部などから構成される汎用
Ｉ／Ｆ部（すなわち出力回路）、７は汎用Ｉ／Ｆ部６の
出力を受けて動作する入出力リレー部、８は入出力リレ
ー部７の出力を受けて実際に動作する信号機や転てつ器
などの現場機器、９は全体の動作を監視・制御する制御
部、１０は制御部９と連動系５を結合する結合系、１１
は演算データバス１Ａ用のバッファ、１２は演算データ
バス２Ａ用のバッファ、１３、１４は互いに異なる固定
データを記憶するメモリ、１５は固定データを記憶する
メモリ１３用のバッファ、１６はバッファ１５とは差異
のある固定データを記憶するメモリ１４用のバッファ、
１７は制御部９からの命令により結合系１０を経てバッ
ファ１１〜１６を制御するバッファ制御回路、１８は照
合回路３およびバッファ制御回路１７を制御する制御信
号である。
力部，保安出力部，汎用出力部などから構成される汎用
Ｉ／Ｆ部（すなわち出力回路）、７は汎用Ｉ／Ｆ部６の
出力を受けて動作する入出力リレー部、８は入出力リレ
ー部７の出力を受けて実際に動作する信号機や転てつ器
などの現場機器、９は全体の動作を監視・制御する制御
部、１０は制御部９と連動系５を結合する結合系、１１
は演算データバス１Ａ用のバッファ、１２は演算データ
バス２Ａ用のバッファ、１３、１４は互いに異なる固定
データを記憶するメモリ、１５は固定データを記憶する
メモリ１３用のバッファ、１６はバッファ１５とは差異
のある固定データを記憶するメモリ１４用のバッファ、
１７は制御部９からの命令により結合系１０を経てバッ
ファ１１〜１６を制御するバッファ制御回路、１８は照
合回路３およびバッファ制御回路１７を制御する制御信
号である。
【００１７】次に動作について説明する。かかる鉄道用
二重系電子装置の連動系の動作は、結合系１０より同一
入力データ（入力情報）がＣＰＵ１およびＣＰＵ２にそ
れぞれ加えられると、同じ演算処理が実施されて、同一
の演算データ（出力情報）がＣＰＵ１およびＣＰＵ２か
らそれぞれ演算データバス１Ａ，２Ａ，バッファ１１，
１２および演算データバス１Ｂ，２Ｂを介して照合回路
３に入力される（図２の通常時参照）。図２は実施の形
態１の動作説明図で、通常時は、結合系１０からバッフ
ァ制御回路１７により、バッファ１１，１２は、イネー
ブル（enable、導通可）、バッファ１５，１６はディセ
ーブル（disable、導通不可）に制御されている。
二重系電子装置の連動系の動作は、結合系１０より同一
入力データ（入力情報）がＣＰＵ１およびＣＰＵ２にそ
れぞれ加えられると、同じ演算処理が実施されて、同一
の演算データ（出力情報）がＣＰＵ１およびＣＰＵ２か
らそれぞれ演算データバス１Ａ，２Ａ，バッファ１１，
１２および演算データバス１Ｂ，２Ｂを介して照合回路
３に入力される（図２の通常時参照）。図２は実施の形
態１の動作説明図で、通常時は、結合系１０からバッフ
ァ制御回路１７により、バッファ１１，１２は、イネー
ブル（enable、導通可）、バッファ１５，１６はディセ
ーブル（disable、導通不可）に制御されている。
【００１８】照合回路３への両方の演算データが一致し
ておれば、ＣＰＵ１およびＣＰＵ２は正常であり、照合
回路３は演算データバス１Ｂ，２Ｂ上のうちの一方の演
算データを出力させ、これに基づいて汎用Ｉ／Ｆ部６か
ら入出力リレー部７が駆動され、信号機や転てつ器など
の現場機器８が動作する。しかし照合回路３の照合結果
が不一致のときには、故障有りとし、照合回路３は演算
データバス１Ｂ，２Ｂ上のいずれの演算データをも出力
させず、リセット信号４がＣＰＵ１およびＣＰＵ２をリ
セットし、その情報がＣＰＵ１またはＣＰＵ２から結合
系１０を経由して制御部９に伝達され、結合系１０より
連動系５の動作を停止させることで信号機や転てつ器な
どの現場機器８の誤動作を防ぐ。
ておれば、ＣＰＵ１およびＣＰＵ２は正常であり、照合
回路３は演算データバス１Ｂ，２Ｂ上のうちの一方の演
算データを出力させ、これに基づいて汎用Ｉ／Ｆ部６か
ら入出力リレー部７が駆動され、信号機や転てつ器など
の現場機器８が動作する。しかし照合回路３の照合結果
が不一致のときには、故障有りとし、照合回路３は演算
データバス１Ｂ，２Ｂ上のいずれの演算データをも出力
させず、リセット信号４がＣＰＵ１およびＣＰＵ２をリ
セットし、その情報がＣＰＵ１またはＣＰＵ２から結合
系１０を経由して制御部９に伝達され、結合系１０より
連動系５の動作を停止させることで信号機や転てつ器な
どの現場機器８の誤動作を防ぐ。
【００１９】しかし通常時には、実際に演算データバス
１Ａ上および演算データバス２Ａ上の演算データが不一
致にならないと、照合回路３が不一致に対して正常に動
作するかどうか判断できない。以下照合回路３の点検時
の手順を図３のフローチャートと共に説明する。通常時
はバッファ１１，１２はイネーブル、バッファ１５，１
６はディセーブルに制御されている（ＳＴ１）。ここで
演算データが不一致時の照合回路３の動作を確認する。
照合回路３の点検時、制御部９から結合系１０を経由し
て、制御信号１８で照合回路３を制御し、照合回路３が
データを汎用Ｉ／Ｆ部６へ出力させることを一時的に中
断する（ＳＴ２）。
１Ａ上および演算データバス２Ａ上の演算データが不一
致にならないと、照合回路３が不一致に対して正常に動
作するかどうか判断できない。以下照合回路３の点検時
の手順を図３のフローチャートと共に説明する。通常時
はバッファ１１，１２はイネーブル、バッファ１５，１
６はディセーブルに制御されている（ＳＴ１）。ここで
演算データが不一致時の照合回路３の動作を確認する。
照合回路３の点検時、制御部９から結合系１０を経由し
て、制御信号１８で照合回路３を制御し、照合回路３が
データを汎用Ｉ／Ｆ部６へ出力させることを一時的に中
断する（ＳＴ２）。
【００２０】合わせて制御部９からの制御信号１８に基
づく命令によりバッファ制御回路１７は、バッファ１
１，１２をディセーブル、バッファ１５，１６をイネー
ブルにするので、照合回路３にはメモリ１３とメモリ１
４のデータが入力される（ＳＴ３）。メモリ１３とメモ
リ１４のデータは互いに等しくないので、照合回路３が
正常に動作するのであれば、照合データの不一致を検知
し、リセット信号４にてＣＰＵ１およびＣＰＵ２をリセ
ットする。
づく命令によりバッファ制御回路１７は、バッファ１
１，１２をディセーブル、バッファ１５，１６をイネー
ブルにするので、照合回路３にはメモリ１３とメモリ１
４のデータが入力される（ＳＴ３）。メモリ１３とメモ
リ１４のデータは互いに等しくないので、照合回路３が
正常に動作するのであれば、照合データの不一致を検知
し、リセット信号４にてＣＰＵ１およびＣＰＵ２をリセ
ットする。
【００２１】ＣＰＵ１およびＣＰＵ２がリセットされれ
ば（ＳＴ４）、照合回路３は正常に動作していることが
検知でき、ＣＰＵ１，２のいずれかから、その情報が結
合系１０を経由して制御部９へ伝達され（ＳＴ５）制御
部９は制御信号１８により、照合回路３を制御し一時中
断していた汎用Ｉ／Ｆ部６への出力を再開する（ＳＴ
６）。ここで、照合回路３が演算データを出力させるこ
とを不可とすることを検知する信号としては、リセット
信号４あるいはその信号４が原因となり、発生する信号
であればよい。リセットされなければ、照合回路３は正
常に動作していないことが検知でき、ＣＰＵ１，２のい
ずれかからその情報が結合系１０経由で制御部９へ伝達
され（ＳＴ７）、制御部９は連動系５を停止する（ＳＴ
８）ことで信号機や転てつ器などの現場機器８の誤動作
を防ぐことができる。なお制御部９の制御を制御部９か
らの点検動作開始情報をもとに、連動系５内部のＣＰＵ
１およびＣＰＵ２で代替しても同様な効果が得られる。
なお、ＣＰＵ１およびＣＰＵ２での代替は以下の実施の
形態２〜７においても同様に実施できる。
ば（ＳＴ４）、照合回路３は正常に動作していることが
検知でき、ＣＰＵ１，２のいずれかから、その情報が結
合系１０を経由して制御部９へ伝達され（ＳＴ５）制御
部９は制御信号１８により、照合回路３を制御し一時中
断していた汎用Ｉ／Ｆ部６への出力を再開する（ＳＴ
６）。ここで、照合回路３が演算データを出力させるこ
とを不可とすることを検知する信号としては、リセット
信号４あるいはその信号４が原因となり、発生する信号
であればよい。リセットされなければ、照合回路３は正
常に動作していないことが検知でき、ＣＰＵ１，２のい
ずれかからその情報が結合系１０経由で制御部９へ伝達
され（ＳＴ７）、制御部９は連動系５を停止する（ＳＴ
８）ことで信号機や転てつ器などの現場機器８の誤動作
を防ぐことができる。なお制御部９の制御を制御部９か
らの点検動作開始情報をもとに、連動系５内部のＣＰＵ
１およびＣＰＵ２で代替しても同様な効果が得られる。
なお、ＣＰＵ１およびＣＰＵ２での代替は以下の実施の
形態２〜７においても同様に実施できる。
【００２２】実施の形態２．図４はこの発明の実施の形
態２における鉄道用二重系電子装置の構成を示すブロッ
ク図である。１〜１８は図１のものと同様なものである
ので、その説明を省略する。２１はバッファ制御回路１
７により制御されるバッファで、バッファ２１がイネー
ブルのときメモリ１３のデータを出力する。
態２における鉄道用二重系電子装置の構成を示すブロッ
ク図である。１〜１８は図１のものと同様なものである
ので、その説明を省略する。２１はバッファ制御回路１
７により制御されるバッファで、バッファ２１がイネー
ブルのときメモリ１３のデータを出力する。
【００２３】次に動作について説明する。かかる鉄道用
二重系電子装置の連動系の動作は、結合系１０より同一
入力データがＣＰＵ１およびＣＰＵ２にそれぞれ加えら
れると、同じ演算処理が実施されて、同一の演算データ
がＣＰＵ１およびＣＰＵ２からそれぞれ演算データバス
１Ａ，２Ａ，バッファ１１，１２および演算データバス
１Ｂ，２Ｂを介して照合回路３に入力される（図５の通
常時参照）。図５は実施の形態２の動作説明図で、通常
時は結合系１０からバッファ制御回路１７により、バッ
ファ１１，１２はイネーブル、バッファ１５，１６，２
１はディセーブルに制御されている。
二重系電子装置の連動系の動作は、結合系１０より同一
入力データがＣＰＵ１およびＣＰＵ２にそれぞれ加えら
れると、同じ演算処理が実施されて、同一の演算データ
がＣＰＵ１およびＣＰＵ２からそれぞれ演算データバス
１Ａ，２Ａ，バッファ１１，１２および演算データバス
１Ｂ，２Ｂを介して照合回路３に入力される（図５の通
常時参照）。図５は実施の形態２の動作説明図で、通常
時は結合系１０からバッファ制御回路１７により、バッ
ファ１１，１２はイネーブル、バッファ１５，１６，２
１はディセーブルに制御されている。
【００２４】照合回路３への両方の演算データが一致し
ておれば、ＣＰＵ１およびＣＰＵ２は正常であり、照合
回路３は演算データバス１Ｂ，２Ｂ上のうちの一方の演
算データを出力させ、これに基づいて汎用Ｉ／Ｆ部６か
ら入出力リレー部７が駆動され、信号機や転てつ器など
の現場機器８が動作する。しかし照合回路３の照合結果
が不一致のときには、故障有りとし、照合回路３は演算
データバス１Ｂ，２Ｂ上のいずれの演算データをも出力
させず、リセット信号４がＣＰＵ１およびＣＰＵ２をリ
セットし、実施の形態１と同様に、結合系１０より連動
系５の動作を停止させることで、信号機や転てつ器など
の現場機器８の誤動作を防ぐ。
ておれば、ＣＰＵ１およびＣＰＵ２は正常であり、照合
回路３は演算データバス１Ｂ，２Ｂ上のうちの一方の演
算データを出力させ、これに基づいて汎用Ｉ／Ｆ部６か
ら入出力リレー部７が駆動され、信号機や転てつ器など
の現場機器８が動作する。しかし照合回路３の照合結果
が不一致のときには、故障有りとし、照合回路３は演算
データバス１Ｂ，２Ｂ上のいずれの演算データをも出力
させず、リセット信号４がＣＰＵ１およびＣＰＵ２をリ
セットし、実施の形態１と同様に、結合系１０より連動
系５の動作を停止させることで、信号機や転てつ器など
の現場機器８の誤動作を防ぐ。
【００２５】しかし通常時には、実際に演算データバス
１Ａ上および演算データバス２Ａ上の演算データが不一
致にならないと、照合回路３が不一致に対して正常に動
作するかどうか判断できず、また結合系１０からデータ
が入力されてからでないと、照合回路３が一致・不一致
に対して正常に動作するかどうか判断できなかった。以
下に照合回路３に同一のデータを二重に入力したとき照
合回路３が正常に動作するかどうかの点検（図５の照合
回路３の点検時２）と、照合回路３に異なるデータを入
力したとき照合回路３が正常に動作するかどうかの点検
（図５の照合回路３の点検時１）について説明する。
１Ａ上および演算データバス２Ａ上の演算データが不一
致にならないと、照合回路３が不一致に対して正常に動
作するかどうか判断できず、また結合系１０からデータ
が入力されてからでないと、照合回路３が一致・不一致
に対して正常に動作するかどうか判断できなかった。以
下に照合回路３に同一のデータを二重に入力したとき照
合回路３が正常に動作するかどうかの点検（図５の照合
回路３の点検時２）と、照合回路３に異なるデータを入
力したとき照合回路３が正常に動作するかどうかの点検
（図５の照合回路３の点検時１）について説明する。
【００２６】図６は図５における照合回路３の点検時２
から点検時１の手順を示すフローチャートである。通常
時はバッファ１１，１２はイネーブル、バッファ１５，
１６，２１はディセーブルである（ＳＴ２１）。ここで
演算データが一致時の照合回路３の動作を確認する。照
合回路３の点検時２、制御部９から結合系１０を経由し
て、制御信号１８で照合回路３を制御し、照合回路３が
データを汎用Ｉ／Ｆ部６へ出力させることを一時的に中
断する（ＳＴ２２）。合わせて制御部９からの制御信号
１８に基づく命令によりバッファ制御回路１７は、バッ
ファ１１，１２をディセーブル、バッファ１５をイネー
ブル、バッファ１６をディセーブル、バッファ２１をイ
ネーブルに制御する（図５の照合回路３の点検時２参
照）。
から点検時１の手順を示すフローチャートである。通常
時はバッファ１１，１２はイネーブル、バッファ１５，
１６，２１はディセーブルである（ＳＴ２１）。ここで
演算データが一致時の照合回路３の動作を確認する。照
合回路３の点検時２、制御部９から結合系１０を経由し
て、制御信号１８で照合回路３を制御し、照合回路３が
データを汎用Ｉ／Ｆ部６へ出力させることを一時的に中
断する（ＳＴ２２）。合わせて制御部９からの制御信号
１８に基づく命令によりバッファ制御回路１７は、バッ
ファ１１，１２をディセーブル、バッファ１５をイネー
ブル、バッファ１６をディセーブル、バッファ２１をイ
ネーブルに制御する（図５の照合回路３の点検時２参
照）。
【００２７】この時演算データバス１Ｂ上にはメモリ１
３のデータがバッファ１５を介し、かつ演算データバス
２Ｂ上にもメモリ１３のデータがバッファ２１を介して
それぞれ出力される（ＳＴ２３）ので、照合回路３が正
常に動作していれば（ＳＴ２４）、照合結果が一致であ
ることを検知し、リセット信号４を所定時間内に発信す
ることはない。なお、リセット信号を発生しない代わり
に、特定の信号を発生して積極的に正常であることを制
御部９に連絡するようにしてもよい。いずれにしろ、リ
セットされなければ、照合回路３は正常に動作している
ことになり、ＣＰＵ１，２のいずれかから点検時２で照
合回路３が正常であることが結合系１０経由で制御部９
に連絡される（ＳＴ２５）。
３のデータがバッファ１５を介し、かつ演算データバス
２Ｂ上にもメモリ１３のデータがバッファ２１を介して
それぞれ出力される（ＳＴ２３）ので、照合回路３が正
常に動作していれば（ＳＴ２４）、照合結果が一致であ
ることを検知し、リセット信号４を所定時間内に発信す
ることはない。なお、リセット信号を発生しない代わり
に、特定の信号を発生して積極的に正常であることを制
御部９に連絡するようにしてもよい。いずれにしろ、リ
セットされなければ、照合回路３は正常に動作している
ことになり、ＣＰＵ１，２のいずれかから点検時２で照
合回路３が正常であることが結合系１０経由で制御部９
に連絡される（ＳＴ２５）。
【００２８】一方照合回路３が不一致を検知し、リセッ
ト信号４によりＣＰＵ１，ＣＰＵ２をリセットすれば、
照合回路３が正常に動作していないことが検知でき、Ｃ
ＰＵ１，２のいずれかから照合回路３は不正常であるこ
とが結合系１０経由で制御部９へ伝達され（ＳＴ２
６）、制御部９は連動系５を停止する（ＳＴ２７）こと
で信号機や転てつ器などの現場機器８の誤動作を防ぐこ
とができる。
ト信号４によりＣＰＵ１，ＣＰＵ２をリセットすれば、
照合回路３が正常に動作していないことが検知でき、Ｃ
ＰＵ１，２のいずれかから照合回路３は不正常であるこ
とが結合系１０経由で制御部９へ伝達され（ＳＴ２
６）、制御部９は連動系５を停止する（ＳＴ２７）こと
で信号機や転てつ器などの現場機器８の誤動作を防ぐこ
とができる。
【００２９】他方照合回路３が正常に動作し、照合結果
が一致したことが検知できれば、点検時１が続いて開始
され、制御部９より制御信号１８により、バッファ制御
回路１７はバッファ１１，１２，２１をディセーブルに
し、バッファ１５，１６をイネーブルにする（図５の照
合回路３の点検時１参照）。このとき演算データバス１
Ｂ上にはメモリ１３のデータがバッファ１５を介して、
かつ演算データバス２Ｂ上にはメモリ１４のデータがバ
ッファ１６を介して照合回路３にそりぞれ出力される
（ＳＴ２８）。メモリ１３とメモリ１４のデータは互い
に異なるため、照合回路３が正常に動作していれば、照
合結果が不一致であることを検知し（ＳＴ２９）、リセ
ット信号４にてＣＰＵ１，２はリセットされ、ＣＰＵ
１，２のいずれかから、照合回路３は点検時１で正常で
あることを結合系１０経由で制御部６へ連絡される（Ｓ
Ｔ３０）。そして制御部９は制御信号１８で照合回路３
を制御し、一時中断していた演算データの汎用Ｉ／Ｆ部
６への出力を再開させる。（ＳＴ３１）。
が一致したことが検知できれば、点検時１が続いて開始
され、制御部９より制御信号１８により、バッファ制御
回路１７はバッファ１１，１２，２１をディセーブルに
し、バッファ１５，１６をイネーブルにする（図５の照
合回路３の点検時１参照）。このとき演算データバス１
Ｂ上にはメモリ１３のデータがバッファ１５を介して、
かつ演算データバス２Ｂ上にはメモリ１４のデータがバ
ッファ１６を介して照合回路３にそりぞれ出力される
（ＳＴ２８）。メモリ１３とメモリ１４のデータは互い
に異なるため、照合回路３が正常に動作していれば、照
合結果が不一致であることを検知し（ＳＴ２９）、リセ
ット信号４にてＣＰＵ１，２はリセットされ、ＣＰＵ
１，２のいずれかから、照合回路３は点検時１で正常で
あることを結合系１０経由で制御部６へ連絡される（Ｓ
Ｔ３０）。そして制御部９は制御信号１８で照合回路３
を制御し、一時中断していた演算データの汎用Ｉ／Ｆ部
６への出力を再開させる。（ＳＴ３１）。
【００３０】ここでもし照合結果が不一致であることを
検知できず、リセット信号が発生されなければ、照合回
路３が正常に動作していないことが検知でき、ＣＰＵ
１，２のいずれかから照合回路３は不正常であることが
結合系１０経由で制御部９へ伝達され（ＳＴ２６）、制
御部９は連動系５を停止する（ＳＴ２７）ことで信号機
や転てつ器などの現場機器８の誤動作を防ぐことができ
る。このようにバッファ制御回路１７の制御信号を制御
することで、各ＣＰＵ１およびＣＰＵ２に入力データが
入力される前に、照合回路３の故障検出動作の確認が実
行できる。
検知できず、リセット信号が発生されなければ、照合回
路３が正常に動作していないことが検知でき、ＣＰＵ
１，２のいずれかから照合回路３は不正常であることが
結合系１０経由で制御部９へ伝達され（ＳＴ２６）、制
御部９は連動系５を停止する（ＳＴ２７）ことで信号機
や転てつ器などの現場機器８の誤動作を防ぐことができ
る。このようにバッファ制御回路１７の制御信号を制御
することで、各ＣＰＵ１およびＣＰＵ２に入力データが
入力される前に、照合回路３の故障検出動作の確認が実
行できる。
【００３１】実施の形態３．図７はこの発明の実施の形
態３における鉄道用二重系電子装置の構成を説明するブ
ロック図である。図７において、１〜１８は図１のもの
と同様のものであるので、その説明を省略する。３１は
バッファ制御回路１７により制御されるバッファで、バ
ッファ３１がイネーブルのとき、演算データバス１Ａの
演算データを反転して出力する。
態３における鉄道用二重系電子装置の構成を説明するブ
ロック図である。図７において、１〜１８は図１のもの
と同様のものであるので、その説明を省略する。３１は
バッファ制御回路１７により制御されるバッファで、バ
ッファ３１がイネーブルのとき、演算データバス１Ａの
演算データを反転して出力する。
【００３２】次に動作について説明する。通常時は、図
８の通常時のように、バッファ１１，１２はイネーブ
ル、バッファ３１はディセーブルであるので、演算デー
タバス１Ｂ上には演算データバス１Ａの演算データが、
演算データバス２Ｂ上には演算データバス２Ａの演算デ
ータが出力される（ＳＴ３２）。ここで演算データ不一
致時の照合回路３の動作を確認する。照合回路３の点検
時、制御部９から結合系１０を経由して、制御信号１８
で照合回路３を制御し、照合回路３がデータを汎用Ｉ／
Ｆ部６へ出力させることを一時的に中断する（ＳＴ３
３）。
８の通常時のように、バッファ１１，１２はイネーブ
ル、バッファ３１はディセーブルであるので、演算デー
タバス１Ｂ上には演算データバス１Ａの演算データが、
演算データバス２Ｂ上には演算データバス２Ａの演算デ
ータが出力される（ＳＴ３２）。ここで演算データ不一
致時の照合回路３の動作を確認する。照合回路３の点検
時、制御部９から結合系１０を経由して、制御信号１８
で照合回路３を制御し、照合回路３がデータを汎用Ｉ／
Ｆ部６へ出力させることを一時的に中断する（ＳＴ３
３）。
【００３３】合わせて制御部９からの命令によりバッフ
ァ制御回路１７は、バッファ１１をディセーブル、バッ
ファ１２，３１をイネーブルにするので、図８の照合回
路３の点検時のように、照合回路３には演算データバス
１Ａ上の反転演算データと演算データバス２Ａ上の演算
データが入力される（ＳＴ３４）。演算データバス１Ａ
上の反転演算データと演算データバス２Ａ上のデータは
等しくないので、照合回路３が正常に動作するのであれ
ば、照合データの不一致を検知し、リセット信号４によ
りＣＰＵ１およびＣＰＵ２はリセットされる。
ァ制御回路１７は、バッファ１１をディセーブル、バッ
ファ１２，３１をイネーブルにするので、図８の照合回
路３の点検時のように、照合回路３には演算データバス
１Ａ上の反転演算データと演算データバス２Ａ上の演算
データが入力される（ＳＴ３４）。演算データバス１Ａ
上の反転演算データと演算データバス２Ａ上のデータは
等しくないので、照合回路３が正常に動作するのであれ
ば、照合データの不一致を検知し、リセット信号４によ
りＣＰＵ１およびＣＰＵ２はリセットされる。
【００３４】ＣＰＵ１およびＣＰＵ２がリセットされれ
ば（ＳＴ３５）、照合回路３は正常に動作していること
が検知でき、その情報が制御部９へ伝達され（ＳＴ３
６）、一時中断していた汎用Ｉ／Ｆ部６への出力を再開
する（ＳＴ３７）。リセットされなければ、照合回路３
は正常に動作していないことが検知でき、その情報がＣ
ＰＵ１またはＣＰＵ２から制御部９へ伝達され（ＳＴ３
８）、連動系５を停止する（ＳＴ３９）ことで、信号機
や転てつ器などの現場機器８の誤動作を防ぐことができ
る。このようにインバータ型バッファを設け、それを制
御することで実施の形態１と同様な効果がえられる。
ば（ＳＴ３５）、照合回路３は正常に動作していること
が検知でき、その情報が制御部９へ伝達され（ＳＴ３
６）、一時中断していた汎用Ｉ／Ｆ部６への出力を再開
する（ＳＴ３７）。リセットされなければ、照合回路３
は正常に動作していないことが検知でき、その情報がＣ
ＰＵ１またはＣＰＵ２から制御部９へ伝達され（ＳＴ３
８）、連動系５を停止する（ＳＴ３９）ことで、信号機
や転てつ器などの現場機器８の誤動作を防ぐことができ
る。このようにインバータ型バッファを設け、それを制
御することで実施の形態１と同様な効果がえられる。
【００３５】実施の形態４．図１０はこの発明の実施の
形態４における鉄道用二重系電子装置の構成を説明する
ブロック図である。図において、１〜１０は図１のもの
と同様のものであるので、その説明を省略する。４１は
後述する入力バッファ制御回路４２および照合回路３を
制御する制御信号、４３は任意に設定できる模擬入力デ
ータとその模擬入力データを上記演算処理装置に入力し
たときの演算結果である演算期待値を格納するメモリ、
４４は制御部９から結合系１０経由で連動系５へ出力さ
れる通常の入力データ（入力情報）、４５，４６は通常
の入力データ４４用のバッファ、４７は模擬入力データ
を格納したメモリ４３のデータを受けて制御部９から結
合系１０を経由して連動系５へ出力される模擬入力デー
タ、４８，４９は模擬入力データ４７用のバッファ、４
２は制御部９からの命令を受けてバッファ４５，４６，
４８，４９を制御する入力バッファ制御回路である。
形態４における鉄道用二重系電子装置の構成を説明する
ブロック図である。図において、１〜１０は図１のもの
と同様のものであるので、その説明を省略する。４１は
後述する入力バッファ制御回路４２および照合回路３を
制御する制御信号、４３は任意に設定できる模擬入力デ
ータとその模擬入力データを上記演算処理装置に入力し
たときの演算結果である演算期待値を格納するメモリ、
４４は制御部９から結合系１０経由で連動系５へ出力さ
れる通常の入力データ（入力情報）、４５，４６は通常
の入力データ４４用のバッファ、４７は模擬入力データ
を格納したメモリ４３のデータを受けて制御部９から結
合系１０を経由して連動系５へ出力される模擬入力デー
タ、４８，４９は模擬入力データ４７用のバッファ、４
２は制御部９からの命令を受けてバッファ４５，４６，
４８，４９を制御する入力バッファ制御回路である。
【００３６】次に動作について説明する。通常時の動作
は制御部９から結合系１０を経由して通常の入力データ
４４が出力されており、図１１の通常時のように制御信
号４１により入力バッファ制御回路４２が、バッファ４
５，４６をイネーブル、バッファ４８，４９をディセー
ブルに制御する（図１２のＳＴ４１）。通常時の動作
は、実施の形態１と同様であるので、説明を省略する。
ＣＰＵ１およびＣＰＵ２の点検時、制御部９から結合系
１０を経由して、制御信号４１で、照合回路３を制御
し、照合回路３がデータを汎用Ｉ／Ｆ部６へ出力させる
ことを一時中断する（ＳＴ４２）。
は制御部９から結合系１０を経由して通常の入力データ
４４が出力されており、図１１の通常時のように制御信
号４１により入力バッファ制御回路４２が、バッファ４
５，４６をイネーブル、バッファ４８，４９をディセー
ブルに制御する（図１２のＳＴ４１）。通常時の動作
は、実施の形態１と同様であるので、説明を省略する。
ＣＰＵ１およびＣＰＵ２の点検時、制御部９から結合系
１０を経由して、制御信号４１で、照合回路３を制御
し、照合回路３がデータを汎用Ｉ／Ｆ部６へ出力させる
ことを一時中断する（ＳＴ４２）。
【００３７】続いて制御部９からの命令により入力バッ
ファ制御回路４２がバッファ４５，４６，４８，４９を
ディセーブルに制御する。制御部９はメモリ４３の模擬
入力データを読み込むと共に、このメモリ４３の模擬入
力データに対するＣＰＵ１およびＣＰＵ２の演算期待値
を制御信号４１で照合回路３にセットする（ＳＴ４
３）。次に制御部９からの命令により、入力バッファ制
御回路４２がバッファ４８，４９をイネーブル、バッフ
ァ４５，４６をディセーブルに制御する（図１１のＣＰ
Ｕ１，ＣＰＵ２の点検時）。そのためＣＰＵ１およびＣ
ＰＵ２には模擬入力データ４７が入力される（ＳＴ４
４）。ＣＰＵ１およびＣＰＵ２が正常に動作していれ
ば、演算結果は先に照合回路３に与えた演算期待値と一
致するはずで（ＳＴ４５）、一致していれば照合回路３
より信号５０でＣＰＵ１およびＣＰＵ２に、ＣＰＵ１お
よびＣＰＵ２は正常に動作していることを伝達し、ＣＰ
Ｕ１またはＣＰＵ２から制御部９へ正常であることを伝
達する（ＳＴ４６）。
ファ制御回路４２がバッファ４５，４６，４８，４９を
ディセーブルに制御する。制御部９はメモリ４３の模擬
入力データを読み込むと共に、このメモリ４３の模擬入
力データに対するＣＰＵ１およびＣＰＵ２の演算期待値
を制御信号４１で照合回路３にセットする（ＳＴ４
３）。次に制御部９からの命令により、入力バッファ制
御回路４２がバッファ４８，４９をイネーブル、バッフ
ァ４５，４６をディセーブルに制御する（図１１のＣＰ
Ｕ１，ＣＰＵ２の点検時）。そのためＣＰＵ１およびＣ
ＰＵ２には模擬入力データ４７が入力される（ＳＴ４
４）。ＣＰＵ１およびＣＰＵ２が正常に動作していれ
ば、演算結果は先に照合回路３に与えた演算期待値と一
致するはずで（ＳＴ４５）、一致していれば照合回路３
より信号５０でＣＰＵ１およびＣＰＵ２に、ＣＰＵ１お
よびＣＰＵ２は正常に動作していることを伝達し、ＣＰ
Ｕ１またはＣＰＵ２から制御部９へ正常であることを伝
達する（ＳＴ４６）。
【００３８】続いて制御部９は制御信号４１で照合回路
３と入力バッファ制御回路４２を制御し、一時中断して
いた汎用Ｉ／Ｆ部６への出力を再開し（ＳＴ４７）、バ
ッファ４５，４６をイネーブル、バッファ４８，４９を
ディセーブルにし、ＣＰＵ１およびＣＰＵ２には通常の
入力データ４４が入力され通常時にもどる（ＳＴ４
８）。しかしＣＰＵ１およびＣＰＵ２の演算結果が先に
照合回路３に与えた演算期待値と一致していなければ、
ＣＰＵ１およびＣＰＵ２は正常に動作していないことを
信号５０により、ＣＰＵ１およびＣＰＵ２に伝達し、Ｃ
ＰＵ１またはＣＰＵ２より制御部９へ伝達し（ＳＴ４
９）、連動系５の動作を停止する（ＳＴ５０）ことで信
号機や転てつ器などの現場機器８の誤動作を防ぐことが
できる。
３と入力バッファ制御回路４２を制御し、一時中断して
いた汎用Ｉ／Ｆ部６への出力を再開し（ＳＴ４７）、バ
ッファ４５，４６をイネーブル、バッファ４８，４９を
ディセーブルにし、ＣＰＵ１およびＣＰＵ２には通常の
入力データ４４が入力され通常時にもどる（ＳＴ４
８）。しかしＣＰＵ１およびＣＰＵ２の演算結果が先に
照合回路３に与えた演算期待値と一致していなければ、
ＣＰＵ１およびＣＰＵ２は正常に動作していないことを
信号５０により、ＣＰＵ１およびＣＰＵ２に伝達し、Ｃ
ＰＵ１またはＣＰＵ２より制御部９へ伝達し（ＳＴ４
９）、連動系５の動作を停止する（ＳＴ５０）ことで信
号機や転てつ器などの現場機器８の誤動作を防ぐことが
できる。
【００３９】実施の形態５．図１３はこの発明の実施の
形態５における鉄道用二重系電子装置の構成を示すブロ
ック図である。図において、１〜５０は図１０のものと
同様のものであるので、説明を省略する。説明の都合
上、メモリ４３に格納されているデータを第１模擬入力
データと第１演算期待値と呼ぶ。５１はメモリで、第１
模擬入力データと異なる第２模擬入力データとその第２
模擬入力データを上記演算処理装置に入力したときの演
算結果である第２演算期待値を格納する。その結果第２
演算期待値はメモリ４３の第１演算期待値とは異なる。
５２は第２模擬入力データを格納したメモリ５１のデー
タを受けて制御部９から結合系１０を経由して連動系５
へ出力される第２模擬入力データである。なお第１模擬
入力データ４７はメモリ４３によるものである。
形態５における鉄道用二重系電子装置の構成を示すブロ
ック図である。図において、１〜５０は図１０のものと
同様のものであるので、説明を省略する。説明の都合
上、メモリ４３に格納されているデータを第１模擬入力
データと第１演算期待値と呼ぶ。５１はメモリで、第１
模擬入力データと異なる第２模擬入力データとその第２
模擬入力データを上記演算処理装置に入力したときの演
算結果である第２演算期待値を格納する。その結果第２
演算期待値はメモリ４３の第１演算期待値とは異なる。
５２は第２模擬入力データを格納したメモリ５１のデー
タを受けて制御部９から結合系１０を経由して連動系５
へ出力される第２模擬入力データである。なお第１模擬
入力データ４７はメモリ４３によるものである。
【００４０】次に動作について説明する。通常時の動作
は、制御部９から結合系１０を経由して通常の入力デー
タ４４が出力されており、図１４の通常時のように、制
御信号４１により入力バッファ制御回路４２が、バッフ
ァ４５，４６をイネーブル、４８，４９をディセーブル
に制御する（図１５のＳＴ５１）。通常の動作は、実施
の形態１と同様であるので、説明を省略する。ＣＰＵ１
およびＣＰＵ２の点検時、制御部９から結合系１０を経
由して、制御信号４１で、照会回路３を制御し、照合回
路３がデータを汎用Ｉ／Ｆ部６へ出力させることを一時
中断する（ＳＴ５２）。
は、制御部９から結合系１０を経由して通常の入力デー
タ４４が出力されており、図１４の通常時のように、制
御信号４１により入力バッファ制御回路４２が、バッフ
ァ４５，４６をイネーブル、４８，４９をディセーブル
に制御する（図１５のＳＴ５１）。通常の動作は、実施
の形態１と同様であるので、説明を省略する。ＣＰＵ１
およびＣＰＵ２の点検時、制御部９から結合系１０を経
由して、制御信号４１で、照会回路３を制御し、照合回
路３がデータを汎用Ｉ／Ｆ部６へ出力させることを一時
中断する（ＳＴ５２）。
【００４１】続いて制御部９からの命令により入力バッ
ファ制御回路４２がバッファ４５，４６，４８，４９を
ディセーブルに制御する。制御部９はメモリ４３の第１
模擬入力データを読み込むと共に、このメモリ４３の第
１演算期待値を制御信号４１で照会回路３にセットす
る。同時に制御部９はメモリ５１の第２模擬入力データ
を読み込むと共に、このメモリ５１の第２演算期待値を
制御信号４１で照会回路３にセットする（ＳＴ５３）。
次に制御部９からの命令により、入力バッファ制御回路
４２が、バッファ４８，４９をイネーブル、バッファ４
５，４６をディセーブルに制御する（図１４のＣＰＵ
１，ＣＰＵ２の点検時）。そのためＣＰＵ１には第２模
擬入力データ５２が、ＣＰＵ２には第１模擬入力データ
４７が入力される（ＳＴ５４）。
ファ制御回路４２がバッファ４５，４６，４８，４９を
ディセーブルに制御する。制御部９はメモリ４３の第１
模擬入力データを読み込むと共に、このメモリ４３の第
１演算期待値を制御信号４１で照会回路３にセットす
る。同時に制御部９はメモリ５１の第２模擬入力データ
を読み込むと共に、このメモリ５１の第２演算期待値を
制御信号４１で照会回路３にセットする（ＳＴ５３）。
次に制御部９からの命令により、入力バッファ制御回路
４２が、バッファ４８，４９をイネーブル、バッファ４
５，４６をディセーブルに制御する（図１４のＣＰＵ
１，ＣＰＵ２の点検時）。そのためＣＰＵ１には第２模
擬入力データ５２が、ＣＰＵ２には第１模擬入力データ
４７が入力される（ＳＴ５４）。
【００４２】ＣＰＵ１およびＣＰＵ２が正常に動作して
いれば、演算結果は先に照合回路３に与えた第１，第２
演算期待値とそれぞれ一致するはずであるが（ＳＴ５
５）、一致していなければ、照合回路３より信号５０で
ＣＰＵ１およびＣＰＵ２に、ＣＰＵ１およびＣＰＵ２は
正常に動作していないことを伝達し、ＣＰＵ１またはＣ
ＰＵ２より制御部９へ伝達し（ＳＴ５６）、連動系５の
動作を停止する（ＳＴ５７）ことで信号機や転てつ器な
どの現場機器８の誤動作を防ぐ。一致していれば、照合
回路３より信号５０でＣＰＵ１およびＣＰＵ２に、ＣＰ
Ｕ１およびＣＰＵ２は正常に動作していることを伝達
し、ＣＰＵ１またはＣＰＵ２より制御部９へ伝達する
（ＳＴ５８）。第１，第２演算期待値は互いに異なるの
で、照合回路３が正常に動作するのであれば、照合デー
タの不一致を検知し、照合回路３はリセット信号４にて
ＣＰＵ１およびＣＰＵ２をリセットする。
いれば、演算結果は先に照合回路３に与えた第１，第２
演算期待値とそれぞれ一致するはずであるが（ＳＴ５
５）、一致していなければ、照合回路３より信号５０で
ＣＰＵ１およびＣＰＵ２に、ＣＰＵ１およびＣＰＵ２は
正常に動作していないことを伝達し、ＣＰＵ１またはＣ
ＰＵ２より制御部９へ伝達し（ＳＴ５６）、連動系５の
動作を停止する（ＳＴ５７）ことで信号機や転てつ器な
どの現場機器８の誤動作を防ぐ。一致していれば、照合
回路３より信号５０でＣＰＵ１およびＣＰＵ２に、ＣＰ
Ｕ１およびＣＰＵ２は正常に動作していることを伝達
し、ＣＰＵ１またはＣＰＵ２より制御部９へ伝達する
（ＳＴ５８）。第１，第２演算期待値は互いに異なるの
で、照合回路３が正常に動作するのであれば、照合デー
タの不一致を検知し、照合回路３はリセット信号４にて
ＣＰＵ１およびＣＰＵ２をリセットする。
【００４３】ここで連動系５がリセットされれば（ＳＴ
５９）、照合回路３は正常に動作していることが検知で
き、その情報をＣＰＵ１またはＣＰＵ２から制御部９へ
伝達し（ＳＴ６０）、制御部９から制御信号４１で入力
バッファ制御回路４２がバッファ４５，４６をイネーブ
ル、バッファ４８，４９をディセーブルに制御して、Ｃ
ＰＵ１およびＣＰＵ２には通常の入力データが入力し得
るようにし（ＳＴ６１）、照合回路３が一時中断してい
た、汎用Ｉ／Ｆ部６へ演算データを出力させることを再
開する（ＳＴ６２）。一方リセットされなければ、照合
回路３は正常に動作していないことが検知でき、その情
報がＣＰＵ１またはＣＰＵ２から制御部９へ伝達され
（ＳＴ８１）、連動系５を停止する（ＳＴ８２）ことで
信号機や転てつ器などの現場機器８の誤動作を防ぐこと
ができる。
５９）、照合回路３は正常に動作していることが検知で
き、その情報をＣＰＵ１またはＣＰＵ２から制御部９へ
伝達し（ＳＴ６０）、制御部９から制御信号４１で入力
バッファ制御回路４２がバッファ４５，４６をイネーブ
ル、バッファ４８，４９をディセーブルに制御して、Ｃ
ＰＵ１およびＣＰＵ２には通常の入力データが入力し得
るようにし（ＳＴ６１）、照合回路３が一時中断してい
た、汎用Ｉ／Ｆ部６へ演算データを出力させることを再
開する（ＳＴ６２）。一方リセットされなければ、照合
回路３は正常に動作していないことが検知でき、その情
報がＣＰＵ１またはＣＰＵ２から制御部９へ伝達され
（ＳＴ８１）、連動系５を停止する（ＳＴ８２）ことで
信号機や転てつ器などの現場機器８の誤動作を防ぐこと
ができる。
【００４４】実施の形態６．図１６はこの発明の実施の
形態６における鉄道用二重系電子装置の構成を説明する
ブロック図である。図において、１〜１８は図１の実施
の形態１のものと同様のものであるので、その説明を省
略する。入力データをＣＰＵ１およびＣＰＵ２に入力す
るとき、照合回路３には、制御部９から結合系１０を経
由して、入力データをＣＰＵ１またはＣＰＵ２に入力し
たときの演算結果である演算期待値を入力する。
形態６における鉄道用二重系電子装置の構成を説明する
ブロック図である。図において、１〜１８は図１の実施
の形態１のものと同様のものであるので、その説明を省
略する。入力データをＣＰＵ１およびＣＰＵ２に入力す
るとき、照合回路３には、制御部９から結合系１０を経
由して、入力データをＣＰＵ１またはＣＰＵ２に入力し
たときの演算結果である演算期待値を入力する。
【００４５】次に動作について説明する。かかる鉄道用
二重系電子装置の連動系の動作は、まず制御部９からの
命令で結合系１０より同一入力データがＣＰＵ１および
ＣＰＵ２に加えられると共に、その入力データに対する
演算期待値が照合回路３へ入力される（図１７のＳＴ６
３）。次にＣＰＵ１およびＣＰＵ２は演算結果である演
算データを演算データバス１Ａおよび演算データバス２
Ａを介して照合回路３へ出力する。照合回路３では、両
演算データを比較し、両方の演算データが一致しておれ
ば（ＳＴ６４）、ＣＰＵ１およびＣＰＵ２は正常であ
り、もし不一致ならば、ＣＰＵ１およびＣＰＵ２は正常
に動作していないことをリセット信号４で制御部９へ伝
達し（ＳＴ６５）、制御部９は連動系５の動作を停止す
る（ＳＴ６６）ことで信号機や転てつ器などの現場機器
８の誤動作を防ぐ。
二重系電子装置の連動系の動作は、まず制御部９からの
命令で結合系１０より同一入力データがＣＰＵ１および
ＣＰＵ２に加えられると共に、その入力データに対する
演算期待値が照合回路３へ入力される（図１７のＳＴ６
３）。次にＣＰＵ１およびＣＰＵ２は演算結果である演
算データを演算データバス１Ａおよび演算データバス２
Ａを介して照合回路３へ出力する。照合回路３では、両
演算データを比較し、両方の演算データが一致しておれ
ば（ＳＴ６４）、ＣＰＵ１およびＣＰＵ２は正常であ
り、もし不一致ならば、ＣＰＵ１およびＣＰＵ２は正常
に動作していないことをリセット信号４で制御部９へ伝
達し（ＳＴ６５）、制御部９は連動系５の動作を停止す
る（ＳＴ６６）ことで信号機や転てつ器などの現場機器
８の誤動作を防ぐ。
【００４６】次に照合回路３で先に入力した演算期待値
と演算データバス１Ａの演算データを比較し（ＳＴ６
７）、一致していれば、ＣＰＵ１およびＣＰＵ２は正常
に動作しており、ＣＰＵ１およびＣＰＵ２の点検は終了
する（ＳＴ６８）。比較結果が不一致の場合は、ＣＰＵ
１およびＣＰＵ２の演算が同時に同じ演算ミスをした場
合であり、ＣＰＵ１およびＣＰＵ２は正常に動作してい
ないことを信号５０で制御部９へ伝達し（ＳＴ６５）、
連動系５の動作を停止する（ＳＴ６６）。このように照
合回路３へ入力データに対する演算期待値を入力してお
くことにより、ＣＰＵ１およびＣＰＵ２の演算が同時に
同じ演算ミスをした場合でも、信号機や転てつ器などの
現場機器８の誤動作を防ぐことができる。
と演算データバス１Ａの演算データを比較し（ＳＴ６
７）、一致していれば、ＣＰＵ１およびＣＰＵ２は正常
に動作しており、ＣＰＵ１およびＣＰＵ２の点検は終了
する（ＳＴ６８）。比較結果が不一致の場合は、ＣＰＵ
１およびＣＰＵ２の演算が同時に同じ演算ミスをした場
合であり、ＣＰＵ１およびＣＰＵ２は正常に動作してい
ないことを信号５０で制御部９へ伝達し（ＳＴ６５）、
連動系５の動作を停止する（ＳＴ６６）。このように照
合回路３へ入力データに対する演算期待値を入力してお
くことにより、ＣＰＵ１およびＣＰＵ２の演算が同時に
同じ演算ミスをした場合でも、信号機や転てつ器などの
現場機器８の誤動作を防ぐことができる。
【００４７】実施の形態７．図１８はこの発明の実施の
形態７における鉄道用二重系電子装置の構成を説明する
ブロック図である。図において１〜１８は図１の実施の
形態１と同様のものであるので、その説明を省略する。
照合回路３は、第１，第２演算処理装置の第１，第２演
算データが一致したとき、後述する照合回路７１に上記
演算データのいずれか一方を出力させることを可とす
る。７１は照合回路３と同一の機能を有する照合回路
で、第１，第２演算処理装置の第１，第２演算データが
入力され、両演算データが一致したとき、照合回路３を
通過した演算データを汎用Ｉ／Ｆ部６に出力させること
を可とする。
形態７における鉄道用二重系電子装置の構成を説明する
ブロック図である。図において１〜１８は図１の実施の
形態１と同様のものであるので、その説明を省略する。
照合回路３は、第１，第２演算処理装置の第１，第２演
算データが一致したとき、後述する照合回路７１に上記
演算データのいずれか一方を出力させることを可とす
る。７１は照合回路３と同一の機能を有する照合回路
で、第１，第２演算処理装置の第１，第２演算データが
入力され、両演算データが一致したとき、照合回路３を
通過した演算データを汎用Ｉ／Ｆ部６に出力させること
を可とする。
【００４８】次に動作について説明する。かかる鉄道用
二重系電子装置の連動系５の動作は、まず制御部９から
の命令で結合系１０より同一入力データがＣＰＵ１、Ｃ
ＰＵ２に加えられる（図１９のＳＴ７１）。次にＣＰＵ
１およびＣＰＵ２は演算した各演算データを演算データ
バス１Ａおよび演算データバス２Ａを介してに照合回路
３および照合回路７１へ入力する。照合回路３にてＣＰ
Ｕ１およびＣＰＵ２の演算データが一致しておれば（Ｓ
Ｔ７２）、ＣＰＵ１およびＣＰＵ２は正常であり、照合
回路３では一致したことを照合回路７１へ報告する（Ｓ
Ｔ７３）。もし不一致ならばＣＰＵ１およびＣＰＵ２は
正常に動作していないことを、リセット信号４で制御部
９へ伝達し（ＳＴ７４）、連動系５の動作を停止する
（ＳＴ７５）ことで信号機や転てつ器などの現場機器８
の誤動作を防ぐ。
二重系電子装置の連動系５の動作は、まず制御部９から
の命令で結合系１０より同一入力データがＣＰＵ１、Ｃ
ＰＵ２に加えられる（図１９のＳＴ７１）。次にＣＰＵ
１およびＣＰＵ２は演算した各演算データを演算データ
バス１Ａおよび演算データバス２Ａを介してに照合回路
３および照合回路７１へ入力する。照合回路３にてＣＰ
Ｕ１およびＣＰＵ２の演算データが一致しておれば（Ｓ
Ｔ７２）、ＣＰＵ１およびＣＰＵ２は正常であり、照合
回路３では一致したことを照合回路７１へ報告する（Ｓ
Ｔ７３）。もし不一致ならばＣＰＵ１およびＣＰＵ２は
正常に動作していないことを、リセット信号４で制御部
９へ伝達し（ＳＴ７４）、連動系５の動作を停止する
（ＳＴ７５）ことで信号機や転てつ器などの現場機器８
の誤動作を防ぐ。
【００４９】一致していれば照合回路３で一致結果が照
合回路７１に報告されており、次に照合回路７１で、Ｃ
ＰＵ１およびＣＰＵ２の両演算データが一致しておれば
（ＳＴ７６）、照合回路３および照合回路７１は正常に
動作しており、照合回路３および照合回路７１の点検を
終了する（ＳＴ７７）。不一致となれば、照合回路３お
よび照合回路７１は正常に動作していないことを、リセ
ット信号で制御部９へ伝達し（ＳＴ７８）、連動系５の
動作を停止する（ＳＴ７９）ことで信号機や転てつ器な
どの現場機器８の誤動作を防ぐ。このように照合回路を
二重系にすることで、万一一方の照合回路が故障したと
しても、もう一方の照合回路が動作していれば、エラー
を検出でき、信号機や転てつ器などの現場機器８の誤動
作を防ぐことができる。
合回路７１に報告されており、次に照合回路７１で、Ｃ
ＰＵ１およびＣＰＵ２の両演算データが一致しておれば
（ＳＴ７６）、照合回路３および照合回路７１は正常に
動作しており、照合回路３および照合回路７１の点検を
終了する（ＳＴ７７）。不一致となれば、照合回路３お
よび照合回路７１は正常に動作していないことを、リセ
ット信号で制御部９へ伝達し（ＳＴ７８）、連動系５の
動作を停止する（ＳＴ７９）ことで信号機や転てつ器な
どの現場機器８の誤動作を防ぐ。このように照合回路を
二重系にすることで、万一一方の照合回路が故障したと
しても、もう一方の照合回路が動作していれば、エラー
を検出でき、信号機や転てつ器などの現場機器８の誤動
作を防ぐことができる。
【００５０】
【発明の効果】この発明に係わる鉄道用二重系電子装置
によれは、同じ入力データに対して第１および第２演算
処理装置で同じ演算処理を実施して得られた第１および
第２演算データを照合回路で照合し、それらの演算デー
タが互いに一致したとき上記照合回路が出力回路に上記
演算データを出力させることを可とし、不一致のとき上
記演算データを出力させることを不可とするものにおい
て、互いに異なるデータを格納するメモリを有し、上記
照合回路の点検時に、上記照合回路が上記演算データを
上記出力回路に出力させることを中断させた状態で、上
記メモリに格納された異なるデータをそれぞれ上記照合
回路に入力し、上記照合回路が上記演算データを出力さ
せることを不可とすることを検知する信号を発生するこ
とを確認するようにしたので、第１および第２演算処理
装置の実際の演算データが互いに不一致にならなくと
も、互いに異なるデータをメモリに格納し、照合回路に
入力することで、照合回路の正常・不正常を確認するこ
とができる。
によれは、同じ入力データに対して第１および第２演算
処理装置で同じ演算処理を実施して得られた第１および
第２演算データを照合回路で照合し、それらの演算デー
タが互いに一致したとき上記照合回路が出力回路に上記
演算データを出力させることを可とし、不一致のとき上
記演算データを出力させることを不可とするものにおい
て、互いに異なるデータを格納するメモリを有し、上記
照合回路の点検時に、上記照合回路が上記演算データを
上記出力回路に出力させることを中断させた状態で、上
記メモリに格納された異なるデータをそれぞれ上記照合
回路に入力し、上記照合回路が上記演算データを出力さ
せることを不可とすることを検知する信号を発生するこ
とを確認するようにしたので、第１および第２演算処理
装置の実際の演算データが互いに不一致にならなくと
も、互いに異なるデータをメモリに格納し、照合回路に
入力することで、照合回路の正常・不正常を確認するこ
とができる。
【００５１】また、同じ入力データに対して第１および
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、データを格納するメモリを有し、上記照合
回路の点検時に、上記照合回路が上記演算データを上記
出力回路に出力させることを中断させた状態で、上記メ
モリに格納された同じデータを上記照合回路に入力し、
上記照合回路が上記演算データを出力させることを可と
することを検知する信号を発生することを確認するよう
にしたので、第１および第２演算処理装置の実際の演算
データによらなくとも、データをメモリに格納し、照合
回路にメモリの同じデータを入力することで、照合回路
の正常・不正常を確認することができる。
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、データを格納するメモリを有し、上記照合
回路の点検時に、上記照合回路が上記演算データを上記
出力回路に出力させることを中断させた状態で、上記メ
モリに格納された同じデータを上記照合回路に入力し、
上記照合回路が上記演算データを出力させることを可と
することを検知する信号を発生することを確認するよう
にしたので、第１および第２演算処理装置の実際の演算
データによらなくとも、データをメモリに格納し、照合
回路にメモリの同じデータを入力することで、照合回路
の正常・不正常を確認することができる。
【００５２】また、同じ入力データに対して第１および
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、互いに異なるデータを格納するメモリを有
し、上記照合回路の点検時に、上記照合回路が上記演算
データを上記出力回路に出力させることを中断させた状
態で、上記メモリに格納された同じデータを上記照合回
路に入力し、上記照合回路が上記演算データを出力させ
ることを可とすることを検知する信号を発生することを
確認すると共に、上記メモリに格納された異なるデータ
をそれぞれ上記照合回路に入力し、上記照合回路が上記
演算データを出力させることを不可とすることを検知す
る信号を発生することを確認するようにしたので、第１
および第２演算処理装置の実際の演算データによらなく
とも、異なるデータをメモリに格納し、照合回路にメモ
リの同じデータを入力したり、異なるデータを入力した
りして、照合回路の正常・不正常を確認することができ
る。
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、互いに異なるデータを格納するメモリを有
し、上記照合回路の点検時に、上記照合回路が上記演算
データを上記出力回路に出力させることを中断させた状
態で、上記メモリに格納された同じデータを上記照合回
路に入力し、上記照合回路が上記演算データを出力させ
ることを可とすることを検知する信号を発生することを
確認すると共に、上記メモリに格納された異なるデータ
をそれぞれ上記照合回路に入力し、上記照合回路が上記
演算データを出力させることを不可とすることを検知す
る信号を発生することを確認するようにしたので、第１
および第２演算処理装置の実際の演算データによらなく
とも、異なるデータをメモリに格納し、照合回路にメモ
リの同じデータを入力したり、異なるデータを入力した
りして、照合回路の正常・不正常を確認することができ
る。
【００５３】また、同じ入力データに対して第１および
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、第１および第２演算データのいずれか一方
のデータを反転するバッファを有し、上記照合回路の点
検時に、上記照合回路が上記演算データを上記出力回路
に出力させることを中断させた状態で、上記演算処理装
置からの演算データと上記バッファからの反転演算デー
タとをそれぞれ上記照合回路に入力し、上記照合回路が
上記演算データを出力させることを不可とすることを検
知する信号を発生することを確認するようにしたので、
第１および第２演算処理装置の実際の演算データが互い
に不一致にならなくとも、互いに異なる演算データを発
生させて、照合回路に入力することで、照合回路の正常
・不正常を確認することができる。
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、第１および第２演算データのいずれか一方
のデータを反転するバッファを有し、上記照合回路の点
検時に、上記照合回路が上記演算データを上記出力回路
に出力させることを中断させた状態で、上記演算処理装
置からの演算データと上記バッファからの反転演算デー
タとをそれぞれ上記照合回路に入力し、上記照合回路が
上記演算データを出力させることを不可とすることを検
知する信号を発生することを確認するようにしたので、
第１および第２演算処理装置の実際の演算データが互い
に不一致にならなくとも、互いに異なる演算データを発
生させて、照合回路に入力することで、照合回路の正常
・不正常を確認することができる。
【００５４】また、同じ入力データに対して第１および
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、模擬入力データとその模擬入力データを上
記演算処理装置に入力したときの演算期待値を格納する
メモリを有し、上記演算処理装置の点検時に、上記照合
回路が上記演算データを上記出力回路に出力させること
を中断させた状態で、上記メモリに格納された模擬入力
データを上記演算処理装置に入力して、上記演算処理装
置で演算された演算データと上記メモリに格納された演
算期待値とが一致することを確認するようにしたので、
演算処理装置の正常・不正常を確認することができる。
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、模擬入力データとその模擬入力データを上
記演算処理装置に入力したときの演算期待値を格納する
メモリを有し、上記演算処理装置の点検時に、上記照合
回路が上記演算データを上記出力回路に出力させること
を中断させた状態で、上記メモリに格納された模擬入力
データを上記演算処理装置に入力して、上記演算処理装
置で演算された演算データと上記メモリに格納された演
算期待値とが一致することを確認するようにしたので、
演算処理装置の正常・不正常を確認することができる。
【００５５】また、演算処理装置で演算された演算デー
タとメモリに格納された演算期待値とが一致することを
照合回路で確認するようにしたので、演算処理装置の正
常・不正常を確認することができる。
タとメモリに格納された演算期待値とが一致することを
照合回路で確認するようにしたので、演算処理装置の正
常・不正常を確認することができる。
【００５６】また、同じ入力データに対して第１および
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、互いに異なる第１，第２模擬入力データと
その第１，第２模擬入力データを上記第１，第２演算処
理装置にそれぞれ入力したときの第１，第２演算期待値
を格納するメモリを有し、上記演算処理装置と照合回路
の点検時に、上記照合回路が上記演算データを上記出力
回路に出力させることを中断させた状態で、（１）上記
メモリに格納された第１模擬入力データを上記第１演算
処理装置に入力して得た上記第１演算処理装置の演算デ
ータと上記メモリに格納された第１演算期待値とが一致
すること、（２）上記メモリに格納された第２模擬入力
データを上記第２演算処理装置に入力して得た上記第２
演算処理装置の演算データと上記メモリに格納された第
２演算期待値とが一致すること、（３）上記第１演算期
待値と上記第２演算期待値を入力された上記照合回路が
上記演算データを出力させることを不可とすることを検
知する信号を発生することを確認するようにしたので、
演算処理装置と照合回路の正常・不正常を確認すること
ができる。
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、互いに異なる第１，第２模擬入力データと
その第１，第２模擬入力データを上記第１，第２演算処
理装置にそれぞれ入力したときの第１，第２演算期待値
を格納するメモリを有し、上記演算処理装置と照合回路
の点検時に、上記照合回路が上記演算データを上記出力
回路に出力させることを中断させた状態で、（１）上記
メモリに格納された第１模擬入力データを上記第１演算
処理装置に入力して得た上記第１演算処理装置の演算デ
ータと上記メモリに格納された第１演算期待値とが一致
すること、（２）上記メモリに格納された第２模擬入力
データを上記第２演算処理装置に入力して得た上記第２
演算処理装置の演算データと上記メモリに格納された第
２演算期待値とが一致すること、（３）上記第１演算期
待値と上記第２演算期待値を入力された上記照合回路が
上記演算データを出力させることを不可とすることを検
知する信号を発生することを確認するようにしたので、
演算処理装置と照合回路の正常・不正常を確認すること
ができる。
【００５７】また、同じ入力データに対して第１および
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、同じ入力データを第１および第２演算処理
装置に入力すると共に、上記入力データに対する上記演
算処理装置の演算期待値を上記照合回路に入力し、上記
照合回路で、（１）上記第１および第２演算処理装置の
各演算データが一致すること、（２）上記演算データが
上記演算期待値と一致することを確認するようにしたの
で、ＣＰＵ１およびＣＰＵ２の正常・不正常を確認する
ことができると共に、ＣＰＵ１およびＣＰＵ２の演算が
同時に同じ演算ミスをした場合でも、その不正常を確認
することができる
第２演算処理装置で同じ演算処理を実施して得られた第
１および第２演算データを照合回路で照合し、それらの
演算データが互いに一致したとき上記照合回路が出力回
路に上記演算データを出力させることを可とし、不一致
のとき上記演算データを出力させることを不可とするも
のにおいて、同じ入力データを第１および第２演算処理
装置に入力すると共に、上記入力データに対する上記演
算処理装置の演算期待値を上記照合回路に入力し、上記
照合回路で、（１）上記第１および第２演算処理装置の
各演算データが一致すること、（２）上記演算データが
上記演算期待値と一致することを確認するようにしたの
で、ＣＰＵ１およびＣＰＵ２の正常・不正常を確認する
ことができると共に、ＣＰＵ１およびＣＰＵ２の演算が
同時に同じ演算ミスをした場合でも、その不正常を確認
することができる
【００５８】さらにまた、同じ入力データに対して第１
および第２演算処理装置で同じ演算処理を実施して得ら
れた第１および第２演算データを照合回路で照合し、そ
れらの演算データが互いに一致したとき上記照合回路が
出力回路に上記演算データを出力させることを可とし、
不一致のとき上記演算データを出力させることを不可と
するものにおいて、上記照合回路を二重に設け、同じ入
力データを上記第１および第２演算処理装置に入力して
得た上記第１および第２演算データを上記各照合回路で
照合し、その内のいずれかが上記第１および第２演算デ
ータの不一致を検出したとき、上記照合回路が不正常で
あることを確認するようにしたので、照合回路を二重か
でき、かつその不正常を確認することができる。
および第２演算処理装置で同じ演算処理を実施して得ら
れた第１および第２演算データを照合回路で照合し、そ
れらの演算データが互いに一致したとき上記照合回路が
出力回路に上記演算データを出力させることを可とし、
不一致のとき上記演算データを出力させることを不可と
するものにおいて、上記照合回路を二重に設け、同じ入
力データを上記第１および第２演算処理装置に入力して
得た上記第１および第２演算データを上記各照合回路で
照合し、その内のいずれかが上記第１および第２演算デ
ータの不一致を検出したとき、上記照合回路が不正常で
あることを確認するようにしたので、照合回路を二重か
でき、かつその不正常を確認することができる。
【図１】 この発明の実施の形態１における鉄道用二重
系電子装置の構成を示すブロック図である。
系電子装置の構成を示すブロック図である。
【図２】 図１の動作説明図である。
【図３】 図１の動作を説明するフローチャートであ
る。
る。
【図４】 この発明の実施の形態２における鉄道用二重
系電子装置の構成を示すブロック図である。
系電子装置の構成を示すブロック図である。
【図５】 図４の動作説明図である。
【図６】 図４の動作を説明するフローチャートであ
る。
る。
【図７】 この発明の実施の形態３における鉄道用二重
系電子装置の構成を示すブロック図である。
系電子装置の構成を示すブロック図である。
【図８】 図７の動作説明図である。
【図９】 図７の動作を説明するフローチャートであ
る。
る。
【図１０】 この発明の実施の形態４における鉄道用二
重系電子装置の構成を示すブロック図である。
重系電子装置の構成を示すブロック図である。
【図１１】 図１０の動作説明図である。
【図１２】 図１０の動作を説明するフローチャートで
ある。
ある。
【図１３】 この発明の実施の形態５における鉄道用二
重系電子装置の構成を示すブロック図である。
重系電子装置の構成を示すブロック図である。
【図１４】 図１３の動作説明図である。
【図１５】 図１３の動作を説明するフローチャートで
ある。
ある。
【図１６】 この発明の実施の形態６における鉄道用二
重系電子装置の構成を示すブロック図である。
重系電子装置の構成を示すブロック図である。
【図１７】 図１６の動作を説明するフローチャートで
ある。
ある。
【図１８】 この発明の実施の形態７における鉄道用二
重系電子装置の構成を示すブロック図である。
重系電子装置の構成を示すブロック図である。
【図１９】 図１８の動作を説明するフローチャートで
ある。
ある。
【図２０】 従来の二重系電子連動装置の構成をを示す
ブロック図である。
ブロック図である。
１ ＣＰＵ１ ２ ＣＰＵ２ ３ 照合回路 ５ 連動系 １Ａ，２Ａ，１Ｂ，２Ｂ 演算データバス ６ 汎用Ｉ／Ｆ部 ７ 入出力リレ
ー部 ８ 現場機器 ９ 制御部 １０ 結合系 １１，１２ バ
ッファ １３，１４ メモリ １５，１６ バ
ッファ １７ バッファ制御回路 ２１ バッファ ３１ バッファ ４２ 入力バッ
ファ制御回路 ４３ メモリ ４５，４６ バ
ッファ ４８，４９ バッファ ５１ メモリ ７１ 照合回路
ー部 ８ 現場機器 ９ 制御部 １０ 結合系 １１，１２ バ
ッファ １３，１４ メモリ １５，１６ バ
ッファ １７ バッファ制御回路 ２１ バッファ ３１ バッファ ４２ 入力バッ
ファ制御回路 ４３ メモリ ４５，４６ バ
ッファ ４８，４９ バッファ ５１ メモリ ７１ 照合回路
Claims (9)
- 【請求項１】 同じ入力データに対して第１および第２
演算処理装置で同じ演算処理を実施して得られた第１お
よび第２演算データを照合回路で照合し、それらの演算
データが互いに一致したとき上記照合回路が出力回路に
上記演算データを出力させることを可とし、不一致のと
き上記演算データを出力させることを不可とするものに
おいて、互いに異なるデータを格納するメモリを有し、
上記照合回路の点検時に、上記照合回路が上記演算デー
タを上記出力回路に出力させることを中断させた状態
で、上記メモリに格納された異なるデータをそれぞれ上
記照合回路に入力し、上記照合回路が上記演算データを
出力させることを不可とすることを検知する信号を発生
することを確認するようにしたことを特徴とする鉄道用
二重系電子装置。 - 【請求項２】 同じ入力データに対して第１および第２
演算処理装置で同じ演算処理を実施して得られた第１お
よび第２演算データを照合回路で照合し、それらの演算
データが互いに一致したとき上記照合回路が出力回路に
上記演算データを出力させることを可とし、不一致のと
き上記演算データを出力させることを不可とするものに
おいて、データを格納するメモリを有し、上記照合回路
の点検時に、上記照合回路が上記演算データを上記出力
回路に出力させることを中断させた状態で、上記メモリ
に格納された同じデータを上記照合回路に入力し、上記
照合回路が上記演算データを出力させることを可とする
ことを検知する信号を発生することを確認するようにし
たことを特徴とする鉄道用二重系電子装置。 - 【請求項３】 同じ入力データに対して第１および第２
演算処理装置で同じ演算処理を実施して得られた第１お
よび第２演算データを照合回路で照合し、それらの演算
データが互いに一致したとき上記照合回路が出力回路に
上記演算データを出力させることを可とし、不一致のと
き上記演算データを出力させることを不可とするものに
おいて、互いに異なるデータを格納するメモリを有し、
上記照合回路の点検時に、上記照合回路が上記演算デー
タを上記出力回路に出力させることを中断させた状態
で、上記メモリに格納された同じデータを上記照合回路
に入力し、上記照合回路が上記演算データを出力させる
ことを可とすることを検知する信号を発生することを確
認すると共に、上記メモリに格納された異なるデータを
それぞれ上記照合回路に入力し、上記照合回路が上記演
算データを出力させることを不可とすることを検知する
信号を発生することを確認するようにしたことを特徴と
する鉄道用二重系電子装置。 - 【請求項４】 同じ入力データに対して第１および第２
演算処理装置で同じ演算処理を実施して得られた第１お
よび第２演算データを照合回路で照合し、それらの演算
データが互いに一致したとき上記照合回路が出力回路に
上記演算データを出力させることを可とし、不一致のと
き上記演算データを出力させることを不可とするものに
おいて、第１および第２演算データのいずれか一方のデ
ータを反転するバッファを有し、上記照合回路の点検時
に、上記照合回路が上記演算データを上記出力回路に出
力させることを中断させた状態で、上記演算処理装置か
らの演算データと上記バッファからの反転演算データと
をそれぞれ上記照合回路に入力し、上記照合回路が上記
演算データを出力させることを不可とすることを検知す
る信号を発生することを確認するようにしたことを特徴
とする鉄道用二重系電子装置。 - 【請求項５】 同じ入力データに対して第１および第２
演算処理装置で同じ演算処理を実施して得られた第１お
よび第２演算データを照合回路で照合し、それらの演算
データが互いに一致したとき上記照合回路が出力回路に
上記演算データを出力させることを可とし、不一致のと
き上記演算データを出力させることを不可とするものに
おいて、模擬入力データとその模擬入力データを上記演
算処理装置に入力したときの演算期待値を格納するメモ
リを有し、上記演算処理装置の点検時に、上記照合回路
が上記演算データを上記出力回路に出力させることを中
断させた状態で、上記メモリに格納された模擬入力デー
タを上記演算処理装置に入力して得た上記演算処理装置
の演算データと上記メモリに格納された演算期待値とが
一致することを確認するようにしたことを特徴とする鉄
道用二重系電子装置。 - 【請求項６】 演算処理装置で演算された演算データと
メモリに格納された演算期待値とが一致することを照合
回路で確認するようにしたことを特徴とする請求項５記
載の鉄道用二重系電子装置。 - 【請求項７】 同じ入力データに対して第１および第２
演算処理装置で同じ演算処理を実施して得られた第１お
よび第２演算データを照合回路で照合し、それらの演算
データが互いに一致したとき上記照合回路が出力回路に
上記演算データを出力させることを可とし、不一致のと
き上記演算データを出力させることを不可とするものに
おいて、互いに異なる第１，第２模擬入力データとその
第１，第２模擬入力データを上記第１，第２演算処理装
置にそれぞれ入力したときの第１，第２演算期待値を格
納するメモリを有し、上記演算処理装置と照合回路の点
検時に、上記照合回路が上記演算データを上記出力回路
に出力させることを中断させた状態で、（１）上記メモ
リに格納された第１模擬入力データを上記第１演算処理
装置に入力して得た上記第１演算処理装置の演算データ
と上記メモリに格納された第１演算期待値とが一致する
こと、（２）上記メモリに格納された第２模擬入力デー
タを上記第２演算処理装置に入力して得た上記第２演算
処理装置の演算データと上記メモリに格納された第２演
算期待値とが一致すること、（３）上記第１演算期待値
と上記第２演算期待値を入力された上記照合回路が上記
演算データを出力させることを不可とすることを検知す
る信号を発生することを確認するようにしたことを特徴
とする鉄道用二重系電子装置。 - 【請求項８】 同じ入力データに対して第１および第２
演算処理装置で同じ演算処理を実施して得られた第１お
よび第２演算データを照合回路で照合し、それらの演算
データが互いに一致したとき上記照合回路が出力回路に
上記演算データを出力させることを可とし、不一致のと
き上記演算データを出力させることを不可とするものに
おいて、同じ入力データを第１および第２演算処理装置
に入力すると共に、上記入力データに対する上記演算処
理装置の演算期待値を上記照合回路に入力し、上記照合
回路で、（１）上記第１および第２演算処理装置の各演
算データが一致すること、（２）上記演算データが上記
演算期待値と一致することを確認するようにしたことを
特徴とする鉄道用二重系電子装置。 - 【請求項９】 同じ入力データに対して第１および第２
演算処理装置で同じ演算処理を実施して得られた第１お
よび第２演算データを照合回路で照合し、それらの演算
データが互いに一致したとき上記照合回路が出力回路に
上記演算データを出力させることを可とし、不一致のと
き上記演算データを出力させることを不可とするものに
おいて、上記照合回路を二重に設け、同じ入力データを
上記第１および第２演算処理装置に入力して得た上記第
１および第２演算データを上記各照合回路で照合し、そ
の内のいずれかが上記第１および第２演算データの不一
致を検出したとき、上記照合回路が不正常であることを
確認するようにしたことを特徴とする鉄道用二重系電子
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10255196A JPH09286332A (ja) | 1996-04-24 | 1996-04-24 | 鉄道用二重系電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10255196A JPH09286332A (ja) | 1996-04-24 | 1996-04-24 | 鉄道用二重系電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09286332A true JPH09286332A (ja) | 1997-11-04 |
Family
ID=14330388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10255196A Pending JPH09286332A (ja) | 1996-04-24 | 1996-04-24 | 鉄道用二重系電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09286332A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010262432A (ja) * | 2009-05-01 | 2010-11-18 | Mitsubishi Electric Corp | 安全制御装置 |
| JP2013085318A (ja) * | 2011-10-06 | 2013-05-09 | Hitachi Ltd | フェールセーフ装置 |
| JP2017513756A (ja) * | 2014-04-16 | 2017-06-01 | シーメンス インダストリー インコーポレイテッドＳｉｅｍｅｎｓ Ｉｎｄｕｓｔｒｙ， Ｉｎｃ． | タスク冗長性と非対称通信能力とを備える、鉄道セーフティクリティカルシステム |
| US9969410B2 (en) | 2012-09-10 | 2018-05-15 | Siemens Industry, Inc. | Railway safety critical systems with task redundancy and asymmetric communications capability |
| CN114435425A (zh) * | 2022-04-06 | 2022-05-06 | 北京全路通信信号研究设计院集团有限公司 | 一种全电子模块和继电器之间的映射方法及系统 |
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1996
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